專利名稱：一種語(yǔ)音信號(hào)處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及語(yǔ)音信號(hào)的處理，更具體地，涉及一種語(yǔ)音信號(hào)處理裝置。
背景技術(shù)：
語(yǔ)音信號(hào)處理通常是指用數(shù)字信號(hào)處理技術(shù)對(duì)模擬形式的語(yǔ)音信號(hào)進(jìn)行 處理。它的目的之一是通過(guò)處理得到一些反映語(yǔ)音信號(hào)的重要特征的語(yǔ)音參 數(shù)以便高效的傳輸或儲(chǔ)存語(yǔ)音信號(hào)信息，因?yàn)閿?shù)字化的語(yǔ)音信號(hào)在傳輸和存 儲(chǔ)方面具有可靠性強(qiáng)、抗干擾能力、快速交換等優(yōu)勢(shì)。
語(yǔ)音信號(hào)的編碼和解碼是語(yǔ)音信號(hào)處理的重要步驟。編碼是為了壓縮數(shù) 字語(yǔ)音傳輸?shù)谋忍芈剩允雇瑯拥男诺廊萘磕軅鬏敻嗦返恼Z(yǔ)音信號(hào)，節(jié)省
存儲(chǔ)空間，在過(guò)去的50多年時(shí)間里，語(yǔ)音編碼技術(shù)取得了迅速的發(fā)展。語(yǔ)音 信號(hào)的編碼大致可以分為四種方式時(shí)域波形編碼、變換域編碼、參數(shù)編碼 和混合編碼。
時(shí)域波形編碼只針對(duì)語(yǔ)音波形進(jìn)行編碼。這種方法在降低量化每個(gè)語(yǔ)音 樣本比特?cái)?shù)的同時(shí)，又保持了相對(duì)良好的語(yǔ)音質(zhì)量。波形編碼主要有脈沖編 碼調(diào)制(PCM)、增量調(diào)制(DM)、自適應(yīng)增量調(diào)制(ADM)、自適應(yīng)差分脈 沖編碼調(diào)制(ADPCM)和自適應(yīng)預(yù)測(cè)編碼調(diào)制(APC)等。PCM的最大缺點(diǎn) 是數(shù)碼率高，在傳輸時(shí)所占頻帶較寬。
變換域編碼方式主要有子帶編碼(SBC)和自適應(yīng)變換編碼(ATC)。雖 然時(shí)域分析具有簡(jiǎn)單、計(jì)算量小、物理意義明確等優(yōu)點(diǎn)，但由于語(yǔ)音信號(hào)最 重要的感知特性反映在功率鐠中，而相位變化只起到很小的作用，因此作為 變換域主要使用的頻域分析比時(shí)域分析更為重要。
參數(shù)編碼是基于人發(fā)聲和聽(tīng)覺(jué)模型的編碼方法，它分析并提取語(yǔ)音信號(hào)
的特征參數(shù)，且只傳送能夠合成語(yǔ)音信息的參數(shù)，通過(guò)參數(shù)還原語(yǔ)音。典型
的聲碼器有i普帶式、共振峰式和按線形預(yù)測(cè)(LP)分析所組成的聲碼器等。
混合編碼結(jié)合上述幾種編碼方式的優(yōu)點(diǎn)，在保留參數(shù)模型技術(shù)精華的基
礎(chǔ)上，應(yīng)用波形編碼準(zhǔn)則去優(yōu)化激勵(lì)信號(hào)，從而在4.8 ~ 9.6Kb/s的碼率上 獲得了較高質(zhì)量的合成語(yǔ)音。美國(guó)麻省理工學(xué)院(MIT)的D.W.Griffin博士提出 的多帶激勵(lì)(MBE)語(yǔ)音編碼方案突破了二元激勵(lì)的局限性，是一個(gè)不用預(yù)測(cè)殘 差的完全的參數(shù)語(yǔ)音編碼器，在2.0kb/s 4.8kb/s速率內(nèi)能夠合成質(zhì)量比傳統(tǒng) 聲碼器好得多的語(yǔ)音，并且具有較好的自然度和容忍環(huán)境噪聲的能力，是目 前這一速率范圍內(nèi)的一種較理想的編碼算法。AMBE (先進(jìn)多帶激勵(lì))是在 MBE基礎(chǔ)上的改進(jìn)和補(bǔ)充。
圖1是現(xiàn)有的一種語(yǔ)音信號(hào)處理裝置的示意圖。如圖1所示，該語(yǔ)音處 理裝置包括MCU (微處理器)1、編碼解碼單元2、 A/D轉(zhuǎn)換器3和D/A轉(zhuǎn) 換器4。其中，MCU l作為主控單元，用于對(duì)傳輸?shù)臄?shù)據(jù)格式進(jìn)行符合信道 傳輸和編碼解碼芯片數(shù)據(jù)格式的相互轉(zhuǎn)換，并通過(guò)引腳10對(duì)編碼解碼單元2 進(jìn)行配置和控制。編碼解碼單元2—般采用專用的編碼解碼芯片，例如DVSI (DigitalVoice System Inc.)公司推出的芯片AMBE-2000,用于對(duì)語(yǔ)音信號(hào)進(jìn) 行編碼和解碼。A/D轉(zhuǎn)換器3和D/A轉(zhuǎn)換器4分別用于對(duì)語(yǔ)音信號(hào)進(jìn)行模擬 到數(shù)字轉(zhuǎn)換和數(shù)字到模擬轉(zhuǎn)換。
現(xiàn)有的這種語(yǔ)音信號(hào)處理裝置的對(duì)外接口 11只能采用MCU自帶的或者 擴(kuò)展接口。因?yàn)?，在不同的?yīng)用環(huán)境中往往需要使用不同的MCU,從而需要 重新設(shè)計(jì)硬件電路，以及對(duì)軟件進(jìn)行大量的修改，加重了技術(shù)人員的負(fù)擔(dān)成 本，導(dǎo)致移植到不同應(yīng)用環(huán)境的成本很高。

發(fā)明內(nèi)容
針對(duì)上述現(xiàn)有的語(yǔ)音信號(hào)處理裝置移植到不同應(yīng)用環(huán)境的成本高的缺
陷，提供一種語(yǔ)音信號(hào)處理裝置，該語(yǔ)音信號(hào)處理裝置能以較低的成本快速 移植到不同的應(yīng)用環(huán)境中。
為實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明提供的語(yǔ)音信號(hào)處理裝置包括主控單元和 第一編碼解碼單元(例如專用的編碼解碼芯片)，所述主控單元由可編程邏輯
器件組成，包括PCM數(shù)據(jù)接口、第一發(fā)送模塊、第一接收模塊、對(duì)外接口； 所述PCM數(shù)據(jù)接口、所述第一編碼解碼單元、所述第一發(fā)送^^莫塊、所述對(duì)外 接口順次連接組成第一編碼電路，其中，所述PCM數(shù)據(jù)接口用于接收外部的 PCM數(shù)據(jù)，所述第一編碼解碼單元用于對(duì)所述PCM數(shù)據(jù)進(jìn)行編碼處理并產(chǎn) 生編碼數(shù)據(jù)，所述第一發(fā)送模塊用于將所述編碼數(shù)據(jù)發(fā)送給對(duì)外接口，所述 對(duì)外接口用于將所述編碼數(shù)據(jù)轉(zhuǎn)換成信道數(shù)據(jù)并將所述信道數(shù)據(jù)發(fā)送給外部 的傳輸信道；所述PCMlt據(jù)接口、所述第一編碼解碼單元、所述第一接收才莫 塊和所述對(duì)外接口順次連接組成第一解碼電路，其中，所述對(duì)外々妻口從外部 的傳輸信道接收信道數(shù)據(jù)并將所述信道數(shù)據(jù)轉(zhuǎn)化成編碼數(shù)據(jù)，所述第一接收 模塊將所述編碼數(shù)據(jù)發(fā)送給所述第一編碼解碼單元，所述第一編碼解碼單元 用于對(duì)所述PCM數(shù)據(jù)進(jìn)行解碼處理并產(chǎn)生PCM數(shù)據(jù)，所述PCM信號(hào)接口接 收所述PCM lt據(jù)并向外部發(fā)送所述PCM數(shù)據(jù)。
與現(xiàn)有的語(yǔ)音信號(hào)處理裝置相比，本發(fā)明提供的語(yǔ)音信號(hào)處理裝置的主 控單元由可編程邏輯器件(FPGA)組成，語(yǔ)音信號(hào)處理裝置的對(duì)外接口由 FPGA提供。由于FPGA內(nèi)的功能模塊以硬件語(yǔ)言形式存在，所以，即使該語(yǔ) 音信號(hào)處理模塊應(yīng)用到不同的環(huán)境時(shí)需要修改FPGA的接口引腳或者修改 FPGA的器件型號(hào)，依然能夠重復(fù)使用已有的功能模塊，不需要重新設(shè)計(jì)硬件 電路和大量修改軟件，從而使得該語(yǔ)音信號(hào)處理裝置能以較低的成本移植到 不同的應(yīng)用環(huán)境中。
優(yōu)選地所述語(yǔ)音信號(hào)處理裝置還包括第二編碼解碼單元，所述主控單 元還包括時(shí)隙控制模塊、第二發(fā)送模塊和第二接收模塊；所述PCM數(shù)據(jù)接口 、 所述第二編碼解碼單元、所述第二發(fā)送模塊、對(duì)外接口順次連接組成第二編 碼電路，其中，所述第二編碼解碼單元用于對(duì)所述PCM數(shù)據(jù)接口接收的PCM 數(shù)據(jù)進(jìn)行編碼處理并產(chǎn)生編碼數(shù)據(jù)，所述第二發(fā)送模塊用于將所述編碼數(shù)據(jù) 發(fā)送給對(duì)外接口；所述PCM數(shù)據(jù)接口、所述第二編碼解碼單元、所述第二接 收模塊和對(duì)外接口順次連接組成第二解碼電路，其中，所述第二接收模塊將 所述對(duì)外接口產(chǎn)生的編碼數(shù)據(jù)發(fā)送給所述第二編碼解碼單元，所述第二編碼 解碼單元用于對(duì)所述編碼數(shù)據(jù)進(jìn)行解碼處理并產(chǎn)生PCM數(shù)據(jù)；所述時(shí)隙控制 模塊連接所述PCM數(shù)據(jù)接口和所述對(duì)外接口 ，用于產(chǎn)生對(duì)應(yīng)于所述第一編碼 解碼單元和第二編碼解碼單元的時(shí)隙，PCM數(shù)據(jù)接口才艮據(jù)當(dāng)前時(shí)隙將所接收 的PCM數(shù)據(jù)發(fā)送《會(huì)與所述當(dāng)前時(shí)隙對(duì)應(yīng)的編碼解碼單元，對(duì)外接口根據(jù)所述 時(shí)隙將所接收的編碼數(shù)據(jù)發(fā)送給與所迷當(dāng)前時(shí)隙對(duì)應(yīng)的編碼解碼單元。在該 優(yōu)選方案中，語(yǔ)音信號(hào)處理模塊包括兩個(gè)編碼解碼單元，時(shí)隙控制模塊用于 協(xié)調(diào)該兩個(gè)編碼解碼單元，使得該語(yǔ)音信號(hào)處理模塊具有兩路處理能力。
優(yōu)選地所述語(yǔ)音信號(hào)處理裝置還包括第三編碼解碼單元和第四編碼解 碼單元，所述主控單元還包括第三發(fā)送模塊、第三接收模塊以及第四發(fā)送模 塊、第四接收模塊；所述PCM數(shù)據(jù)接口、所述第三編碼解碼單元、所迷第三 發(fā)送模塊、對(duì)外接口順次連接組成第三編碼電路，所述PCM數(shù)據(jù)接口、所述 第三編碼解碼單元、所述第三接收模塊、對(duì)外接口順次連接組成第三解碼電 路，所述PCM數(shù)據(jù)接口、所述第四編碼解碼單元、所述第四發(fā)送模塊、對(duì)外 接口順次連接組成第四編碼電路，所述PCM數(shù)據(jù)接口、所述第四編碼解碼單 元、所述第四接收模塊、對(duì)外接口順次連接組成第四解碼電路；所述時(shí)隙控 制模塊還用于產(chǎn)生對(duì)應(yīng)于所述第三編碼解碼單元和第四編碼解碼單元的時(shí) 隙。在該優(yōu)選方案中，語(yǔ)音信號(hào)處理模塊包括四個(gè)編碼解碼單元，時(shí)隙控制 模塊用于協(xié)調(diào)該四個(gè)編碼解碼單元，使得該語(yǔ)音信號(hào)處理模塊具有四路處理 能力。另一方面，由于每個(gè)編碼電路、解碼電路的框架基本一致，因此，本 語(yǔ)音信號(hào)處理裝置擴(kuò)展成多路處理的成本并不高，只需適當(dāng)定義FPGA的引 腳、內(nèi)部RAM空間等。
優(yōu)選地所述對(duì)外接口包括串接的協(xié)議轉(zhuǎn)換模塊和存儲(chǔ)器；所述存儲(chǔ)器 與所述外部的傳輸信道連接，用于緩存發(fā)送給所述傳輸信道的信道數(shù)據(jù)以及 緩存從所述傳輸信道接收的信道數(shù)據(jù)；所述協(xié)議轉(zhuǎn)換模塊用于向所述編碼數(shù) 據(jù)添加傳輸協(xié)議報(bào)頭以產(chǎn)生所述信道數(shù)據(jù)，以及去除所述信道數(shù)據(jù)的傳輸協(xié) 議報(bào)頭以產(chǎn)生所述編碼數(shù)據(jù)。在該優(yōu)選方案中，協(xié)議轉(zhuǎn)換模塊用于將編碼數(shù) 據(jù)轉(zhuǎn)換成信道數(shù)據(jù)以便于在外部的傳輸信道傳輸，以及用于將信道數(shù)據(jù)轉(zhuǎn)換 成編碼數(shù)據(jù)以便于編碼解碼單元處理；而存儲(chǔ)器起到緩存的作用。
優(yōu)選地，所述發(fā)送模塊包括串接的接口模塊、傳輸模塊和傳輸控制模塊， 所述接口模塊用于連接所述編碼解碼單元并接收所述編碼解碼單元產(chǎn)生的編
碼數(shù)據(jù)，所述傳輸模塊在所述傳輸控制模塊的控制下傳輸所述編碼數(shù)據(jù)。在 該優(yōu)選方案中，F(xiàn)PGA通過(guò)接口引腳連接編碼解碼單元，因此，可以通過(guò)修改 接口引腳的定義來(lái)連接多個(gè)編碼解碼單元；可通過(guò)傳輸控制模塊來(lái)設(shè)置傳輸 速率。
優(yōu)選地，所述接收模塊包括串接的接口模塊、傳輸模塊和傳輸控制模塊， 所述接口模塊用于連接所述編碼解碼單元并向所述編碼解碼單元發(fā)送待解碼 的編碼數(shù)據(jù)，所述傳輸^^莫塊在所述傳輸控制模塊的控制下傳輸所述編碼數(shù)據(jù)。
優(yōu)選地，所述主控單元還包括初始化模塊，所述初始化模塊與所述PCM 數(shù)據(jù)接口、對(duì)外接口連接，用于對(duì)所述語(yǔ)音信號(hào)處理裝置進(jìn)行初始化。
優(yōu)選地，所述主控單元還包括狀態(tài)控制模塊，所述狀態(tài)控制模塊與所述 PCM數(shù)據(jù)接口、對(duì)外接口連接，用于監(jiān)控所述語(yǔ)音信號(hào)處理裝置的工作狀態(tài)。
優(yōu)選地，所述主控單元和所述編碼解碼單元的工作電壓相同。在該優(yōu)選 方案中，由于主控單元和編碼解碼單元的工作電壓相同，所以不需要在該語(yǔ) 音信號(hào)處理裝置內(nèi)進(jìn)行電平轉(zhuǎn)換，減輕了電路的設(shè)計(jì)，也減少對(duì)信號(hào)處理的 干擾。
優(yōu)選地，所述語(yǔ)音信號(hào)處理裝置還包括模數(shù)(A/D)轉(zhuǎn)換模塊，所述模數(shù)
轉(zhuǎn)換模塊的輸出端與所述PCM數(shù)據(jù)接口的輸入通道連接。在該優(yōu)選方案中，
A/D轉(zhuǎn)換模塊用于將模擬信號(hào)轉(zhuǎn)換成PCM數(shù)字格式。
優(yōu)選地，所述語(yǔ)音信號(hào)處理裝置還包括數(shù)模(D/A)轉(zhuǎn)換模塊，所述數(shù)模 轉(zhuǎn)換模塊的輸入端與所述PCM數(shù)據(jù)接口的輸出通道連接。在該優(yōu)選方案中， D/A轉(zhuǎn)換模塊用于將PCM教字格式轉(zhuǎn)換成模式信號(hào)。


圖l是現(xiàn)有的語(yǔ)音信號(hào)處理裝置的框架示意圖2是本發(fā)明的一個(gè)實(shí)施例中的語(yǔ)音信號(hào)處理裝置的框架示意圖3是圖2所示的語(yǔ)音信號(hào)處理裝置的內(nèi)部結(jié)構(gòu)示意圖4是本發(fā)明的另一個(gè)實(shí)施例的語(yǔ)音信號(hào)裝置的框架示意圖5是圖4所示的語(yǔ)音信號(hào)處理裝置的內(nèi)部結(jié)構(gòu)示意圖6是圖5所示的語(yǔ)音信號(hào)處理裝置的一種改進(jìn)；
圖7是圖6所示的語(yǔ)音信號(hào)處理裝置的一種改進(jìn)。
具體實(shí)施例方式
圖2是本發(fā)明的一個(gè)實(shí)施例中的語(yǔ)音信號(hào)處理裝置的框架示意圖。如圖2 所示，該語(yǔ)音信號(hào)處理裝置包括第一編碼解碼單元6和由FPGA構(gòu)成的主控 單元5。主控單元5包括PCM數(shù)據(jù)接口 51、第一發(fā)送模塊52、第一接收模塊 53、對(duì)外4妄口 54。
PCM數(shù)據(jù)接口 51、第一編碼解碼單元6、第一發(fā)送模塊52、對(duì)外接口 54 順次連接組成第一編碼電路。在該第一編碼電路中，PCM數(shù)據(jù)接口 51用于接 收外部的PCM數(shù)據(jù)，例如，PCM數(shù)據(jù)可通過(guò)PCM數(shù)據(jù)接口 51的輸入鏈路 (PCMIN通道)進(jìn)入主控單元5。第一編碼解碼單元6是編碼解碼芯片，例 如DVSI公司的AMBE-2000芯片，用于對(duì)PCM數(shù)據(jù)進(jìn)行編碼處理并產(chǎn)生編 碼數(shù)據(jù)。第一發(fā)送模塊52將編碼數(shù)據(jù)發(fā)送給對(duì)外接口 54,對(duì)外接口 54將編 碼數(shù)據(jù)轉(zhuǎn)換成信道數(shù)據(jù)，并將信道數(shù)據(jù)發(fā)送給外部的傳輸信道(未示出)。
另一方面，PCM數(shù)據(jù)接口 51、第一編碼解碼單元6、第一接收模塊53 和對(duì)外接口 54順次連接組成第一解碼電路。在該第一解碼電路中，對(duì)外接口 54從外部的傳輸信道接收信道數(shù)據(jù)，并將信道數(shù)據(jù)轉(zhuǎn)化成編碼數(shù)據(jù)，第一接 收模塊53將編碼數(shù)據(jù)發(fā)送給第 一編碼解碼單元6,第 一編碼解碼單元6對(duì)PCM 數(shù)據(jù)進(jìn)行解碼處理并產(chǎn)生PCM數(shù)據(jù)，PCM信號(hào)接口 51接收PCM數(shù)據(jù)并通 過(guò)輸出鏈路(PCM OUT通道)向外部發(fā)送PCM數(shù)據(jù)。
圖3是圖2所示的語(yǔ)音信號(hào)處理裝置的內(nèi)部結(jié)構(gòu)示意圖。如圖3所示， PCM數(shù)據(jù)接口 51的功能用于接收進(jìn)來(lái)的PCM數(shù)據(jù)，或者向外面發(fā)送PCM 數(shù)據(jù)，優(yōu)選地，PCM數(shù)據(jù)接口 51采用2M的PCM群路的傳輸方式與外界交 互，采用時(shí)分多用的模式。
第一發(fā)送模塊52包括串接的接口模塊521、傳輸模塊522和傳輸控制模 塊523。接口模塊521通過(guò)FPGA的引腳連接第一編碼解碼單元6并接收第一 編碼解碼單元6產(chǎn)生的編碼數(shù)據(jù)，如果第一編碼解碼單元6在編碼的過(guò)程中 向所產(chǎn)生的編碼數(shù)據(jù)的過(guò)程中添加了芯片的功能頭字節(jié)，那么，接口模塊521 還用于去除該功能頭字節(jié)，以便于后續(xù)的傳輸。傳輸模塊522在傳輸控制模 塊523的控制下采用"先入先出，，的方式傳輸該編碼數(shù)據(jù)，以滿足編碼數(shù)據(jù) 的實(shí)時(shí)傳輸要求。
而對(duì)外接口 54包括協(xié)議轉(zhuǎn)換模塊541和存儲(chǔ)器542，存儲(chǔ)器542與外部 的傳輸信道連接，用于緩存將要發(fā)送給傳輸信道的信道數(shù)據(jù)以及緩存從傳輸 信道接收的信道數(shù)據(jù)，協(xié)議轉(zhuǎn)換模塊541用于向編碼數(shù)據(jù)添加傳輸協(xié)議報(bào)頭 以產(chǎn)生信道數(shù)據(jù)，以及去除信道數(shù)據(jù)的傳輸協(xié)議報(bào)頭以產(chǎn)生編碼數(shù)據(jù)。優(yōu)選 地，存儲(chǔ)器釆用雙口 RAM (即DPRAM),以滿足同時(shí)的讀寫(xiě)操作。例如，在 第一編碼電路中，協(xié)議轉(zhuǎn)換模塊541從傳輸模塊522接收編碼數(shù)據(jù)，向編碼
數(shù)據(jù)添加傳輸協(xié)議報(bào)頭以產(chǎn)生信道數(shù)據(jù)，并將信道數(shù)據(jù)存儲(chǔ)到存儲(chǔ)器542。當(dāng) 存儲(chǔ)器542的緩存的數(shù)據(jù)大小滿足要求后，語(yǔ)音信號(hào)處理裝置發(fā)送一個(gè)中斷 給外部，通知外部處理器讀取數(shù)據(jù)；反之，在第一解碼電路中，當(dāng)外部的處 理器寫(xiě)滿雙口 RAM的地址空間之后，外部給該語(yǔ)音信號(hào)處理裝置一個(gè)信號(hào)， 通知語(yǔ)音信號(hào)處理裝置讀取數(shù)據(jù)，這時(shí)候，協(xié)議轉(zhuǎn)換模塊541從存儲(chǔ)器542 讀取信道數(shù)據(jù)，去除信道數(shù)據(jù)的傳輸協(xié)議報(bào)頭以產(chǎn)生編碼數(shù)據(jù)，然后將編碼 數(shù)據(jù)發(fā)送給第一接收模塊53。
第一接收模塊53包括串接的傳輸控制模塊533、傳輸模塊532和接口模 塊531。傳輸模塊532在傳輸控制模塊533的控制下從協(xié)議轉(zhuǎn)換模塊541接收 待解碼的編碼數(shù)據(jù)。接口模塊531通過(guò)FPGA的引腳連接第一編碼解碼單元6 并向第一編碼解碼單元6發(fā)送待解碼的編碼數(shù)據(jù)。如果第一編碼解碼單元6 采用的芯片只處理帶有對(duì)應(yīng)的功能功能頭字節(jié)的編碼數(shù)據(jù)，那么，接口模塊 531還用于向待解碼的純編數(shù)據(jù)添加功能頭字節(jié)(例如，由圖3所示的 CFG—RAM模塊來(lái)完成)。例如，如果第一編碼解碼單元6采用DVSI公司的 AMBE-2000芯片，接口模塊531就需要向待解碼的編碼數(shù)據(jù)中添加功能頭字 節(jié)DVSI。
上面結(jié)合圖2和圖3對(duì)本發(fā)明的一個(gè)實(shí)施例的語(yǔ)音處理裝置進(jìn)行了闡述。 在本發(fā)明中，采用FPGA作為主控單元，F(xiàn)PGA通過(guò)接口引腳連接編碼解碼單 元，語(yǔ)音信號(hào)處理裝置的對(duì)外接口由FPGA提供。由于FPGA內(nèi)的大部分功 能模塊以硬件語(yǔ)言形式存在，所以，即使該語(yǔ)音信號(hào)處理模塊應(yīng)用到不同的 環(huán)境時(shí)需要修改FPGA的接口引腳或者修改FPGA的器件型號(hào)，依然能夠使 用已有的功能模塊，不需要重新設(shè)計(jì)硬件電路和大量修改軟件，從而使得該 語(yǔ)音信號(hào)處理裝置能以較低的成本移植到不同的應(yīng)用環(huán)境中。
另外，由于FPGA的接口引腳資源豐富，從而為語(yǔ)音信號(hào)處理裝置的擴(kuò) 充處理能力提供了可能。圖4所示的語(yǔ)音信號(hào)處理裝置是圖2所示的語(yǔ)音信 號(hào)處理裝置的一種改進(jìn)。如圖4所示，該語(yǔ)音信號(hào)處理裝置還包括第二編碼
解碼單元7，相應(yīng)地，主控單元5還包括第二發(fā)送模塊55、第二接收模塊56 以及時(shí)隙控制模塊59。其中，PCM數(shù)據(jù)接口51、第二編碼解碼單元7、第二 發(fā)送才莫塊55、對(duì)外4妻口 54順次連4妻組成第二編碼電3各，類似地，第二編碼解 碼單元7用于對(duì)PCM數(shù)據(jù)接口 51接收的PCM數(shù)據(jù)進(jìn)行編碼處理并產(chǎn)生編碼 數(shù)據(jù)，第二發(fā)送模塊55用于將編碼數(shù)據(jù)發(fā)送給對(duì)外接口 54。 PCM數(shù)據(jù)接口 51、第二編碼解碼單元7、第二接收模塊56和對(duì)外接口 54順次連接組成第二 解碼電^各，其中，第二接收^f莫塊56將對(duì)外接口 54產(chǎn)生的編碼數(shù)據(jù)發(fā)送給第 二編碼解碼單元7，第二編碼解碼單元7用于對(duì)編碼數(shù)據(jù)進(jìn)行解碼處理并產(chǎn)生 PCM數(shù)據(jù)。
時(shí)隙控制模塊59連接PCM數(shù)據(jù)接口 51和對(duì)外接口 54,用于產(chǎn)生對(duì)應(yīng)于 第一編碼解碼單元6和第二編碼解碼單元7的時(shí)隙。也就是說(shuō)，不同的編碼 解碼單元對(duì)應(yīng)不同的時(shí)隙，PCM數(shù)據(jù)接口 51根據(jù)當(dāng)前時(shí)隙將所接收的PCM 數(shù)據(jù)發(fā)送給與當(dāng)前時(shí)隙對(duì)應(yīng)的編碼解碼單元，對(duì)外接口 54根據(jù)時(shí)隙將所產(chǎn)生 的待解碼的編碼數(shù)據(jù)發(fā)送給與當(dāng)前時(shí)隙對(duì)應(yīng)的編碼解碼單元。
圖4所示的語(yǔ)音信號(hào)處理裝置中，包含了兩個(gè)編碼解碼單元，具有了兩 路信號(hào)處理，使得語(yǔ)音信號(hào)處理裝置得到進(jìn)一步的提升。由于這兩路語(yǔ)音信 號(hào)處理是相對(duì)獨(dú)立的，能夠在時(shí)隙控制模塊59的控制下進(jìn)行協(xié)作，不會(huì)互相 干擾。另外，由于這兩路信號(hào)處理的控制程序和數(shù)據(jù)處理程序流程是相似的， 且第一發(fā)送模塊和第二發(fā)送模塊是相同的，第 一接收模塊和第二接收模塊是 相同的，因此，可以對(duì)圖3所示的第一路語(yǔ)音處理中相同的模塊進(jìn)行復(fù)制過(guò) 來(lái)，作為第二路語(yǔ)音處理中的;^莫塊，并增設(shè)一個(gè)連接PCM數(shù)據(jù)接口 51和對(duì) 外接口的時(shí)隙控制模塊59,如圖5所示。
圖5是圖4所示的語(yǔ)音信號(hào)裝置的內(nèi)部結(jié)構(gòu)的布局示意圖，圖5示出了 與主控單元5中對(duì)應(yīng)于第一編碼解碼單元6的各個(gè)模塊的連接關(guān)系，這些功 能模塊作為第一路信號(hào)處理；類似地，第二路信號(hào)處理(與第二編碼解碼單 元7對(duì)應(yīng))的各個(gè)模塊的連接關(guān)系與第一路信號(hào)處理的相同，這兩路信號(hào)處
理共用同一個(gè)PCM數(shù)據(jù)接口 51、對(duì)外接口 54 (包括協(xié)議轉(zhuǎn)換模塊541和存 儲(chǔ)器542)。時(shí)隙控制模塊連接PCM數(shù)據(jù)接口 51、協(xié)議轉(zhuǎn)換模塊541。在使用 時(shí)，PCM數(shù)據(jù)接口 51 、協(xié)議轉(zhuǎn)換模塊541根據(jù)當(dāng)前時(shí)隙可以判斷出對(duì)應(yīng)的編 碼解碼單元(也就是判斷當(dāng)前時(shí)隙對(duì)應(yīng)于第 一路信號(hào)處理還是第二路信號(hào)處 理)，然后將所要處理的數(shù)據(jù)發(fā)送給對(duì)應(yīng)的編碼解碼單元。
圖6是圖5所示的語(yǔ)音信號(hào)裝置的一種改進(jìn)。圖6所示的語(yǔ)音信號(hào)處理 裝置包括四個(gè)編碼解碼單元6~9,具有4路信號(hào)處理能力，這4路信號(hào)處理 共用同一個(gè)的PCM數(shù)據(jù)接口 (參見(jiàn)圖4所示的PCM數(shù)據(jù)接口 51)和同一個(gè) 對(duì)外接口 (參見(jiàn)圖4所示的對(duì)外接口 54)。類似地，時(shí)隙控制^^莫塊產(chǎn)生對(duì)應(yīng)于 這4路信號(hào)處理的時(shí)隙，以實(shí)現(xiàn)這4路信號(hào)處理的協(xié)作。
在實(shí)現(xiàn)圖6所示的語(yǔ)音信號(hào)處理裝置時(shí)，只需在FPGA利用不同的內(nèi)部 RAM空間做出每路信號(hào)處理的存儲(chǔ)空間以及定義好每路信號(hào)處理的引腳?？?以說(shuō)，F(xiàn)PGA的內(nèi)部RAM資源和引腳資源是制約處理能力的主要因素。但是， 用于每路語(yǔ)音信號(hào)的引腳資源并不大，所以對(duì)于采用1個(gè)EPICUQ240的 FPGA以及4個(gè)AMBE編碼解碼芯片的方案來(lái)說(shuō)，F(xiàn)PGA的IO引腳(即輸 入輸出引腳)仍有大量的富余。
與此同時(shí)，同一引腳定義的FPGA系列產(chǎn)品有不同的處理速度和內(nèi)部的 空間，因此對(duì)于拓展處理能力的改動(dòng)，需要的工作，只是在FPGA中添加相 同的處理模塊，并分割出相應(yīng)的地址數(shù)據(jù)空間，工作量并不大，硬件和軟件 方面的改動(dòng)都比較簡(jiǎn)單，也不需要操作人員具有很高的硬件軟件維護(hù)能力。
作為對(duì)上述實(shí)施例的改進(jìn)，主控單元5還可以包括初始化^t塊57，初始 化模塊57與PCM數(shù)據(jù)接口 51、對(duì)外接口 54連接，用于對(duì)語(yǔ)音信號(hào)處理裝置 進(jìn)ff初始4匕。
作為另一種改進(jìn)，主控單元5和編碼解碼單元的工作電壓相同'數(shù)據(jù)在 主控單元5和編碼解碼單元之間轉(zhuǎn)換不需要電平轉(zhuǎn)換，簡(jiǎn)化了硬件、軟件設(shè) 計(jì)。
再有，上述的語(yǔ)音信號(hào)處理裝置只用于處理數(shù)字信號(hào)，因此，減少了模 擬信號(hào)對(duì)信號(hào)和電源的干擾，提高了語(yǔ)音信號(hào)處理的質(zhì)量和穩(wěn)定性。當(dāng)然， 也可以給語(yǔ)音信號(hào)處理裝置添加模數(shù)轉(zhuǎn)換模塊和數(shù)模轉(zhuǎn)換器。如圖7所示，
模數(shù)轉(zhuǎn)換器3的輸出端與PCM數(shù)據(jù)接口的PCM IN鏈路連接，數(shù)模轉(zhuǎn)換器4 的輸入端與PCM數(shù)據(jù)接口的PCM OUT鏈路連接。
以上的本發(fā)明實(shí)施方式，并不構(gòu)成對(duì)本發(fā)明保護(hù)范圍的限定。任何在本 發(fā)明的精神和原則之內(nèi)所作的修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明 的權(quán)利要求保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種語(yǔ)音信號(hào)處理裝置，包括主控單元(5)和第一編碼解碼單元(6)，其特征在于所述主控單元(5)由可編程邏輯器件組成，包括PCM數(shù)據(jù)接口(51)、第一發(fā)送模塊(52)、第一接收模塊(53)、對(duì)外接口(54)；所述PCM數(shù)據(jù)接口(51)、所述第一編碼解碼單元(6)、所述第一發(fā)送模塊(52)、所述對(duì)外接口(54)順次連接組成第一編碼電路，其中，所述PCM數(shù)據(jù)接口(51)用于接收外部的PCM數(shù)據(jù)，所述第一編碼解碼單元(6)用于對(duì)所述PCM數(shù)據(jù)進(jìn)行編碼并產(chǎn)生編碼數(shù)據(jù)，所述第一發(fā)送模塊(52)用于將所述編碼數(shù)據(jù)發(fā)送給對(duì)外接口(54)，所述對(duì)外接口(54)用于將所述編碼數(shù)據(jù)轉(zhuǎn)換成信道數(shù)據(jù)并將所述信道數(shù)據(jù)發(fā)送給外部的傳輸信道；所述PCM數(shù)據(jù)接口(51)、所述第一編碼解碼單元(6)、所述第一接收模塊(53)和所述對(duì)外接口(54)順次連接組成第一解碼電路，其中，所述對(duì)外接口(54)從外部的傳輸信道接收信道數(shù)據(jù)并將所述信道數(shù)據(jù)轉(zhuǎn)化成編碼數(shù)據(jù)，所述第一接收模塊(53)將所述編碼數(shù)據(jù)發(fā)送給所述第一編碼解碼單元(6)，所述第一編碼解碼單元(6)用于對(duì)所述PCM數(shù)據(jù)進(jìn)行解碼處理并產(chǎn)生PCM數(shù)據(jù)，所述PCM信號(hào)接口(51)接收所述PCM數(shù)據(jù)并向外部發(fā)送所述PCM數(shù)據(jù)。
2、 根據(jù)權(quán)利要求1所述的語(yǔ)音信號(hào)處理裝置，其特征在于所述語(yǔ)音信號(hào)處理裝置還包括第二編碼解碼單元(7),所述主控單元還 包括時(shí)隙控制模塊(59)、第二發(fā)送模塊(55)和第二接收模塊(56);所述PCM數(shù)據(jù)接口 (51)、所述第二編碼解碼單元(7)、所述第二發(fā)送 模塊(55)、對(duì)外接口 (54)順次連接組成第二編碼電路，其中，所述第二編 碼解碼單元(7 )用于對(duì)所述PCM數(shù)據(jù)接口 ( 51 )接收的PCM數(shù)據(jù)進(jìn)行編碼 處理并產(chǎn)生編碼數(shù)據(jù)，所述第二發(fā)送模塊(55)用于將所述編碼數(shù)據(jù)發(fā)送給對(duì)外接口；所述PCM數(shù)據(jù)接口 (51)、所述第二編碼解碼單元(7)、所述第二接收 模塊(56)和對(duì)外接口 (54)順次連接組成第二解碼電路，其中，所述第二 接收模塊(56)將所述對(duì)外接口 (54)產(chǎn)生的編碼數(shù)據(jù)發(fā)送給所述第二編碼 解碼單元，所述第二編碼解碼單元(7)用于對(duì)所述編碼數(shù)據(jù)進(jìn)行解碼處理并 產(chǎn)生PCM數(shù)據(jù)；所述時(shí)隙控制模塊(59 )連接所述PCM數(shù)據(jù)接口 ( 51 )和所述對(duì)外接口 (54),用于產(chǎn)生對(duì)應(yīng)于所述第一編碼解碼單元(6)和第二編碼解碼單元(7) 的時(shí)隙，所述PCM^t據(jù)接口 (51 ) #~據(jù)當(dāng)前時(shí)隙將所接收的PCM數(shù)據(jù)發(fā)送 給與所述當(dāng)前時(shí)隙對(duì)應(yīng)的編碼解碼單元，所述對(duì)外接口 (54)才艮據(jù)所述時(shí)隙 將所接收的編碼數(shù)據(jù)發(fā)送給與所述當(dāng)前時(shí)隙對(duì)應(yīng)的編碼解碼單元。
3、 根據(jù)權(quán)利要求2所述的語(yǔ)音信號(hào)處理裝置，其特征在于所述語(yǔ)音信號(hào)處理裝置還包括第三編碼解碼單元和第四編碼解碼單元， 所述主控單元還包括第三發(fā)送模塊、第三接收模塊以及第四發(fā)送模塊、第四 接收模塊；所述PCM數(shù)據(jù)接口、所述第三編碼解碼單元、所述第三發(fā)送模塊、對(duì)外 接口順次連接組成第三編碼電路，所述PCM數(shù)據(jù)接口、所述第三編碼解碼單 元、所述第三接收模塊、對(duì)外接口順次連接組成第三解碼電路，所述PCM數(shù) 據(jù)接口、所述笫四編碼解碼單元、所述第四發(fā)送模塊、對(duì)外接口順次連接組 成第四編碼電^各，所述PCM數(shù)據(jù)接口、所述第四編碼解碼單元、所述第四接 收模塊、對(duì)外接口順次連接組成第四解碼電路；所述時(shí)隙控制4莫塊還用于產(chǎn)生對(duì)應(yīng)于所述第三編碼解碼單元和第四編碼 解碼單元的時(shí)隙。
4、 根據(jù)權(quán)利要求1至3中任意一項(xiàng)所述的語(yǔ)音信號(hào)處理裝置，其特征在 于所述對(duì)外接口 (54)包括串接的協(xié)議轉(zhuǎn)換模塊(541)和存儲(chǔ)器(542);所述存儲(chǔ)器(542)與所述外部的傳輸信道連接，用于緩存將要發(fā)送給所 述傳輸信道的信道數(shù)據(jù)以及緩存從所述傳輸信道接收的信道數(shù)據(jù)；所述協(xié)議轉(zhuǎn)換模塊(541)用于向所述編碼數(shù)據(jù)添加傳輸協(xié)議報(bào)頭以產(chǎn)生 所述信道數(shù)據(jù)，以及去除所述信道數(shù)據(jù)的傳輸協(xié)議報(bào)頭以產(chǎn)生所述編碼數(shù)據(jù)。
5、 根據(jù)權(quán)利要求4所迷的語(yǔ)音信號(hào)處理裝置，其特征在于，所述發(fā)送模 塊(52 )包括串接的接口模塊(521 )、傳輸模塊(522 )和傳輸控制模塊(523 )， 所述接口模塊(521)用于連接所述編碼解碼單元并接收所述編碼解碼單元產(chǎn) 生的編碼數(shù)據(jù)，所述傳輸模塊(522)在所述傳輸控制模塊(523 )的控制下 傳輸所述編碼數(shù)據(jù)。
6、 根據(jù)權(quán)利要求4所述的語(yǔ)音信號(hào)處理裝置，其特征在于，所述接收模 塊(53 )包括串接的接口模塊(531 )、傳輸模塊(532 )和傳輸控制模塊(533 ), 所述接口模塊(531 )用于連接編碼解碼單元并向所述編碼解碼單元發(fā)送待解 碼的編碼數(shù)據(jù)，所述傳輸模塊(532 )在所述傳輸控制模塊(533 )的控制下 傳輸所述編碼數(shù)據(jù)。
7、 根據(jù)權(quán)利要求4所述的語(yǔ)音信號(hào)處理裝置，其特征在于，所述主控單 元還包括初始化模塊(57),所述初始化模塊與所述PCM數(shù)據(jù)接口、對(duì)外接 口連接，用于對(duì)所述語(yǔ)音信號(hào)處理裝置進(jìn)行初始化。
8、 根據(jù)權(quán)利要求4所述的語(yǔ)音信號(hào)處理裝置，其特征在于，所述主控單 元和所述編碼解碼單元的工作電壓相同。
9、 根據(jù)權(quán)利要求5至8中任意一項(xiàng)所述的語(yǔ)音信號(hào)處理裝置，其特征在 于，所述語(yǔ)音信號(hào)處理裝置還包括模數(shù)轉(zhuǎn)換模塊，所述模數(shù)轉(zhuǎn)換模塊的輸出 端與所述PCM數(shù)據(jù)接口口的輸入通道連接。
10、 根據(jù)權(quán)利要求5至8中任意一項(xiàng)所述的語(yǔ)音信號(hào)處理裝置，其特征 在于，所迷語(yǔ)音信號(hào)處理裝置還包括數(shù)模轉(zhuǎn)換模塊，所述數(shù)模轉(zhuǎn)換模塊的輸 入端與所迷PCM數(shù)據(jù)接口的輸出通道連接。
全文摘要
本發(fā)明涉及一種語(yǔ)音信號(hào)處理裝置，包括主控單元(5)和第一編碼解碼單元(6)，主控單元(5)由可編程邏輯器件組成，包括PCM數(shù)據(jù)接口(51)、第一發(fā)送模塊(52)、第一接收模塊(53)、對(duì)外接口(54)；所述PCM數(shù)據(jù)接口(51)、所述第一編碼解碼單元(6)、所述第一發(fā)送模塊(52)、所述對(duì)外接口(54)順次連接組成第一編碼電路；所述PCM數(shù)據(jù)接口(51)、所述第一編碼解碼單元(6)、所述第一接收模塊(53)和所述對(duì)外接口(54)順次連接組成第一解碼電路。本發(fā)明提供的語(yǔ)音信號(hào)處理裝置的主控單元由可編程邏輯器件(FPGA)組成，F(xiàn)PGA內(nèi)部的功能模塊具有重用性，降低了該語(yǔ)音信號(hào)處理裝置的移植成本。
文檔編號(hào)G10L19/00GK101345053SQ20081003030
公開(kāi)日2009年1月14日 申請(qǐng)日期2008年8月21日 優(yōu)先權(quán)日2008年8月21日
發(fā)明者劉振華, 王煒發(fā) 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第七研究所