專利名稱：懸空半導體薄膜結(jié)構(gòu)及傳感器單元的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制造工藝，特別涉及一種懸空半導體薄膜結(jié)構(gòu)及傳感器單元的制造方法。
背景技術(shù)：
微機電系統(tǒng)(MicroelectronicMechanical Systems,MEMS)是在微電子技術(shù)基礎(chǔ)上發(fā)展起來的多學科交叉的前沿研究領(lǐng)域。經(jīng)過幾十年的發(fā)展，已成為世界矚目的重大科技領(lǐng)域之一。它涉及電子、機械、材料、物理學、化學、生物學、醫(yī)學等多種學科與技術(shù)，具有廣闊的應用前景。在MEMS器件中，越來越多的利用到懸空的半導體薄膜結(jié)構(gòu)，例如，在某些傳感器 中，特別在某些與溫度相關(guān)的傳感器中，有時需要傳感器處于一個懸空的基底上，即懸空的半導體薄膜結(jié)構(gòu)上，由此，在封裝后，傳感器下方的基底不與封裝的基座接觸，而是懸空與空氣或者真空接觸，達到降低外界環(huán)境溫度干擾的目的。從上述傳感器的應用方面來說，傳感器的精度與其下方的基底(半導體薄膜)的厚度緊密相關(guān)，為了實現(xiàn)較高的精度，希望該懸空的基底的厚度較薄；同時，考慮到懸空的基底對于器件的支撐作用，又希望該懸空的基底的厚度較厚。因此，最終需要綜合考慮上述幾方面的因素，選定合適的懸空基底的厚度，并通過半導體工藝制取該確定厚度的懸空基
。現(xiàn)有技術(shù)中，通常提供一半導體基底，通過背面腐蝕該半導體基底以形成懸空的基底，懸空基底的厚度通過腐蝕時間精確控制，然而，普通的半導體基底片間厚度均勻性往往超過10微米，因此如果要形成均勻、精確厚度(確定厚度)的懸空基底具有很大的難度，工藝極難控制。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種懸空半導體薄膜結(jié)構(gòu)及傳感器單元的制造方法，以解決現(xiàn)有技術(shù)中通過背面腐蝕工藝難以獲取精確厚度的懸空基底的問題。為解決上述技術(shù)問題，本發(fā)明提供一種懸空半導體薄膜結(jié)構(gòu)的制造方法，包括提供半導體基底；對所述半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層；在所述半導體基底的正面及背面形成保護層；對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的半導體薄膜結(jié)構(gòu)?？蛇x的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，所述第一摻雜層的厚度為100納米 20微米?？蛇x的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，在對所述半導體基底的正面執(zhí)行P型摻雜工藝的同時，在背面執(zhí)行P型摻雜工藝，形成第二摻雜層。
可選的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，在所述半導體基底的背面形成保護層的同時，在正面形成保護層。可選的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，所述保護層的材料為氮化硅、氧化硅、氮氧化硅中的一種或多種?？蛇x的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，所述保護層為單層結(jié)構(gòu)或者多層結(jié)構(gòu)。可選的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，所述P型摻雜工藝為擴散法或離子注入法。可選的，在所述的懸空半導體薄膜結(jié) 構(gòu)的制造方法中，所述P型摻雜工藝的摻雜離子至少包含硼、銦、鋁、鎵中的一種。可選的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，所述P型摻雜工藝的摻雜離子濃度為IO19CnT3 1022cnT3。可選的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，所述半導體基底的材料為
單晶娃。可選的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，所述半導體基底為單面拋光或雙面拋光的半導體基底?？蛇x的，在所述的懸空半導體薄膜結(jié)構(gòu)的制造方法中，所述腐蝕工藝采用的溶液為 KOH 或 TMAH。本發(fā)明還提供一種懸空半導體薄膜結(jié)構(gòu)的制造方法，包括提供半導體基底；在所述半導體基底的背面形成保護層；對所述半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層；對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的半導體薄膜結(jié)構(gòu)。本發(fā)明還提供一種傳感器單元的制造方法，包括提供半導體基底；對所述半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層；在所述半導體基底的正面及背面形成保護層，所述保護層為絕緣材料；在正面的保護層上形成傳感器單元；對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的傳感器單元?？蛇x的，在所述的傳感器單元的制造方法中，所述傳感器單元為流量傳感器。可選的，在所述的傳感器單元的制造方法中，所述流量傳感器包括加熱單元和溫阻單元。可選的，在所述的傳感器單元的制造方法中，所述加熱單元和溫阻單元的數(shù)量分別為一個或者多個?？蛇x的，在所述的傳感器單元的制造方法中，在所述正面的保護層上形成傳感器單元之后，且對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝之前，還包括如下工藝步驟
形成阻擋層， 所述阻擋層覆蓋并保護所述傳感器單元。在本發(fā)明提供的懸空半導體薄膜結(jié)構(gòu)及傳感器單元的制造方法中，通過對半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層，利用第一摻雜層對于腐蝕液，即對于背面腐蝕工藝具有自停止阻擋作用，使得半導體薄膜結(jié)構(gòu)(懸空基底)的厚度通過摻雜深度精確控制，從而可降低對于腐蝕時間精確控制的依賴，即降低了工藝難度，提高了工藝精確度。


圖I是本發(fā)明實施例的懸空半導體薄膜結(jié)構(gòu)的制造方法的流程示意圖；圖2a 2g是本發(fā)明實施例一的懸空半導體薄膜結(jié)構(gòu)的制造方法的剖面示意圖；圖3a 3d是本發(fā)明實施例二的懸空半導體薄膜結(jié)構(gòu)的制造方法的剖面示意圖；圖4是本發(fā)明實施例的傳感器單元的制造方法的流程示意圖；圖5a 5e是本發(fā)明實施例的傳感器單元的制造方法的剖面示意圖；圖6是圖5c所示的傳感器單元的俯視示意圖。
具體實施例方式以下結(jié)合附圖和具體實施例對本發(fā)明提出的懸空半導體薄膜結(jié)構(gòu)及傳感器單元的制造方法作進一步詳細說明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。本發(fā)明的核心思想在于，提供一種懸空半導體薄膜結(jié)構(gòu)及傳感器單元的制造方法中，通過對半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層，利用第一摻雜層對于腐蝕液，即對于背面腐蝕工藝具有自停止阻擋作用，使得半導體薄膜結(jié)構(gòu)(懸空基底)的厚度通過摻雜深度精確控制，從而可降低對于腐蝕時間精確控制的依賴，即降低了工藝難度，提高了工藝精確度。請參考圖1，其為本發(fā)明實施例的懸空半導體薄膜結(jié)構(gòu)的制造方法的流程示意圖，為表述方便，下文以硅基底為例闡述說明流程，需要理解，以下說明同樣適用于其他含硅基底。如圖I所示，所述懸空半導體薄膜結(jié)構(gòu)的制造方法包括如下步驟SlO :提供半導體基底；Sll :對所述半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層；S12 :在所述半導體基底的正面及背面形成保護層；S13:對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的半導體薄膜結(jié)構(gòu)。需說明的是，步驟S12與步驟Sll的順序也可交換。接下去，將通過實施例一及實施例二對懸空半導體薄膜結(jié)構(gòu)的制造方法作進一步說明。其中，在實施例一所提供的懸空半導體薄膜結(jié)構(gòu)的制造方法中，先在半導體基底的背面形成保護層，而后對半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層；在實施例二所提供的懸空半導體薄膜結(jié)構(gòu)的制造方法中，先對半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層，而后在半導體基底的背面形成保護層。
具體如下實施例一請參考圖 2a 2g，其為本發(fā)明實施例一的懸空半導體薄膜結(jié)構(gòu)的制造方法的剖面示意圖。首先，如圖2a所示，提供半導體基底100。在此，所述半導體基底100為硅基底，優(yōu)選的，所述硅基底的材料為單晶硅。在此，考慮到單晶硅具有更好的支撐作用、機械應力等。當然，在本發(fā)明的其他實施例中，所述半導體基底100的材料也可以為多晶硅、非晶硅等。在本實施例中，所述半導體基底100的厚度為200微米 1000微米，本發(fā)明并不限定所述半導體基底100的厚度，其也可以更厚或者更薄，以厚于所要形成的懸空半導體薄膜結(jié)構(gòu)的厚度即可。此外，在本實施例中，所述半導體基底100為單面拋光或雙面拋光的半導體基底，由此，可保證后續(xù)形成的摻雜層(第一摻雜層/第二摻雜層)層厚的均勻性，從而最終提高形成的懸空半導體薄膜結(jié)構(gòu)的質(zhì)量。接著，如圖2b所示，在所述半導體基底100的背面形成保護層101。優(yōu)選的，所述保護層101的材料為氮化硅、氧化硅、氮氧化硅中的一種或多種。當所述保護層101的材料為氮化硅、氧化硅、氮氧化硅中的一種時，所述保護層101為單層結(jié)構(gòu)；當所述保護層101的材料為氮化硅、氧化硅、氮氧化硅中的多種時，所述保護層101為一種多層結(jié)構(gòu)，例如，為一種雙層結(jié)構(gòu)，包括氮化硅層及位于所述氮化硅層上的氧化硅層。接著，如圖2c所示，對所述半導體基底100的正面執(zhí)行P型摻雜工藝，形成第一摻雜層102，其中，所述P型摻雜工藝的摻雜離子至少包含硼、銦、鋁、鎵中的一中。優(yōu)選的，所述P型摻雜工藝的摻雜離子含硼，當然，在本發(fā)明的其他實施例中，也可以為其他摻雜離子。所述硼離子的摻雜濃度為IO19CnT3 1022cm_3，優(yōu)選的，所述硼離子的摻雜濃度為1019cm-3、4*1019cm-3、8*1019cm-3、l. l*102°Cm-3、2*102°Cnr3、5*102°Cm-3、1021CnT3、6*1021Cm-3。在此，主要考慮了所形成的第一摻雜層102對于后續(xù)背面腐蝕工藝的自停止作用，以自停止效果越強越好。摻雜的方法可以是離子注入法，也可以是擴散法。如果采用離子注入法，所述P型摻雜工藝的摻雜深度為10納米 2500納米，即所形成的第一摻雜層102的厚度為10納米 2500納米。如果采用擴散法，所述P型摻雜工藝的摻雜深度為200納米 20微米，即所形成的第一摻雜層102的厚度為200納米 20微米。在此，以后續(xù)希望形成的懸空的半導體薄膜結(jié)構(gòu)的厚度為基準，進行P型摻雜工藝，得到特定摻雜深度的第一摻雜層102。接著，如圖2d所示，在本實施例中，在所述第一摻雜層102上形成一層保護層103(為了與之前的保護層101相區(qū)別，在此也可以稱為形成第二保護層103)，其目的是為了在后續(xù)工藝中有效保護第一摻雜層102，防止后續(xù)的腐蝕工藝對第一摻雜層102造成損傷。接著，如圖2e所示，對所述半導體基底100的背面采用光刻進行圖形化。具體的，采用光刻工藝，在所述保護層101(同樣的，為了與保護層103相區(qū)別，在此可以稱為第一保護層101)上形成開口 104。所述開口 104的開口大小由所希望形成的懸空半導體薄膜結(jié)構(gòu)的長度決定，本申請對此不做限定如圖2f 所示，對所述半導體基底100執(zhí)行背面腐蝕工藝，得到懸空的半導體薄膜結(jié)構(gòu)(即使得第一摻雜層102懸空)。具體的，所述背面腐蝕工藝的腐蝕液為TMAH溶液(四甲基氫氧化銨溶液)或者KOH溶液(氫氧化鉀溶液)。所述TMAH溶液或者KOH溶液的純度、濃度、溫度等條件可根據(jù)現(xiàn)有的工藝條件選取，即本發(fā)明對于腐蝕液的條件并不限定。當然，在腐蝕液的條件及需要腐蝕的半導體基底100的厚度限定之后，腐蝕的時間也可相應確定，此均為現(xiàn)有技術(shù)。在此，需要強調(diào)的是，由于本發(fā)明利用了第一摻雜層102的自停止作用，當腐蝕的時間沒有精確控制時，例如需要的腐蝕時間為8小時，由于控制技術(shù)的限制，實際腐蝕了 8. 5小時，其也能夠得到精確厚度的懸空半導體薄膜結(jié)構(gòu)。因當腐蝕至第一摻雜層102之后，后續(xù)基本不發(fā)生腐蝕效果。而若采用背景技術(shù)中提到的方案，因沒有起到自停止作用的膜層，一旦腐蝕的時間沒有精確控制，所得到的懸空半導體薄膜結(jié)構(gòu)(懸空基底)的厚度就將發(fā)生極大的改變(即在同樣腐蝕時間超過的情況下，得到的懸空半導體薄膜結(jié)構(gòu)的厚度將遠小于預期的懸空半導體薄膜結(jié)構(gòu)的厚度)，即得不到精確厚度的懸空半導體薄膜結(jié)構(gòu)。 可見，本實施例提供的懸空半導體薄膜結(jié)構(gòu)的制造方法可降低對于腐蝕時間精確控制的依賴，即降低了工藝難度，提高了工藝精確度，從而能夠獲取精確厚度的懸空的半導體薄膜結(jié)構(gòu)(懸空基底)。在本實施例中，還包括進一步的完善工藝步驟。如圖2g所示，對所述半導體基底100的正面及背面執(zhí)行化學研磨工藝(CMP)，以去除第一保護層101及第二保護層103。實施例二請參考圖3a 3d，其為本發(fā)明實施例二的懸空半導體薄膜的制造方法的剖面示意圖。首先，如圖3a所示，提供半導體基底200，所述半導體基底200的正面及背面均通過P型摻雜工藝形成有第一摻雜層201及第二摻雜層201’。在此，通過雙面摻雜工藝同時在半導體基底200的正面形成第一摻雜層201，背面形成第二摻雜層201’。由此，可簡化工藝，同時又能有效保護半導體基底200的背面。接著，如圖3b所示，利用雙面同時沉積的方式形成保護層，即在半導體基底200的正面及背面同時形成第一保護層202及第二保護層202’，其中，所述第一保護層202覆蓋第一摻雜層201，所述第二保護層202’覆蓋第二摻雜層201’。由此，可簡化工藝，同時又能有效保護半導體基底200的背面。接著，如圖2c所示，對所述半導體基底200的背面采用光刻進行圖形化，具體的，在半導體基底200背面的第二摻雜層201’及第二保護層202’上形成開口 203。最后，如圖3d所示，對所述半導體基底200執(zhí)行背面腐蝕工藝，得到懸空的半導體薄膜結(jié)構(gòu)(即使得第一摻雜層201懸空)。本實施例與實施例一的差別在于，先通過P型摻雜工藝形成第一摻雜層，接著形成保護層，同時，在半導體基底的背面也通過P型摻雜工藝形成摻雜層，由此，能夠更好的保護半導體基底。本實施例未提及部分可相應參考實施例一，本申請對此不再贅述。實施例三在本實施例中，提供了一種傳感器單元的制造方法?；谂c實施例一及實施例二相同的原理，即利用P型摻雜工藝所形成的膜層的自停止作用，以形成精確厚度的懸空的傳感器單元，由此，所形成的傳感器單元精度高，同時其下方的基底不與封裝的基座接觸，而是懸空與空氣或者真空接觸，達到降低外界環(huán)境溫度干擾的目的。
本實施例以實施例一所得到的懸空的半導體薄膜結(jié)構(gòu)為基礎(chǔ)，相應的形成一種懸空的傳感器單元。請參考圖4，其為本發(fā)明實施例的傳感器單元的制造方法的流程示意圖。如圖4所示，所述傳感器單元的制造方法包括如下步驟S40 :提供半導體基底；S41 :對所述半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層；S42 :在所述半導體基底的正面及背面形成保護層，所述保護層為絕緣材料；S43 :在正面的保護層上形成傳感器單元；
S44:對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的傳感器單元。具體的，請參考圖5a 5e，其為本發(fā)明實施例的傳感器單元的制造方法的剖面示意圖。首先，如圖5a所示，提供半導體基底300，所述半導體基底300的正面形成有第一摻雜層302，同時，其背面形成有第一保護層301，在此，利用了實施例一的工藝(即采用了實施例一的步驟SlO及SI I)。接著，如圖5b所示，在所述第一摻雜層302上形成保護層303，所述保護層303的材料為絕緣材料，可以為氮化硅、氧化硅、氮氧化硅中的一種或多種。在本實施例中，利用所述保護層303對于后續(xù)所形成的傳感器單元進行隔離，在此，對于該保護層303的厚度不做限定，優(yōu)選的，所述保護層303的厚度為10埃 5500埃。具體的，所述保護層303可通過化學氣相沉積工藝、物理氣相沉積工藝等工藝形成。接著，如圖5c所示，在所述保護層303上形成傳感器。優(yōu)選的，所述傳感器為流量傳感器，其包括加熱單元304及溫阻單元305，其中，所述加熱單元304及溫阻單元305的數(shù)量分別為一個或者多個。當所述加熱單元304及溫阻單元305的數(shù)量均為多個時，可以以一個加熱單元304、一個溫阻單元305的方式間隔排列，也可以以加熱單元304兩側(cè)設(shè)置多個溫阻單元305的方式排列，本發(fā)明對此不做限定。請參考圖6，其為本實施例中傳感器單元的俯視示意圖。在此，為了圖示的清楚，僅示出了傳感器單元的俯視示意圖，即未示出第一摻雜層302、保護層303等膜層。為了使得傳感器單元能夠方便地與其他器件相連接，或者便于測試傳感器單元的器件性能，在形成傳感器單元的同時，形成多個金屬墊306。具體的，加熱單元304及溫阻單元305上均形成有金屬墊306。具體形成傳感器單元的方法包括，在所述保護層303上形成金屬層；對所述金屬層執(zhí)行光刻及刻蝕工藝，從而形成傳感器單元。其中，所述金屬層的材料可以為Pt等。本實施例主要強調(diào)后續(xù)利用具有自停止作用的膜層形成懸空的傳感器單元，從而，所形成的傳感器單元便具有高精度的性能，具體該器件如何形成、其結(jié)構(gòu)如何，可利用現(xiàn)有的任意一種方式，本發(fā)明對此不做限定。在本實施例中，接著，如圖5d所示，形成阻擋層307，所述阻擋層307覆蓋所述傳感器單元，通過所述阻擋層307可有效保護所形成的傳感器單元，從而提高器件的可靠性。在本發(fā)明的其他實施例中，也可以不形成所述阻擋層，直接執(zhí)行下一步驟。接著，如圖5e所示，對所述半導體基底300執(zhí)行背面腐蝕工藝，得到懸空的傳感器單元。具體的，對所述半導體基底300執(zhí)行背面腐蝕工藝，使得傳感器單元下方的基底(在此指使得第一摻雜層302及保護層303)懸空，即傳感器單元位于懸空的基底之上，從而得到懸空的傳感器單元。此工藝步驟與實施一得到懸空的半導體薄膜結(jié)構(gòu)相似，即利用具有自停止作用的第一摻雜層，得到精確厚度的懸空基底，故可相應參考實施例一(也可以相應參考實施例二)，本實施例對本步驟不再贅述。
上述描述僅是對本發(fā)明較佳實施例的描述，并非對本發(fā)明范圍的任何限定，本發(fā)明領(lǐng)域的普通技術(shù)人員根據(jù)上述揭示內(nèi)容做的任何變更、修飾，均屬于權(quán)利要求書的保護范圍。
權(quán)利要求
1.一種懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，包括 提供半導體基底； 對所述半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層； 在所述半導體基底的正面及背面形成保護層； 對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的半導體薄膜結(jié)構(gòu)。
2.如權(quán)利要求I所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，所述第一摻雜層的厚度為100納米 20微米。
3.如權(quán)利要求I所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，在對所述半導體基底的正面執(zhí)行P型摻雜工藝的同時，在背面執(zhí)行P型摻雜工藝，形成第二摻雜層。
4.如權(quán)利要求I所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，在所述半導體基底的背面形成保護層的同時，在正面形成保護層。
5.如權(quán)利要求I所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，所述保護層的材料為氮化硅、氧化硅、氮氧化硅中的一種或多種。
6.如權(quán)利要求I所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，所述保護層為單層結(jié)構(gòu)或者多層結(jié)構(gòu)。
7.如權(quán)利要求I至6中的任一項所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，所述P型摻雜工藝為擴散法或離子注入法。
8.如權(quán)利要求I至6中的任一項所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，所述P型摻雜工藝的摻雜離子至少包含硼、銦、鋁、鎵中的一種。
9.如權(quán)利要求8所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，所述P型摻雜工藝的摻雜離子濃度為IO19CnT3 IO22Cm'
10.如權(quán)利要求I至6中的任一項所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，所述半導體基底的材料為單晶硅。
11.如權(quán)利要求I至6中的任一項所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，所述半導體基底為單面拋光或雙面拋光的半導體基底。
12.如權(quán)利要求I至6中的任一項所述的懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，所述腐蝕工藝采用的溶液為KOH或TMAH。
13.—種懸空半導體薄膜結(jié)構(gòu)的制造方法，其特征在于，包括 提供半導體基底； 在所述半導體基底的背面形成保護層； 對所述半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層； 對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的半導體薄膜結(jié)構(gòu)。
14.一種傳感器單元的制造方法，其特征在于，包括 提供半導體基底； 對所述半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層； 在所述半導體基底的正面及背面形成保護層，所述保護層為絕緣材料； 在正面的保護層上形成傳感器單元；對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝，得到懸空的傳感器單元。
15.如權(quán)利要求14所述的傳感器單元的制造方法，其特征在于，所述傳感器單元為流量傳感器。
16.如權(quán)利要求15所述的傳感器單元的制造方法，其特征在于，所述流量傳感器包括加熱單元和溫阻單元。
17.如權(quán)利要求16所述的傳感器單元的制造方法，其特征在于，所述加熱單元和溫阻單元的數(shù)量分別為一個或者多個。
18.如權(quán)利要求14所述的傳感器單元的制造方法，其特征在于，在所述正面的保護層上形成傳感器單元之后，且對所述半導體基底背面采用光刻進行圖形化，并采用背面腐蝕工藝之前，還包括如下工藝步驟 形成阻擋層，所述阻擋層覆蓋并保護所述傳感器單元。
全文摘要
本發(fā)明提供了一種懸空半導體薄膜結(jié)構(gòu)及傳感器單元的制造方法，通過對半導體基底的正面執(zhí)行P型摻雜工藝，形成第一摻雜層，利用第一摻雜層對于腐蝕液，即對于背面腐蝕工藝具有自停止的阻擋作用，使得半導體薄膜結(jié)構(gòu)(懸空基底)的厚度通過摻雜深度精確控制，從而可降低對于腐蝕時間精確控制的依賴，即降低了工藝難度，提高了工藝精確度。
文檔編號B81C1/00GK102616732SQ20121010198
公開日2012年8月1日 申請日期2012年4月9日 優(yōu)先權(quán)日2012年4月9日
發(fā)明者張挺, 薛維佳 申請人:上海先進半導體制造股份有限公司