專(zhuān)利名稱(chēng)：具有窄輸出脈沖的自動(dòng)測(cè)試設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及自動(dòng)測(cè)試設(shè)備，并尤其涉及電路系統(tǒng)，它允許自動(dòng)測(cè)試設(shè)備產(chǎn)生具有窄脈沖寬度的激勵(lì)信號(hào)。
自動(dòng)測(cè)試設(shè)備被廣泛地用于在生產(chǎn)過(guò)程中測(cè)試半導(dǎo)體元器件。自動(dòng)測(cè)試設(shè)備產(chǎn)生激勵(lì)信號(hào)并測(cè)量來(lái)自一個(gè)在測(cè)設(shè)備的響應(yīng)。該響應(yīng)與來(lái)自一個(gè)全功能的芯片的期望的響應(yīng)比較以確定測(cè)試下的設(shè)備是否是全功能的。
自動(dòng)測(cè)試設(shè)備用一個(gè)模式來(lái)編程，該模式代表用于測(cè)試下的一個(gè)設(shè)備的激勵(lì)和期望的數(shù)據(jù)。不同類(lèi)型的在測(cè)設(shè)備需要不同的測(cè)試模式。因此，自動(dòng)測(cè)試設(shè)備必須是足夠靈活的以產(chǎn)生一個(gè)寬范圍的信號(hào)，該信號(hào)與許多芯片類(lèi)型產(chǎn)生或接收的信號(hào)類(lèi)型相兼容。


圖1以簡(jiǎn)化的方框圖形式顯示了一種現(xiàn)有技術(shù)的測(cè)試系統(tǒng)。該系統(tǒng)包括一個(gè)測(cè)試儀主體110和一個(gè)計(jì)算機(jī)工作站112，它控制測(cè)試儀主體的操作和提供一個(gè)用戶(hù)接口。
在測(cè)試儀主體110內(nèi)，具有多個(gè)稱(chēng)作通道114的電路拷貝，每個(gè)通道114在在測(cè)設(shè)備的一個(gè)引線上產(chǎn)生或測(cè)量一個(gè)信號(hào)。通道114包括一個(gè)模式產(chǎn)生器120，一個(gè)定時(shí)產(chǎn)生器122，一個(gè)故障處理器124，一個(gè)格式器126，一個(gè)驅(qū)動(dòng)器128和一個(gè)比較器130。
模式產(chǎn)生器120存儲(chǔ)模式，該模式定義測(cè)試操作的每個(gè)循環(huán)中被應(yīng)用或被期望的數(shù)據(jù)。該數(shù)據(jù)規(guī)定測(cè)試儀在循環(huán)中是否是驅(qū)動(dòng)數(shù)據(jù)或測(cè)量數(shù)據(jù)。模式包括指定數(shù)據(jù)值的信息，比如一個(gè)邏輯1或一個(gè)邏輯0。
此外，信號(hào)的格式必須被規(guī)定。例如，某些半導(dǎo)體設(shè)備通過(guò)在一個(gè)完整循環(huán)中具有高電壓的信號(hào)線來(lái)表示一個(gè)邏輯1。其它的芯片通過(guò)一個(gè)循環(huán)中在一個(gè)信號(hào)線上改變電壓來(lái)表示一個(gè)邏輯1。還有就是其他的是通過(guò)在循環(huán)中在一個(gè)線路上的電壓脈沖來(lái)表示一個(gè)邏輯1。另外，整個(gè)循環(huán)過(guò)程中的一個(gè)電壓轉(zhuǎn)變被用于表示一個(gè)信號(hào)，對(duì)于測(cè)試下的不同的芯片，在轉(zhuǎn)變出現(xiàn)時(shí)的時(shí)間可以是不同的。
現(xiàn)代的測(cè)試儀是非常靈活的，它們能能被編程來(lái)用于幾乎任何格式的信號(hào)。為實(shí)現(xiàn)這種靈活性，測(cè)試儀包括一個(gè)定時(shí)產(chǎn)生器122。定時(shí)產(chǎn)生器產(chǎn)生稱(chēng)作“邊沿(edge)”的信號(hào)。這些是在一個(gè)時(shí)間上改變狀態(tài)的信號(hào)，它們能被編程到定時(shí)產(chǎn)生器中。
邊沿信號(hào)通過(guò)一個(gè)格式器126被組合以產(chǎn)生期望形狀的一個(gè)輸出信號(hào)。例如，在開(kāi)始一個(gè)循環(huán)之后產(chǎn)生開(kāi)始0.5nsec的一個(gè)脈沖并具有一個(gè)1nsec的寬度，在開(kāi)始該循環(huán)之后邊沿信號(hào)的其中之一將被編程以出現(xiàn)0.500nsec。在開(kāi)始循環(huán)之后另一個(gè)邊沿信號(hào)將被編程以在1.5nsec上出現(xiàn)。格式器將組合這些信號(hào)以產(chǎn)生期望的信號(hào)來(lái)提供給驅(qū)動(dòng)器128。驅(qū)動(dòng)器128產(chǎn)生提供給在測(cè)設(shè)備的信號(hào)。
更為特別的是，格式器126使用第一邊沿以定義什么時(shí)候驅(qū)動(dòng)器128被接通，和使用第二邊沿定義什么時(shí)候驅(qū)動(dòng)器128被關(guān)閉。傳統(tǒng)的，組合多個(gè)邊沿的電路是一個(gè)S-R觸發(fā)器。一個(gè)S-R觸發(fā)器具有一個(gè)S(Set)輸入和一個(gè)R(Reset)輸入。當(dāng)一個(gè)邏輯高信號(hào)被施加到S輸入時(shí)，觸發(fā)器的輸出是高電平的。當(dāng)一個(gè)邏輯高被施加到R輸入時(shí)，觸發(fā)器的輸出是低電平。當(dāng)S輸入和R輸入同時(shí)為低時(shí)，S-R觸發(fā)器保持它的狀態(tài)。
在一個(gè)測(cè)試儀中，在每個(gè)周期中模式產(chǎn)生器120中的數(shù)據(jù)控制哪個(gè)邊沿被提供給觸發(fā)器。例如，在一個(gè)循環(huán)中，其中通道114將輸出在0.5nsec上高和在1.5nsec上低的一個(gè)信號(hào)，測(cè)試儀將選通一個(gè)邊沿信號(hào)到觸發(fā)器的S輸入，它會(huì)在0.5nsec上變高。分別的，在1.5nsec上變高的一個(gè)邊沿將被選通到觸發(fā)器的R輸入。
因?yàn)榫哂卸鄠€(gè)邊沿信號(hào)，它們都被編程出現(xiàn)在不同的時(shí)間上，可以編程測(cè)試儀以產(chǎn)生幾乎任何類(lèi)型的波形。但是，當(dāng)一個(gè)很快的信號(hào)被產(chǎn)生時(shí)會(huì)產(chǎn)生一些限制。
當(dāng)在S和R輸入上的信號(hào)都是高時(shí)，在一個(gè)測(cè)試儀中的S-R觸發(fā)器不工作。設(shè)置一個(gè)觸發(fā)器的S和R輸入高表示一個(gè)無(wú)效的輸入條件。觸發(fā)器不能被同時(shí)設(shè)置和復(fù)位。在一些觸發(fā)器設(shè)計(jì)中，在相同的時(shí)間設(shè)置S和R輸入高電平產(chǎn)生一個(gè)隨機(jī)的輸出。其他的S-R觸發(fā)器設(shè)計(jì)放置觸發(fā)器的輸出在一個(gè)公知的狀態(tài)-高或低-(當(dāng)兩個(gè)輸入被斷定時(shí))。
在測(cè)試儀中，傳統(tǒng)上以?xún)煞N方式處理該問(wèn)題。第一個(gè)，相對(duì)于測(cè)試儀周期的長(zhǎng)度將邊沿信號(hào)的持續(xù)時(shí)間做得很短。在此方式中，邊沿信號(hào)同時(shí)驅(qū)動(dòng)觸發(fā)器的S和R輸出的機(jī)會(huì)將被減少。然而，該方法不能很好地適用于產(chǎn)生信號(hào)來(lái)測(cè)試很快的芯片。由于周期變得很小，邊沿信號(hào)的寬度將必須很小，因?yàn)檫呇匦盘?hào)只是周期的一小部分。當(dāng)邊沿信號(hào)的寬度必須是很小時(shí)，難于作出在該數(shù)據(jù)率上操作的一個(gè)精確的定時(shí)產(chǎn)生器。
第二種處理問(wèn)題的方式，通過(guò)提供一個(gè)定時(shí)規(guī)范。該規(guī)范提供必須在邊沿之間編程的一個(gè)最小化的時(shí)間，這將提供給觸發(fā)器的設(shè)置(S)輸入和觸發(fā)器的復(fù)位(R)輸入，以確保兩個(gè)邊沿在相同的時(shí)間上不是高電平。然而，該規(guī)范限制了能通過(guò)驅(qū)動(dòng)器128產(chǎn)生的輸出脈沖的寬度。所期望的是允許驅(qū)動(dòng)器128產(chǎn)生很窄的脈沖，特別是對(duì)于測(cè)試高速器件。
發(fā)明概述對(duì)于前述的背景情況，本發(fā)明的一個(gè)目的是提供一個(gè)測(cè)試系統(tǒng)，它能產(chǎn)生窄輸出的脈沖。
使用具有一個(gè)改進(jìn)的觸發(fā)器的一個(gè)格式器，在一個(gè)測(cè)試系統(tǒng)中實(shí)現(xiàn)前述和其他的目的。該觸發(fā)器提供期望的輸出，即使當(dāng)它的設(shè)置和復(fù)位輸入重疊時(shí)。
優(yōu)選實(shí)施例的描述圖1顯示了測(cè)試系統(tǒng)的一個(gè)簡(jiǎn)化方框圖。本發(fā)明的測(cè)試系統(tǒng)將包括格式器126中的一個(gè)改進(jìn)的觸發(fā)器。圖2A顯示了改進(jìn)的觸發(fā)器210的一個(gè)高電平方框圖。
用兩級(jí)畫(huà)出觸發(fā)器210，級(jí)212和214。每個(gè)級(jí)212和214被連接到觸發(fā)器210的S和R輸入。級(jí)212的輸出被指定為Q(觸發(fā)器210的輸出)。級(jí)214產(chǎn)生一個(gè)輸出Y，作為一個(gè)輸入被連接到級(jí)212。
在優(yōu)選實(shí)施例中，使用差分邏輯實(shí)現(xiàn)觸發(fā)器210。這樣，每個(gè)輸入和輸出實(shí)際上是一對(duì)信號(hào)軌跡。然而，出于簡(jiǎn)化，只畫(huà)出了一個(gè)信號(hào)線。此外，在優(yōu)選實(shí)施例中，使用CMOS電路結(jié)構(gòu)技術(shù)實(shí)現(xiàn)觸發(fā)器210，并可能是包括所有格式器126的一個(gè)ASIC芯片的一部分。然而，詳細(xì)的構(gòu)造技術(shù)對(duì)本發(fā)明不是重要的。例如，許多自動(dòng)測(cè)試系統(tǒng)使用ECL電路構(gòu)造技術(shù)和在此公開(kāi)的電路也能以ECL被實(shí)現(xiàn)。
圖2B示例了觸發(fā)器210將要的操作，當(dāng)設(shè)置和復(fù)位邊沿被同時(shí)確定(assert)時(shí)。圖2B顯示了兩個(gè)區(qū)域250和252，其中設(shè)置和復(fù)位信號(hào)重疊。因?yàn)樵谠O(shè)置信號(hào)脈沖結(jié)束之前復(fù)位信號(hào)被確定，重疊出現(xiàn)在區(qū)域250中。因?yàn)楫?dāng)設(shè)置信號(hào)變高時(shí)復(fù)位信號(hào)始終被確定，所以重疊出現(xiàn)在區(qū)域252中。
當(dāng)在一個(gè)測(cè)試系統(tǒng)中使用時(shí)，被耦合到觸發(fā)器210的S和R輸入的信號(hào)是“邊沿”信號(hào)。為在驅(qū)動(dòng)器128上產(chǎn)生想要的輸出，觸發(fā)器210將產(chǎn)生一個(gè)輸出，它是基于每個(gè)S和R信號(hào)中的第一邊沿的定時(shí)。這樣，在區(qū)域250中，S信號(hào)首先被確定，但當(dāng)R信號(hào)被確定時(shí)輸出Q返回到邏輯0。盡管S和R被確定，輸出在區(qū)域250中是一個(gè)邏輯0。相反，在區(qū)域252中，R信號(hào)最初被確定，但當(dāng)S信號(hào)被確定時(shí)輸出Q是一個(gè)邏輯1。盡管S和R信號(hào)被確定，但輸出在區(qū)域252中是一個(gè)邏輯1。
因此，當(dāng)S和R信號(hào)被確定時(shí)，觸發(fā)器210的不同的輸出被要求在不同的定時(shí)上。通過(guò)圖2C中的真值表示例了觸發(fā)器210的整個(gè)操作。
圖2C顯示了觸發(fā)器210操作成一個(gè)常規(guī)的觸發(fā)器，當(dāng)一個(gè)而不是兩個(gè)S或R被確定時(shí)。特別的是，如果S信號(hào)被確定，則輸出是一個(gè)邏輯1。如果R信號(hào)被確定，則輸出是一個(gè)邏輯0。
此外，觸發(fā)器210操作成一個(gè)常規(guī)的觸發(fā)器，當(dāng)S或R信號(hào)都沒(méi)有被確定時(shí)。圖2C表明Q的值與Qn-1的相同，意味著Q的值不從它的先前值改變。
然而，當(dāng)S和R都是一個(gè)邏輯1時(shí)，Q輸出被表示為一個(gè)“*”。該值用符號(hào)表示輸出上的值，其取決于S和R信號(hào)被確定的順序。特別的是，設(shè)計(jì)觸發(fā)器210，當(dāng)S和R是邏輯高時(shí)，基于第二次改變的輸入取得一個(gè)狀態(tài)。
在自動(dòng)測(cè)試設(shè)備中使用這樣一種觸發(fā)器的好處可從圖2B中看出。能夠產(chǎn)生一個(gè)窄的輸出脈沖254。特別的是，輸出脈沖254比驅(qū)動(dòng)格式器126的S和R輸入的邊沿信號(hào)的寬度窄。
圖3A和4A給出了能夠用于實(shí)現(xiàn)級(jí)212和214的電路的一個(gè)例子。在示例的例子中，使用了差分電路。這樣，每個(gè)信號(hào)具有兩個(gè)線路，他們被指定為p和n。因此，信號(hào)S由線路Sp和Sn組成。信號(hào)R由Rp和Rn組成。同樣，信號(hào)Q和Y也具有p和n分量。
首先返回到圖4A，顯示了級(jí)214的一個(gè)實(shí)現(xiàn)方式。除了S和R輸入和Y輸出，級(jí)214被顯示為包括電源連接Vdd和Vss，在一個(gè)CMOS集成電路中它們是通常的。兩個(gè)偏置信號(hào)，顯示了偏置1和偏置2。
偏置1被施加到晶體管M52以建立通過(guò)那個(gè)晶體管的一個(gè)電流I。偏置2被施加到晶體管M71和M74，以至于每個(gè)流過(guò)這些晶體管的合并的電流等于I/2。每個(gè)晶體管M71，M72，M73和M74被設(shè)計(jì)為通過(guò)相同的電流量，以便如果Yp是高時(shí)晶體管M73和M74組合以通過(guò)一個(gè)等于I的電流，和如果Yn是高時(shí)M71和M72組合以通過(guò)一個(gè)電流I。
通過(guò)在一個(gè)高電壓上接近Vdd具有輸出Yp，和在一個(gè)低電壓上接近Vss輸出Yn來(lái)表示一個(gè)邏輯高輸出。當(dāng)從Yp通過(guò)到晶體管M52的所有路徑是非導(dǎo)通時(shí)，輸出Yp通過(guò)晶體管M73和M74被朝著Vdd提升。然而，如果從點(diǎn)Yp到晶體管M52的任何一個(gè)路徑是導(dǎo)通的，則點(diǎn)Yp通過(guò)晶體管M52被下拉到電平Vss。
從Yp到晶體管M52有三個(gè)可能的路徑。如果晶體管M54和M55都是導(dǎo)通的則生成一個(gè)路徑。如果所有的三個(gè)晶體管M65，M75和M76是導(dǎo)通的則生成第二路徑。如果晶體管M65和M67是導(dǎo)通的則生成第三路徑。
晶體管M54和M55的柵輸入分別被連接到Rp和Sn。如果Sn是高和Rp是低，則該路徑將是導(dǎo)通的。如果S輸入是邏輯0和R輸出邏輯1，則該條件出現(xiàn)?；氐綀D4B，顯示了對(duì)于圖4A中電路的真值表。該真值表表示當(dāng)S輸入是0和R輸入是1時(shí)，Y輸出將是0。
當(dāng)S是0和R是1時(shí)，因?yàn)閅p朝著Vss被下拉，所需的條件被建立。應(yīng)該注意的是，電路的右半部執(zhí)行Yn上的互補(bǔ)功能，以便輸出Yp和Yn產(chǎn)生一個(gè)差分信號(hào)。
更為特別的是，當(dāng)通過(guò)晶體管M52的所有路徑是非導(dǎo)通時(shí)，通過(guò)晶體管M71和M72，Yn朝著Vdd被提升，當(dāng)任何一個(gè)路徑被導(dǎo)通時(shí)，通過(guò)晶體管M52，Yn被下拉到Vss。通過(guò)晶體管M79和M80，或通過(guò)晶體管M66，M77和M78或者通過(guò)晶體管M61和M66形成那些路徑。
在Sn和Rp都是1的情況下，Sp和Rn將都是0。因此，晶體管M79經(jīng)被截止。在通過(guò)M66，M77和M78的路徑中，晶體管M77將被截止，使得路徑不導(dǎo)通。在通過(guò)晶體管M61和M66的路徑中，通過(guò)點(diǎn)Yp，M66的柵極被連接到M54的漏極。因?yàn)橥ㄟ^(guò)M54和M55，Yp朝著Vss被下拉，M66的柵極將被下拉，則晶體管M66將被截止。這樣，沒(méi)有一個(gè)路徑將朝著Vss拉Yn，且Yn將被提升到Vdd。因此，當(dāng)S具有一個(gè)0值和R具有一個(gè)1值時(shí)，電路的輸出將是一個(gè)0，通過(guò)具有一個(gè)低值的Yp和具有一個(gè)高值的Yn來(lái)表示。在此方式中，實(shí)現(xiàn)了真值表的第二行。
當(dāng)S是1和R是0時(shí)，通過(guò)晶體管M79和M80的路徑將被導(dǎo)通，而其他的路徑將是不導(dǎo)通的。這樣，Yn將朝著Vss被拉下和Yp朝著Vdd被提升。該種狀態(tài)反映了圖4B的真值表的第三行。
當(dāng)S和R都是0時(shí)，晶體管M54，M75，M76，M77，M78和M80將被截止。晶體管M61和M67將被導(dǎo)通。這樣，如果M65是接通的，則連接Yp到Vss的一個(gè)導(dǎo)通路徑將被生成。相反的，如果M66是接通的，連接Yn到地的一個(gè)導(dǎo)通路徑將被生成。如果Yn是1，以及如果Yp是一個(gè)1，M65被接通，則M66被接通。
如果Yp是在高狀態(tài)上和Yn是在一個(gè)低狀態(tài)上，Yn將被連接到Vss和Yp將被提升到Vdd。這表示一個(gè)穩(wěn)定狀態(tài)，意味著Yp將停留在高和Yn將停留在低。在另一方面，如果Yp是在一個(gè)低狀態(tài)上和Yn是在一個(gè)高狀態(tài)上，M65將被接通和M66將被關(guān)閉，引起Yp停留在低和Yn停留在高。這樣，當(dāng)S和R輸入都是零時(shí)，Y將保持它具有的無(wú)論什么值。該狀態(tài)被反映在圖4B真值表的第一行中，表示Y的值是Yn-1。
如果S和R輸入都是1會(huì)出現(xiàn)一個(gè)同樣的狀態(tài)。晶體管M54，M67，M61和M79是截止的。晶體管M75和M76都是接通的，并且如果M65是接通的則生成Y和Vss之間的一個(gè)導(dǎo)通路徑。晶體管M77和M78都是接通的且如果M66是接通的則在Yn和Vss之間生成一個(gè)導(dǎo)通路徑。
如上所述，M65或M66是否被接通依賴(lài)于狀態(tài)Y，當(dāng)輸入到圖4A的電路都變?yōu)?。當(dāng)S和R的值變?yōu)?時(shí)Y將保持它的值。該狀態(tài)反映在圖4B中的真值表的第四行中。
圖3A的電路在類(lèi)似的原理上操作以實(shí)現(xiàn)圖3B的真值表。M1和M2將拉輸出Qp高，除非具有一個(gè)朝著Vss拉它的導(dǎo)通路徑。那些路徑通過(guò)晶體管M37，M39和M49或者通過(guò)晶體管M37和M38或通過(guò)M31，M35和M90。相反，除非通過(guò)到Vss的路徑之一它被下拉原則，通過(guò)M3和M4，Qn將被拉高。那些路徑是通過(guò)晶體管M34，M36和M91或通過(guò)晶體管M43和M44或者通過(guò)晶體管M43，M45和M46。
當(dāng)S和R都是0時(shí)，晶體管M35，M90，M36和M91是接通的。M31或M34將被接通，這取決于Q輸出的狀態(tài)。這樣，Qp和Qn將保持它們的狀態(tài)，如通過(guò)圖3B中的真值表的第一個(gè)兩行所表示的。這些行實(shí)現(xiàn)了圖2C的真值表中的第一行。
如果S是0和R是1時(shí)，晶體管M37和M38將導(dǎo)通，拉Qp到Vss。連接Qn到Vss的路徑?jīng)]有一個(gè)將導(dǎo)通且Qn將被上拉到Vdd。該狀態(tài)反映了真值表的第三和第四行。這些行實(shí)現(xiàn)了圖2C的真值表中的第二行。
當(dāng)S是1和R是0時(shí)，晶體管M43和M44將導(dǎo)通，朝著Vss拉Qn。連接到Qp的路徑?jīng)]有一個(gè)將導(dǎo)通，意味著Q將具有一個(gè)1值，如通過(guò)圖3B的真值表的第四和第五行所表示的。這兩個(gè)行實(shí)現(xiàn)了圖2C中的真值表的第三行。
當(dāng)S和R都是1時(shí)，M37和M39將都被接通。同樣的，M43和M45將都被接通。M38，M35，M90，M36，M91和M44將被截止。這樣，通過(guò)M37，M39和M40的一個(gè)路徑將導(dǎo)通以朝著Vss拉Qp，或者通過(guò)M43，M45和M46的一個(gè)路徑將導(dǎo)通以朝著Vss拉Qn。這些路徑的哪一個(gè)導(dǎo)通取決于Y的值。
如果Y是1，Qp將被拉到Vss。相反，如果Y是0，Qn將被拉到Vss。如在圖3B的真值表的最后兩行中所表示的，如果S和R輸入都是1，輸出將是Y的反向。
圖3B中的真值表的最后兩行實(shí)現(xiàn)了圖2C的真值表的第四行。從圖4B中可見(jiàn)，當(dāng)S和R都是1時(shí)，Y輸出將具有Yn-1的值。更為特別的是，如果先前的狀態(tài)是S是1和R是0，按照?qǐng)D4B的真值表的第三行先前的Y輸出是1。因此，Y保持1的值。按照?qǐng)D3B的真值表的最后行，Q輸出變?yōu)?。因此，如果首先S是1，并且接著R變?yōu)?，觸發(fā)器210的輸出變?yōu)?。
相反，如果先前的狀態(tài)是R是1和S是0，先前的Y輸出是0，如通過(guò)圖4B的真值表的第二行所表示的。按照?qǐng)D4B的真值表中的第四行，如果S隨后呈現(xiàn)一個(gè)1值，則Y輸出保持一個(gè)0值。通過(guò)圖3B中的真值表的第七行表示該狀態(tài)。如在該行中所表示的，Q輸出呈現(xiàn)一個(gè)1狀態(tài)。這樣，如果R首先是1和S變?yōu)?，則觸發(fā)器210的輸出變?yōu)?。
這樣，圖3A和3B中的電路是一個(gè)合適用于實(shí)現(xiàn)觸發(fā)器210的電路，以便具有圖2B所示的開(kāi)關(guān)特性和圖2C所示的真值表。
已經(jīng)描述了一個(gè)實(shí)施例，可以作出許多替換的實(shí)施例和變換形式。例如，用CMOS技術(shù)實(shí)現(xiàn)被顯示的電路。可以使用其他的技術(shù)。
此外，具體的電路設(shè)計(jì)可以被改變。例如，應(yīng)該注意，Y輸入在Q輸出上沒(méi)有影響，除非S和R都是一個(gè)邏輯1。在不脫離本發(fā)明的情況下可以作出一些簡(jiǎn)化形式。
另外，應(yīng)該注意的是，級(jí)214可以是一個(gè)傳統(tǒng)的RS觸發(fā)器。在此已經(jīng)描述的由級(jí)212和214組成的一個(gè)觸發(fā)器也可以被描述成具有跟隨附加電路的一個(gè)傳統(tǒng)的觸發(fā)器。但是，在形式中分割的電路不會(huì)脫離本發(fā)明。
此外，能產(chǎn)生窄輸出脈沖自動(dòng)測(cè)試設(shè)備可以可以其它的方式來(lái)實(shí)現(xiàn)，如通過(guò)處理邊沿信號(hào)以使它們?cè)诎阉鼈儜?yīng)用到一個(gè)觸發(fā)器的R和S輸入之前就很窄。將實(shí)現(xiàn)這個(gè)結(jié)果的一個(gè)電路結(jié)構(gòu)是一個(gè)RS觸發(fā)器，在應(yīng)用到觸發(fā)器之前，它具有通過(guò)一個(gè)兩-輸入NAND柵的每個(gè)R和S輸入。每個(gè)NAND柵具有與其輸入之一相關(guān)的一個(gè)微小的延遲。該NAND的輸出是一個(gè)窄脈沖，它具有一個(gè)寬度等于微小的延遲的長(zhǎng)度。因此，在S和R邊沿信號(hào)之間只需要一個(gè)小的隔離以避免測(cè)試系統(tǒng)的不正確的操作。
作為另一個(gè)例子，應(yīng)該注意的是，所述的電路具有不同數(shù)量的晶體管連接到S和R信號(hào)的正線和負(fù)線。可以期望包括虛設(shè)晶體管以均衡一個(gè)差分對(duì)的每半個(gè)上的負(fù)載。
此外，應(yīng)該注意，該電路被描述成具有與邏輯1相關(guān)的一個(gè)Vdd。用于表示邏輯1或邏輯0的電壓電平可以是不同的。通過(guò)高于用于表示一個(gè)邏輯1的電壓的電壓電平表示一個(gè)邏輯0是可能的。對(duì)于其它的電壓電平產(chǎn)生正確輸出的電路可以被實(shí)現(xiàn)。
此外，結(jié)合自動(dòng)測(cè)試設(shè)備描述了本發(fā)明的電路。該電路特別適用于自動(dòng)測(cè)試設(shè)備的格式器電路，因?yàn)樗试S產(chǎn)生很窄的輸出脈沖，同時(shí)該測(cè)試系統(tǒng)操作在一個(gè)高數(shù)據(jù)率上。與一個(gè)現(xiàn)有技術(shù)的測(cè)試系統(tǒng)相反，傳統(tǒng)的測(cè)試系統(tǒng)的輸出脈沖的脈沖寬度受到一個(gè)定時(shí)產(chǎn)生器產(chǎn)生的脈沖邊沿的寬度的約束，而具有上述一個(gè)電路所作出的一個(gè)測(cè)試系統(tǒng)沒(méi)有這樣的限制。應(yīng)該理解的是，已經(jīng)學(xué)習(xí)了本發(fā)明的教導(dǎo)，本領(lǐng)域的技術(shù)人員可以生成其他的格式器電路，其中輸出取決于其設(shè)置和復(fù)位邊沿被確定的順序。
因此，應(yīng)該只通過(guò)所附權(quán)利要求的精神和范圍來(lái)限制本發(fā)明。
權(quán)利要求
1.一種適于在自動(dòng)測(cè)試系統(tǒng)中使用的觸發(fā)器電路，包括a)一個(gè)設(shè)置輸入；b)一個(gè)復(fù)位輸入；c)第一級(jí)，它具有耦合到設(shè)置和復(fù)位輸入的輸入和一個(gè)中間輸出，當(dāng)設(shè)置和復(fù)位都被確定時(shí)，所述中間輸出顯示設(shè)置和復(fù)位輸入被確定的順序；d)第二級(jí)，它具有耦合到設(shè)置和復(fù)位輸入的輸入以及耦合到第一級(jí)的中間輸出的一個(gè)輸入和一個(gè)輸出，當(dāng)設(shè)置和復(fù)位都被確定時(shí)，該輸出響應(yīng)于中間輸出具有一個(gè)值。
2.權(quán)利要求1的電路，其中當(dāng)設(shè)置和復(fù)位輸入都被確定時(shí)，而且設(shè)置輸入在復(fù)位輸入之前被確定時(shí)，中間輸出信號(hào)是一個(gè)邏輯HI，并且當(dāng)設(shè)置和復(fù)位輸入都被確定，以及設(shè)置輸入在復(fù)位輸入之后被確定時(shí)，該中間輸出信號(hào)是一個(gè)邏輯LO。
3.權(quán)利要求2的電路，其中當(dāng)設(shè)置和復(fù)位輸入被確定且中間輸出是邏輯LO時(shí)，第二級(jí)的輸出是一個(gè)邏輯HI，以及當(dāng)設(shè)置和復(fù)位被確定且中間輸出是一個(gè)邏輯HI時(shí)，第二級(jí)的輸出是一個(gè)邏輯LO。
4.權(quán)利要求1的電路，其中每個(gè)信號(hào)被表示成一個(gè)差分信號(hào)。
5.權(quán)利要求1的電路，其中第一級(jí)在輸出點(diǎn)上已經(jīng)通過(guò)至少一個(gè)晶體管耦合到一個(gè)上部電源，該晶體管被偏置在一個(gè)導(dǎo)通狀態(tài)上，并且通過(guò)包括多個(gè)晶體管的多個(gè)路徑的其中之一開(kāi)關(guān)性地耦合到一個(gè)下部電源，多個(gè)晶體管的一部分具有耦合到設(shè)置和復(fù)位輸入的控制輸入和至少一個(gè)晶體管具有耦合到一個(gè)信號(hào)的控制輸入，該信號(hào)具有用中間輸出表示的一個(gè)值。
6.權(quán)利要求5的電路，其中包含耦合到用中間輸出表示的值的信號(hào)的晶體管的路徑是在包含多個(gè)晶體管的一個(gè)路徑中，該多個(gè)晶體管具有連接到設(shè)置和復(fù)位輸入的控制輸入，以便當(dāng)在所有其他路徑中的至少其中之一被關(guān)閉時(shí)，所述晶體管被接通。
7.權(quán)利要求5的電路，其中所述信號(hào)被表示成差分信號(hào)，并且具有兩個(gè)輸出點(diǎn)，一個(gè)表示中間輸出信號(hào)的正引線和一個(gè)表示中間輸出信號(hào)的負(fù)引線，且另外具有多個(gè)路徑，從而通過(guò)多個(gè)路徑的其中之一每個(gè)輸出點(diǎn)可開(kāi)關(guān)的被耦合到下部電源。
8.自動(dòng)測(cè)試設(shè)備，它具有產(chǎn)生多個(gè)邊沿信號(hào)的定時(shí)產(chǎn)生器和包含觸發(fā)器的格式器電路，該觸發(fā)器具有設(shè)置和復(fù)位輸入，以及具有耦合到驅(qū)動(dòng)器的輸出，具有邊沿信號(hào)的一部分耦合到設(shè)置輸入和邊沿信號(hào)的一部分耦合到復(fù)位輸入，特征在于觸發(fā)器按照如下的一個(gè)真值表操作a)當(dāng)設(shè)置和復(fù)位輸入不被確定時(shí)，輸出保持它的狀態(tài)；b)當(dāng)設(shè)置輸入不被確定而復(fù)位輸入被確定時(shí)，輸出是一個(gè)邏輯LO；c)當(dāng)設(shè)置輸入被確定和復(fù)位輸入不被確定時(shí)，輸出是一個(gè)邏輯HI；以及d)當(dāng)設(shè)置和復(fù)位輸入都被確定時(shí)，該輸出根據(jù)設(shè)置和復(fù)位輸入被確定的順序而確定。
9.權(quán)利要求8的自動(dòng)測(cè)試設(shè)備，其中，當(dāng)設(shè)置和復(fù)位輸入被確定時(shí)，當(dāng)設(shè)置輸入首先被確定時(shí)，輸出是一個(gè)邏輯LO，而當(dāng)復(fù)位輸入首先被確定時(shí)，輸出是一個(gè)邏輯HI。
10.權(quán)利要求8的自動(dòng)測(cè)試系統(tǒng)，其觸發(fā)器包括a)第一級(jí)，具有耦合到設(shè)置和復(fù)位輸入的輸入和一個(gè)中間輸出，中間輸出表示當(dāng)設(shè)置和復(fù)位都被確定時(shí)設(shè)置和復(fù)位輸入被確定的順序；b)第二級(jí)，具有耦合到設(shè)置和復(fù)位輸入的輸入以及耦合到第一級(jí)的中間輸出的一個(gè)輸入和一個(gè)輸出，當(dāng)設(shè)置和復(fù)位都被確定時(shí)，響應(yīng)于中間輸出該輸出具有一個(gè)值。
11.權(quán)利要求10的自動(dòng)測(cè)試系統(tǒng)，其中當(dāng)設(shè)置和復(fù)位輸入都被確定，且設(shè)置輸入是在復(fù)位輸入之前被確定時(shí)，中間輸出信號(hào)是一個(gè)邏輯HI，并且當(dāng)設(shè)置和復(fù)位輸入都被確定，且設(shè)置輸入是在復(fù)位輸入之后被確定時(shí)，中間輸出信號(hào)是一個(gè)邏輯LO。
12.權(quán)利要求11的自動(dòng)測(cè)試系統(tǒng)，其中當(dāng)設(shè)置和復(fù)位輸入被確定和中間輸出是邏輯LO時(shí)，第二級(jí)的輸出是一個(gè)邏輯HI，且當(dāng)設(shè)置和復(fù)位被確定和中間輸出是一個(gè)邏輯HI時(shí)，第二級(jí)的輸出是一個(gè)邏輯LO。
13.權(quán)利要求8的自動(dòng)測(cè)試系統(tǒng)，其中邊沿信號(hào)具有超過(guò)預(yù)定值的脈沖寬度，且測(cè)試儀能被編程以至于驅(qū)動(dòng)器的輸出具有小于預(yù)定值的脈沖寬度。
全文摘要
自動(dòng)測(cè)試設(shè)備，適于測(cè)試高速半導(dǎo)體器件。該測(cè)試設(shè)備包括具有觸發(fā)器的格式器電路，以期望的格式產(chǎn)生一個(gè)輸出，即使控制觸發(fā)器的設(shè)置和復(fù)位的邊沿信號(hào)重疊。該觸發(fā)器允許測(cè)試系統(tǒng)產(chǎn)生具有窄脈沖的輸出，并能產(chǎn)生窄于控制邊沿信號(hào)的輸出脈沖。
文檔編號(hào)G01R31/28GK1457433SQ01813164
公開(kāi)日2003年11月19日 申請(qǐng)日期2001年7月17日 優(yōu)先權(quán)日2000年7月26日
發(fā)明者羅納德A·薩爾特舍夫 申請(qǐng)人:泰拉丁公司