專利名稱：標(biāo)準(zhǔn)化測(cè)試儀器底盤中的電路卡同步的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于測(cè)試諸如集成電路(integrated circuit, IC )之類的 半導(dǎo)體裝置的測(cè)試系統(tǒng)，且特別是涉及一種精確定時(shí)控制(precise timing control ),此精確定時(shí)控制是標(biāo)準(zhǔn)化測(cè)試儀器底盤(standardized test instrumentation chassis) 中先前技術(shù)的 (state-of-the-art) 自動(dòng)測(cè)試設(shè)備 (Automatic Test Equipment, ATE )系統(tǒng)所需要的，此標(biāo)準(zhǔn)化測(cè)試儀器底盤諸 如用于4義器的周邊組件互連擴(kuò)展(Peripheral Component Interconnect (PCI) extensions for Instrumentation, PXI)底盤。
背景技術(shù)：
傳統(tǒng)的先前技術(shù)的ATE測(cè)試系統(tǒng)的高成本的主要原因在于ATE測(cè)試儀 (tester)結(jié)構(gòu)的特定(specialized)性能和復(fù)雜性能。ATE測(cè)試儀的制造商 普遍使用多個(gè)ATE測(cè)試儀平臺(tái)(platform ),不但各個(gè)制造商所使用的ATE 測(cè)試儀平臺(tái)之間是不兼容的(incompatible),而且平臺(tái)之間也是不兼容的。 由于這種不兼容性，所以每一 ATE測(cè)試儀需要其自身的特定的硬件模塊以 及軟件模塊，而這些特定的硬件模塊以及軟件模塊不能用于其它的ATE測(cè) 試儀。開發(fā)此特定的硬件和軟件的成本是昂貴的，并且費(fèi)時(shí)以及使用起來 也很困難。安裝、編程以及操作此測(cè)試儀的技術(shù)人員通常需要陡峭的學(xué)習(xí) 曲線(steep learning curve )。由于傳統(tǒng)的ATE測(cè)試儀結(jié)構(gòu)的專用(dedicated)性能，所以對(duì)于給定 的ATE測(cè)試儀，所有的硬件和軟件都必須保持固定的配置。為了測(cè)試IC， 則開發(fā)專用的全局測(cè)試系統(tǒng)程序(global test system program),此專用的全 局測(cè)試系統(tǒng)程序使用了定義各種測(cè)試數(shù)據(jù)、信號(hào)、波形以及電流和電壓電 平中的一些或者全部的能力，也可以收集(collect )被測(cè)試裝置(Device Under Test , DUT )響應(yīng)以及決定DUT通過/失效(pass/fail )。 ATE測(cè)試系統(tǒng)的特 定性能使得其可以大規(guī)模地測(cè)試大量的DUT以確保其通過所有的測(cè)試，從 而被用于商業(yè)應(yīng)用。在這樣的環(huán)境中，同一 ATE測(cè)試系統(tǒng)以及測(cè)試軟件被 重復(fù)用于測(cè)試每一 DUT。相反，ATE測(cè)試系統(tǒng)一般不用于測(cè)試以及驗(yàn)證(verification)原型裝置 (prototype device ),此原型裝置可以包含設(shè)計(jì)(design )、制造錯(cuò)誤 (manufacturing errors )或者其它故障(bugs)。如上所述，開發(fā)特定的模塊以測(cè)試原型裝置的成本是非常昂貴的。此外，測(cè)試軟件本身也可能具有錯(cuò)誤，以及ATE測(cè)試系統(tǒng)的復(fù)雜性和ATE測(cè)試儀軟件的特定性能也使得其很難調(diào) 試(debug)以及修改(modify)全局測(cè)試系統(tǒng)程序。ATE系統(tǒng)甚至不能用 于"概念型驗(yàn)證(proof-of-concept)"試驗(yàn)電路板(breadboard)的實(shí)驗(yàn)室環(huán) 境工作臺(tái)觀'H式(laboratory environment benchtop testing )以及其它的早期石更 件設(shè)計(jì)，而對(duì)此測(cè)試設(shè)備而言，低成本以及簡單的使用是必需的。為了增加彈性以及應(yīng)用性，以及為了進(jìn)一步降低測(cè)試系統(tǒng)的成本，需 要使用標(biāo)準(zhǔn)化測(cè)試結(jié)構(gòu)以及測(cè)試儀軟件，從而ATE系統(tǒng)能夠采用來自于第 三方制造商預(yù)制的儀器卡(instrument card)以及裝置驅(qū)動(dòng)器軟件，而不是 重新設(shè)計(jì)硬件才莫塊以及局部測(cè)試程序軟件(local test program software )。標(biāo) 準(zhǔn)化的結(jié)構(gòu)以及測(cè)試儀軟件也使得測(cè)試工程師(test engineer)在裝置的生 產(chǎn)前測(cè)試期間能夠根據(jù)需要快速地改變硬件和軟件。例如，PXI是電子儀器的標(biāo)準(zhǔn)化系統(tǒng)，此電子儀器由特定的外殼 (enclosure )、特定的底板(backplane )和總線結(jié)構(gòu)、以及可以用來安裝各種 類型的儀器的插入卡(plug-in card )組成。PXI是一種能夠?qū)CI電氣總線 性能與耐震(rugged )、模塊化以及緊密PCI ( compactPCI, cPCI)的歐洲卡 才幾才成封包(Eurocard mechanical-packaging )相結(jié)合的基于測(cè)量平臺(tái)和自動(dòng) 系統(tǒng)的耐震個(gè)人計(jì)算機(jī)(personal computer, PC )，從而增加特定的同步總線 以及密鑰軟件(key software )性能。PXI的更詳細(xì)的性能可以參看 ""PXF〈TM〉 Hardware Specification," Revision 2.2, September 22, 2004, byPXI Systems Alliance",也可以從網(wǎng)站"www.pxisa.org"上獲得,該揭露的 內(nèi)容是完整結(jié)合于本說明書中。圖1是示例PXI系統(tǒng)100以及PXI所提供的部分底板(backplane)總 線信號(hào)的圖形。PXI系統(tǒng)100包括底盤(chassis )、底板(backplane)以及 用于卡或者模塊的插槽(slot)。需要注意的是，藉由控制器(圖1中未繪 出)執(zhí)行全局測(cè)試系統(tǒng)程序來控制PXI系統(tǒng)100,此控制器可以位于PXI 系統(tǒng)中的一個(gè)插槽中或者位于PXI系統(tǒng)100 (例如，PC)的外部。PXI系 統(tǒng)中的卡中的至少其中之一是星形觸發(fā)卡(star trigger card ) 110，此星形觸 發(fā)卡110用作PXI底盤的局部控制器(local controller )，以及星形觸發(fā)卡110 是待發(fā)送至其它卡或模塊的信號(hào)的中心點(diǎn)，或者是待從其它卡或模塊接收 的信號(hào)的中心點(diǎn)。在圖1中，特定段(segment) 104中的一個(gè)或者多個(gè)PXI卡或^^莫塊102 以及一個(gè)或者多個(gè)星形觸發(fā)卡110并聯(lián)連接至cPCI總線106以及觸發(fā)總線 (trigger bus) PXI—TRIG 108，如圖1所示，具有8條PXI_TRIG線，當(dāng)然可 以包括不同數(shù)量的線。藉由允許一測(cè)試控制器與各個(gè)模塊進(jìn)行通話(talk)， 為了配置上的目的，基于cPCI規(guī)范的cPCI總線106提供了測(cè)試控制器或個(gè)人計(jì)算機(jī)(圖1沒有繪示)與星形觸發(fā)卡110和PXI引腳卡或模塊102 之間的界面(interface )。此外，所有段中的PXI卡或模塊102以及星形觸 發(fā)卡110接收10MHz的參考時(shí)鐘PXI_CLK 10 116,以經(jīng)由底板而在很短的 延遲(例如，1-2納米)內(nèi)同步。藉由cPCI標(biāo)準(zhǔn)以規(guī)范cPCI總線106以及 PXI—CLK10 116?？梢圆捎脴蚪悠?bridge) 118以擴(kuò)展諸如cPCI總線106 之類的信號(hào)至其它的段或者底盤。為了便于cPCI所提供的模塊以外的模塊之間的通信，PXI提供觸發(fā)總 線(trigger bus) PXI_TRIG 108,此PXI_TRIG 108被定義為模塊之間的標(biāo) 準(zhǔn)化連接。也就是說，任何模塊都能夠驅(qū)動(dòng)PXI_TRIG 108,以及連接至PXI-—TRIG 108的任何模塊都能夠接收PXI—TRIG 108上的信號(hào)。圖1所繪示的 PXI—TRIG 108具有8條PXI一TRIG線，當(dāng)然，在另 一 實(shí)施例中，也可以包 括不同數(shù)量的PXI—TRIG線。因?yàn)镻XI的負(fù)載限制，PXI限制一定的驅(qū)動(dòng) 器以僅僅驅(qū)動(dòng)10個(gè)負(fù)載或者模塊，所以PXI底盤中的PXI—TRIG 108可以 被分離為不同的段，PXI—TRIG 108連接至段中的所有模塊，但是必須采 用橋接器才能連接至其它段中的模塊。藉由采用局部總線(local bus ) PXI_LOCAL 112以菊花鏈才妄 (daisy-chain)星形觸發(fā)卡110以及引腳卡或模塊102,則PXI也可以擴(kuò)展 cPCI,此局部總線PXI—LOCAL 112連接至每一 PXI沖莫塊102或者星形觸發(fā) 卡llO上的左(left,L)連接器以及右(right,R)連接器。圖1所繪示的PXI-—LOCAL 112具有12條PXI—LOCAL線，當(dāng)然，在另一實(shí)施例中，也可以 包括不同數(shù)量的PXI—LOCAL線。PXI許可藉由才莫塊來開啟和定義的局部總 線規(guī)范，從而模塊或^測(cè)試開發(fā)者能夠采用局部總線以用于任何目的。此外，經(jīng)由點(diǎn)對(duì)點(diǎn)PXI—STAR總線(point-to-point PXI—STAR bus )114, 星形觸發(fā)卡110連接至穿過所有段的PXI底盤中的每一插槽，圖1所繪示 的PXI一STAR總線114具有13線，當(dāng)然，在另一實(shí)施例中，也可以包括不 同數(shù)量的線。PXI一STAR總線114允許星形觸發(fā)卡110在同一時(shí)間開啟多個(gè) 模塊。cPCI總線，PXI—CLK10， PXI—LOCAL以及PXI—STAR不具有扇出 (fanout)限制，從而能夠連接至PXI底盤的所有段中的模塊。圖2是PXI卡盒(PXI card cage or enclosure ) 200的圖形，以及圖3是 PXI卡300的圖形。 一些公司生產(chǎn)多種執(zhí)行特定功能的PXI儀器，包括可 編程電源 (programmable power supplies )、 任意波發(fā)生器(Arbitrary Waveform Generators, AWGs )、數(shù)字轉(zhuǎn)換器(DiGiTizers， DGTs )以及射頻 (Radio Frequency, RF )信號(hào)發(fā)生器(signal generator)。 PXI儀器一皮典型地用 作工作臺(tái)測(cè)試設(shè)備(benchtop test equipment)或者作為小功能測(cè)試系統(tǒng)。從 PXI卡至外部裝置的連接經(jīng)由BNC、 SMA以及SMB，這通常穿過前面板電纜連接(front panel cable connections )來達(dá)成，或者藉由PXI卡i殳計(jì)者 所決定的其他連接器來達(dá)成。PXI卡通常配置有用于Windows, Lab View等等的軟件驅(qū)動(dòng)器。因?yàn)榇嬖谝恍┈F(xiàn)有的PXI儀器卡，所以相對(duì)于從頭開始開發(fā)相同的儀 器，采用一些現(xiàn)有的儀器卡作為ATE測(cè)試系統(tǒng)的一部分能夠很大程度地縮 短開發(fā)時(shí)間。當(dāng)給定的測(cè)試系統(tǒng)模塊的預(yù)期生產(chǎn)數(shù)量是很少時(shí)，采用ATE 測(cè)試系統(tǒng)中現(xiàn)有的儀器卡比開發(fā)新的模塊更節(jié)約成本。此外，標(biāo)準(zhǔn)化PXI 結(jié)構(gòu)以及全局測(cè)試系統(tǒng)軟件使得測(cè)試工程師在裝置的生產(chǎn)前測(cè)試期間能夠 根據(jù)需要來快速地改變硬件和軟件。然而，因?yàn)镻XI沒有被開發(fā)為可以生成現(xiàn)代化ATE測(cè)試系統(tǒng)所需要的 精確的定時(shí)控制，所以至今仍然不能采用復(fù)雜ATE測(cè)試系統(tǒng)中的PXI。所 以，需要提供PXI之類的標(biāo)準(zhǔn)化測(cè)試儀器底盤中的精確的定時(shí)控制，從而 實(shí)現(xiàn)具有標(biāo)準(zhǔn)化測(cè)試儀器系統(tǒng)的所有優(yōu)點(diǎn)的ATE測(cè)試系統(tǒng)。因?yàn)闃?biāo)準(zhǔn)化測(cè) 試儀器底盤中的多個(gè)卡是固定的，所以還需要提供穿過多個(gè)標(biāo)準(zhǔn)化測(cè)試儀 器底盤的精確的定時(shí)控制。更具體地說，需要使得測(cè)試系統(tǒng)中的所有模塊同時(shí)開始，在PXI中， PXI—STAR能夠提供以上操作。然而，根據(jù)星形觸發(fā)卡以及底板的設(shè)計(jì)， PXI—STAR被限制于固定數(shù)目的模塊(例如，13個(gè)模塊)。如果需要具有多 于13個(gè)同步模塊的測(cè)試系統(tǒng)，則需要采用除了 PXI一STAR之外的一些組件。 盡管PXI提供了 PXI一CLOCK10，但是測(cè)試系統(tǒng)模塊可以用模塊中所生成的 更快的時(shí)鐘頻率來操作，此更快的時(shí)鐘頻率諸如20.833MHz、 125MHz等等， 從以上事實(shí)可以看出，需要第二種需要。如果這些時(shí)鐘不能相互同步，則 模塊不能在相同的時(shí)間被開始。所以，需要在模塊中生成同步時(shí)鐘。PXI底盤僅僅具有一定數(shù)目的模塊，然而一些測(cè)試系統(tǒng)將需要一個(gè)以上 的底盤才能提供更大數(shù)量的模塊，從以上事實(shí)可以看出，還需要第三種需 要。從而，需要多個(gè)PXI底盤以保持測(cè)試系統(tǒng)中的所有模塊。PXI能夠定 址該底盤上的模塊。此外，經(jīng)由cPCI協(xié)定(protocal)所規(guī)范的橋接器，PXI 中存在著使有限的多個(gè)底盤同步的能力。cPCI橋接器允許PCI在不同底盤 中的模塊中進(jìn)行通信。然而，PXI不能將其它信號(hào)(PXI—CLKIO、 PXI—TRIG、 PXI—LOCAL以及PXI—STAR)連接至多個(gè)底盤。因此，在PXI中，不存在 一種允許模塊在同 一 時(shí)間開始或者生成穿過底盤的同步快速時(shí)鐘的機(jī)制。 這就需要使穿過多個(gè)PXI底盤的時(shí)鐘以及模塊同步。在ATE測(cè)試系統(tǒng)中，每一模塊或引腳卡上的每一引腳(pin)可以包括 專用集成電路(Application Specific Integrated Circuit, ASIC )、諸如隨才幾存 取存儲(chǔ)器(Random Access Memory, RAM )之類的存儲(chǔ)器以及其它引腳電子 器件，以及可以#1行局部測(cè)試程序以生成用于DUT輸入引腳的向量(vector )。藉由在控制器中執(zhí)行全局測(cè)試系統(tǒng)軟件，以控制底盤中的引腳以 及模塊的基本配置、同步和開始，但是在每一引腳測(cè)試儀中，每一引腳卡 或模塊執(zhí)行其自身的局部測(cè)試程序。為了整個(gè)測(cè)試系統(tǒng)的正確操作，用于每一引腳的局部測(cè)試程序必須被 精確地開始或者停止。除了開始和停止操作之外，在局部測(cè)試程序中，還 需要循環(huán)(loop around )操作。例如，當(dāng)執(zhí)行局部測(cè)試程序時(shí)，在某一向量， 局部測(cè)試程序需要檢查(check)某一條件(例如，檢查DUT輸出引腳上的 某一輸出)，以及基于該檢查，以決定是否繼續(xù)(如果觀測(cè)到預(yù)期條件)或 者環(huán)回(loop back)并重復(fù)局部測(cè)試程序的一部分(如果沒有觀測(cè)到預(yù)期 的條件)。這種環(huán)回能力在鎖相環(huán)路(Phase-Locked Loop, PLL )中經(jīng)常需 要，在開始進(jìn)一步的測(cè)試前，PLL必須已經(jīng)穩(wěn)定。例如，在等待PLL穩(wěn)定 的時(shí)候，其它的模塊必須環(huán)回以及重復(fù)其局部測(cè)試程序的多個(gè)區(qū)段。在其 它測(cè)試系統(tǒng)中， 一種專用連接用于這個(gè)目的。然而，PXI不會(huì)準(zhǔn)備環(huán)回能 力，這種環(huán)回能力就是，測(cè)試系統(tǒng)中的模塊能夠同時(shí)決定需要進(jìn)行環(huán)回。 因此，在PXI的配置中需要一種機(jī)制以指出模塊環(huán)回以及重復(fù)其局部測(cè)試 程序的區(qū)段或者繼續(xù)其局部測(cè)試程序。發(fā)明內(nèi)容本發(fā)明的實(shí)施例提供了一種諸如PXI之類的標(biāo)準(zhǔn)化測(cè)試儀器底盤中的 精確的定時(shí)控制，從而具有標(biāo)準(zhǔn)化測(cè)試儀器系統(tǒng)的所有優(yōu)點(diǎn)的測(cè)試系統(tǒng)得 以實(shí)現(xiàn)。藉由經(jīng)由符合規(guī)范的(specification-compliant)的匹配長度的參考 時(shí)鐘跡線(trace)以提供諸如PXI一CLK10之類的參考時(shí)鐘，以及藉由經(jīng)由 諸如PXI—LOCAL之類的總線以提供幾個(gè)非規(guī)范控制信號(hào)，以獲得精確的 定時(shí)控制。更具體地i兌，生成最小公倍數(shù)(Least Common Multiple, LCM ) 信號(hào)，以及將此LCM信號(hào)分布在PXI—LOCAL上并使用此LCM信號(hào)，從 而在測(cè)試系統(tǒng)中生成的所有時(shí)鐘能夠;波同步化，以具有發(fā)生在每一LCM邊 沿的一致的時(shí)鐘邊沿。也生成開始序列，以及此開始序列被分布在 PXI—LOCAL上，從而測(cè)試系統(tǒng)中的所有PXI擴(kuò)展卡(expansion card )以及 模塊能夠在相同的時(shí)間開始。此外，MATCH線被提供在PXI一LOCAL上， 以使得引腳卡(pincard )模塊檢查預(yù)期的DUT輸出，以及根據(jù)DUT輸出 檢查的結(jié)果，以決定繼續(xù)執(zhí)行其局部測(cè)試程序或者環(huán)回并重復(fù)局部測(cè)試程 序的區(qū),殳。測(cè)試結(jié)束(end of test, EOT )線也同樣地祐j是供在PXI—LOCAL 上以使得，如果引腳卡模塊中的局部測(cè)試程序檢測(cè)到錯(cuò)誤，則任何一個(gè)引 腳卡模塊立即結(jié)束在所有其它引腳卡模塊中運(yùn)行的局部測(cè)試程序。用于精確定時(shí)的PXI底盤可以包括需要接收10MHz時(shí)鐘PXI—CLK10 以及生成高頻時(shí)鐘的模塊或者引腳卡。此模塊或者引腳卡可以包括生成諸如125MHz的主時(shí)鐘(Master CLocK， MCLK)以及20.833MHz的總線時(shí) 鐘(Bus ClocK, BCLK)之類的信號(hào)的時(shí)鐘生成電路(clock generation circuit)?？刂菩盘?hào)或者數(shù)據(jù)必須從較'隄的頻域(frequency domain)(例如， BCLK)過渡到較快的頻域(例如，MCLK),由于這種過程需要時(shí)間，所 以MCLK以及BCLK需要被同步化。時(shí)鐘生成電路包括PLL、同步器脈沖 電3各(synchronizer pulse circuit)以及分步貞器電3吝(divider circuit )。 PLL才妾 收來自于符合PXI的開始觸發(fā)卡的PXI—CLK10, PLL接著生成250MHz時(shí) 鐘。250 MHz時(shí)鐘被發(fā)送至分頻器電路，此分頻器電路生成125MHz MCLK (250 MHz時(shí)鐘除以2 )以及20.833MHz BCLK ( 250 MHz時(shí)鐘除以12 )。 250MHz時(shí)鐘也被發(fā)送至同步器脈沖電路，此同步器脈沖電路也接收LCM 信號(hào)以及生成同步脈沖。分頻器電路接收同步脈沖，以及此同步脈沖幫助 分頻器電路生成同步的MCLK以及BCLK。LCM信號(hào)被選擇為具有與測(cè)試系統(tǒng)中的需要被精確同步化的所有時(shí)鐘 的時(shí)鐘周期的最小公倍數(shù)相等的周期，諸如PXI一CLKIO、 BCLK以及 MCLK。這些信號(hào)的周期的最小公倍數(shù)是1200ns，因此，LCM信號(hào)具有 1200ns周期，以及在開始觸發(fā)卡中生成LCM信號(hào)以作為PXI_CLK10的12 分頻(divideby 12)。藉由如上所述來選擇LCM信號(hào)，在任何模塊上所生成 的時(shí)鐘信號(hào)的時(shí)鐘周期是LCM周期中的時(shí)鐘周期的整數(shù)倍。分頻器電路采 用同步脈沖以生成MCLK以及BCLK，從而MCLK以及BCLK中的每一個(gè) 具有與LCM的上升沿(risingedge)相一致的上升沿。LCM信號(hào)在局部總 線之一 (例如，PXI—LOCAL0)上被傳送至需要被同步化的所有模塊。表示一開始條件(start condition )的已知序列可以位于能夠被所有模塊 檢測(cè)的PXI—LOCAL上。當(dāng)DUT將被測(cè)試時(shí)，藉由控制器中的全局測(cè)試系 統(tǒng)程序，每一模塊被首先配置以及處理(arm),以及只要被處理，每一模 塊檢查用于表述開始條件的已知序列的PXI一LOCAL上的特定時(shí)間 (particular time )。當(dāng)在預(yù)定的時(shí)間檢測(cè)到已知的開始序列，則開始模塊中的 局部測(cè)試程序。為了該開始序列可以采用兩個(gè)PXI一LOCAL信號(hào)，該開始 序列在此被定義為START,以及此特定時(shí)間可以被定義為LCM信號(hào)的上 升沿。星形觸發(fā)卡可以將開始序列配置在START上，其被菊花鏈接至底盤 上的所有其它模塊。在LCM信號(hào)上升之后的第一 PXI—CLK10周期期間， 該開始序列被用于PXI一LOCAL。藉由上述操作，所有的模塊被確保當(dāng) PXI—CLK10下降時(shí)能夠檢測(cè)到(see)該開始序列。經(jīng)由PXI一LOCAL,可以提供MATCH線，以使得引腳卡模塊檢查預(yù)期 的DUT輸出，以及根據(jù)DUT輸出檢查的結(jié)果來決定繼續(xù)執(zhí)行模塊的局部 測(cè)試程序或者環(huán)回并重復(fù)局部測(cè)試程序的區(qū)段。經(jīng)由承載用于開始模塊的 已知序列的相同PXI一LOCAL總線之一，可以提供MATCH線。因?yàn)橹灰谔囟〞r(shí)間(LCM上升沿)存在已知的序列，則在下一個(gè)LCM上升沿之 前，開始模塊不再需要PXI—LOCAL總線，從而上述兩個(gè)應(yīng)用是可能的。 在任何情況下，模塊中的每一個(gè)能夠驅(qū)動(dòng)用于MATCH線的PXI—LOCAL 總線，以及模塊中的每一個(gè)能夠從PXI—LOCAL讀取MATCH線。當(dāng)一個(gè)模塊檢測(cè)到非匹配的條件(非預(yù)期的DUT輸出)，其可以驅(qū)動(dòng) 正被用作MATCH線的PXI—LOCAL總線成為低電平，以指出非匹配條件。 非匹配條件將被其它模塊檢測(cè)出，這將根據(jù)需要來決定繼續(xù)或者重復(fù)其局 部測(cè)試程序的一部分。EOT線也同樣地被提供在PXI—LOCAL上，以使得如果引腳卡模塊中 的局部測(cè)試程序檢測(cè)到錯(cuò)誤，則任何一個(gè)引腳卡模塊立即結(jié)束在所有其它 引腳卡模塊中運(yùn)行的局部測(cè)試程序。藉由使得模塊驅(qū)動(dòng)能夠被所有其它模 塊讀取的EOT線，則所有模塊中的局部測(cè)試程序能夠被停止，而無需控制 器中的全局測(cè)試程序的干涉。經(jīng)由用于承載開始模塊的已知序列的相同 PXI一LOCAL總線之一，可以提供EOT線。任何經(jīng)歷錯(cuò)誤條件的模塊可以 驅(qū)動(dòng)EOT線成為低電平，以及所有的模塊可以依序讀取EOT線，以決定任 何模塊是否已經(jīng)經(jīng)歷了錯(cuò)誤條件。如果任何模塊都已經(jīng)經(jīng)歷了錯(cuò)誤條件以 及已經(jīng)驅(qū)動(dòng)EOT線成為低電平，則所有的模塊立即結(jié)束其局部測(cè)試程序。發(fā)明的效果上述的精確定時(shí)以及同步可以被擴(kuò)展至多底盤測(cè)試系統(tǒng)。在多底盤實(shí) 施例中，經(jīng)由匹配長度的差動(dòng)電纜以及主星形觸發(fā)卡上的分離的連接器， 來自于底盤中的符合PXI的主(master)星形觸發(fā)卡的PXI—CLKIO、 LCM、 START、 MATCH以及EOT可以被發(fā)送至一個(gè)或者多個(gè)其它符合PXI底盤 中的從(slave)星形觸發(fā)卡。對(duì)于每一底盤，可以使用專用的連接器，以 確保每一底盤的延遲是相同的。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的 技術(shù)手段，并可依照說明書的內(nèi)容予以實(shí)施，以下以本發(fā)明的較佳實(shí)施例 并配合附圖詳細(xì)i兌明如后。


圖1是示例PXI系統(tǒng)100以及PXI所提供的部分底板總線信號(hào)的圖形。 圖2是示例PXI卡盒的示意圖。 圖3是示例PXI的示意圖。圖4是根據(jù)本發(fā)明實(shí)施例，適于精確定時(shí)的示例PXI底盤的示意圖。 圖5是根據(jù)本發(fā)明實(shí)施例，采用MATCH線的模塊所執(zhí)行的示例的局 部測(cè)試程序的示意圖。圖6是根據(jù)本發(fā)明實(shí)施例的示例PXI—LOCAL總線的示意圖，在此示 例PXI—LOCAL總線中，兩個(gè)PXI—LOCAL總線已經(jīng)被用于ETO線以及兩 個(gè)PXI—LOCAL總線已經(jīng)被用于MATCH線。PXI底盤的示例測(cè)試系統(tǒng)^示意圖。 '、 '、 5 ' 、圖8是根據(jù)本發(fā)明實(shí)施例的示例的多底盤PXI—CLK10分布方案的示意圖。圖9是根據(jù)本發(fā)明實(shí)施例的示例的多底盤LCM分布方案的示意圖。 圖10是根據(jù)本發(fā)明實(shí)施例的用于生成MCLK以及BCLK的示例邏輯 電路的示意圖。
具體實(shí)施方式
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的 技術(shù)手段，并可依照說明書的內(nèi)容予以實(shí)施，以下以本發(fā)明的較佳實(shí)施例 并配合附圖詳細(xì)i兌明如后。然而這些實(shí)施例并非用以限定本發(fā)明，任何熟 悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭 示的結(jié)構(gòu)及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但 是凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施 例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范 圍內(nèi)。更具體地說，需要注意的是，為了說明本發(fā)明，在此釆用PXI底盤來 描述本發(fā)明的實(shí)施例，當(dāng)然，具有標(biāo)準(zhǔn)化規(guī)范、符合規(guī)范的端口 (port)以 及底板的其它標(biāo)準(zhǔn)化測(cè)試儀器底盤都屬于本發(fā)明的保護(hù)范圍。例如，cPCI 相似于PXI，但是具有稍微不同的形式因素和總線結(jié)構(gòu)。本發(fā)明的實(shí)施例的目的在于提供諸如PXI之類的具有標(biāo)準(zhǔn)化規(guī)范的測(cè) 試儀器底盤中的精確定時(shí)控制，從而可以實(shí)現(xiàn)具有標(biāo)準(zhǔn)化測(cè)試儀器的所有 優(yōu)點(diǎn)的測(cè)試系統(tǒng)。藉由經(jīng)由預(yù)先存在的符合規(guī)范的 (specification-compliant )、匹配長度的參考時(shí)鐘跡線(trace),以提供諸如 PXI—CLK 10之類的參考時(shí)鐘至所有符合規(guī)范的電路卡；以及藉由經(jīng)由諸如 PXI—LOCAL之類的具有公開的使用者可配置的規(guī)范的預(yù)先存在的總線，以 提供幾個(gè)非規(guī)范控制信號(hào)，此PXI一LOCAL經(jīng)由底盤底板上的符合規(guī)范的時(shí)控制。在此定義的非規(guī)范控制信號(hào)是在標(biāo)準(zhǔn)化規(guī)范中沒有定義的控制信，更具體地i兌，生成最小乂iM咅凄t ( Least Common Multiple, LCM )信號(hào)， 以及將此LCM信號(hào)分布在諸如PXI LOCAL之類的總線上，并使用此LCM信號(hào)，從而在測(cè)試系統(tǒng)中生成的所有時(shí)鐘能夠被同步化，以具有發(fā)生在每一 LCM邊緣的一致的時(shí)鐘邊緣(例如，上升沿)。也生成一開始序列，以 及此開始序列被分布在諸如PXIJLOCAL之類的總線上，并使用此開始序 列，從而測(cè)試系統(tǒng)中的諸如PXI擴(kuò)展卡(expansion card)以及模塊的所有 符合規(guī)范的電路卡，能夠在相同的時(shí)間開始。此外，MATCH線被提供在諸 如PXIJLOCAL之類的總線上，以使得引腳卡(pincard)模塊檢查預(yù)期的 DUT輸出，以及根據(jù)DUT輸出檢查的結(jié)果，以決定繼續(xù)執(zhí)行其局部測(cè)試程 序或者環(huán)回并重復(fù)局部測(cè)試程序的區(qū)段。測(cè)試結(jié)束(end of test, EOT)線也 同樣地被提供在諸如PXI一LOCAL之類的總線上，以使得如果引腳卡模塊 中的局部測(cè)試程序檢測(cè)到錯(cuò)誤時(shí)，則任何一個(gè)卩1腳卡模塊立即結(jié)束在所有 其它引腳卡模塊中運(yùn)行的局部測(cè)試程序。同步生成快速的時(shí)鐘。圖4是根據(jù)本發(fā)明實(shí)施例，適于精確定時(shí)的示 例PXI底盤400的示意圖。如上所述，在ATE系統(tǒng)中，電路卡、模塊或者 引腳卡需要接收諸如PXI一CLK10之類的參考時(shí)鐘，以及生成高頻時(shí)鐘。在 圖4的實(shí)施例中，電路卡、模塊或者引腳卡402包括生成125MHz的主時(shí) 鐘(Master CLocK， MCLK )以及20.833MHz的總線時(shí)鐘(Bus ClocK, BCLK ) 的時(shí)鐘生成電路(clock generation circuit) 404。 BCLK是為了和PXI底盤 中的所有卡進(jìn)行通信而被底板總線采用的控制頻率。此控制頻率被用于總 線協(xié)定、寄存器編程(registerprogramming)以及需要以較慢速度來控制的 任何其它組件。MCLK是事件頻率(event frequency),此事件頻率是驅(qū)動(dòng) 測(cè)試儀引腳電路用的頻率。事件頻率是指一基于事件的系統(tǒng)中生成事件時(shí) 的速率。在本發(fā)明的實(shí)施例中，當(dāng)控制信號(hào)或者數(shù)據(jù)必須從較慢的頻域 (frequency domain )(例如，BCLK )過渡到較快的頻域(例如，MCLK )時(shí)， 由于這種過程需要時(shí)間，所以事件頻率和控制頻率需要被同步化。需要注 意的是，為了說明的目的，在此采用125MHz以及20.833MHz,需要知曉 的是，其它的時(shí)鐘頻率也屬于本發(fā)明的范圍。時(shí)鐘生成電路404包括PLL406、同步脈沖電3各408以及分頻器電路 410。 PLL406接收來自于符合PXI的星形觸發(fā)卡412的諸如PXI—CLK10之 類的參考時(shí)鐘，藉由采用諸如集成電路系統(tǒng)(Integrated Circuit Systems, ICS ) 8432頻率合成器(Frequency Synthesizer)之類的標(biāo)準(zhǔn)現(xiàn)有時(shí)鐘合成器組件， PLL406接著生成諸如250MHz時(shí)鐘之類的PLL時(shí)鐘422。 250 MHzPLL時(shí) 鐘被發(fā)送至分頻器電路410 ， 藉由采用諸如ON Semiconductor MC100EP016計(jì)數(shù)器、MC100EP05 AND/NAND門(gate)以及MCI00EP29 D正反器(flip-flop)之類的組件，此分頻器電路410生成125MHzMCLK (250 MHz時(shí)鐘的2分頻)以及20.833MHz BCLK ( 250 MHz時(shí)鐘的12分 頻)。250 MHz時(shí)鐘也被發(fā)送至同步器脈沖電路408，此同步器脈沖電路408也接收LCM信號(hào)414以及生成同步脈沖146。分頻器電路410接收同步脈 沖416,以及此同步脈沖416幫助分頻器電3各410生成同步的MCLK以及 BCLK。在本發(fā)明的實(shí)施例中，LCM信號(hào)414被選擇為具有與測(cè)試系統(tǒng)中的需 要被精確同步化的所有時(shí)鐘的時(shí)鐘周期的最小公倍數(shù)相等的周期。在本實(shí) 施例中，PXI—CLK10具有100ns的時(shí)鐘周期，MCLK具有8ns的時(shí)鐘周期， 以及BCLK具有48ns的時(shí)鐘周期。100ns、 8ns以及48ns的最小公倍數(shù)是 1200ns,因此，LCM信號(hào)414的周期是1200ns,以及在開始觸發(fā)卡412中 生成LCM信號(hào)414以作為PXI_CLK10的12分頻。藉由如上所述來選4奪 LCM信號(hào)414，在任何模塊上所生成的所有時(shí)鐘信號(hào)的時(shí)鐘周期是LCM周 期中的時(shí)鐘周期的整凄t倍。在本實(shí)施例中，在1200ns LCM周期中， PXI—CLK10具有12個(gè)時(shí)鐘周期；在1200ns LCM周期中，BLCK具有25 個(gè)時(shí)鐘周期；以及在1200ns LCM周期中，MCLK具有150個(gè)時(shí)鐘周期。 藉由采用具有整數(shù)倍的LCM周期中的時(shí)鐘周期的時(shí)鐘，不存在截?cái)?(truncated)的時(shí)鐘周期，從而使得時(shí)鐘信號(hào)上的抖動(dòng)(jitter)更少。分頻器電路410采用同步脈沖416以生成MCLK以及BCLK，從而 MCLK以及BCLK中的每一個(gè)具有與PXI—CLK10以及LCM的類似邊沿 (edge)相一致的類似邊沿(例如，上升沿)。圖IO是根據(jù)本發(fā)明實(shí)施例的 用于生成MCLK以及BCLK的示例邏輯電^各的示意圖。采用LCM信號(hào)414以使測(cè)試系統(tǒng)中所生成的時(shí)鐘同步的結(jié)果是，使得 模塊具有與PXI—CLKIO —般情況下不同步但是卻在LCM信號(hào)414的上升 沿的時(shí)候同步的時(shí)鐘，從而確保在LCM信號(hào)414的上升沿的特定時(shí)間同步。 對(duì)于這些模塊中的任何一個(gè)，當(dāng)其時(shí)鐘的上升沿與LCM信號(hào)414的上升沿 一致時(shí)，這使得將控制信號(hào)以及數(shù)據(jù)從一個(gè)模塊過渡到另一個(gè)模塊，以及 從一個(gè)頻域過渡到另一個(gè)頻域成為可能。在本實(shí)施例中，LCM信號(hào)414在局部總線之一上(例如PXI—LOCALO ) 被傳送至需要同步的所有模塊。在LCM信號(hào)414被模塊接收后，其與 PXI一CLKIO同步，從而每一模塊中的每一電路在大約相同的時(shí)間檢測(cè)到 (see) LCM信號(hào)414，以及每一模塊都能夠在相同的時(shí)間開始、停止以及 傳送數(shù)據(jù)或者控制各信號(hào)。需要定時(shí)精度高的每一模塊，不管其是否生成 了時(shí)鐘，都可以接收LCM信號(hào)414。起動(dòng)模塊。如上所述，為了開始其它模塊中的局部測(cè)試程序，PXI提供 固定數(shù)量(例如，13條)的星形觸發(fā)卡與其它模塊之間的點(diǎn)對(duì)點(diǎn)PXI一STAR 線。然而，相對(duì)于PXI底盤以及底板所提供的固定數(shù)量的點(diǎn)對(duì)點(diǎn)PXI—STAR 線， 一些測(cè)試系統(tǒng)需要更多的模塊。藉由將表示開始條件(start condition ) 的已知序列配置在能夠被所有模塊檢測(cè)的PXI_LOCAL上，本發(fā)明的實(shí)施例克服了這個(gè)限制。當(dāng)DUT將被測(cè)試時(shí)，藉由控制器中的全局測(cè)試系統(tǒng)軟件，每一模塊被首先配置以及處理(arm)，以及只要被處理，每一模塊檢 查用于表述開始條件的已知序列的PXI_LOCAL上的預(yù)定時(shí)間。當(dāng)在預(yù)定 的時(shí)間檢測(cè)到已知的開始序列，則開始模塊中的局部測(cè)試程序。在圖4所示的本發(fā)明的實(shí)施例中，對(duì)于開始序列，可以采用兩個(gè)局部 總線信號(hào)(例如，PXIJLOCAL[1,2]),在此被定義為START[1,2],以及預(yù) 定時(shí)間可以被定義為位于LCM信號(hào)414的類似邊沿(例如，上升沿)之后 的第一PXLCLK周期。開始觸發(fā)卡412可以將開始序列(例如，[O，O])配 置在START [1,2]上，其被菊花鏈接至底盤上的所有其它模塊。在LCM信 號(hào)上升之后的第一 PXI一CLK 10周期期間，開始序列被用于PXI一LOCAL [1， 2]。藉由上述操作，所有的模塊被確保當(dāng)PXI—CLK10在420下降時(shí)能夠檢 測(cè)到(see)該開始序列。匹配條件。如上所述，在本發(fā)明的實(shí)施例中，MATCH線可以被提供在 PXI—LOCAL上，以使得引腳卡模塊檢查預(yù)期的DUT輸出，以及根據(jù)DUT 輸出檢查的結(jié)果來決定繼續(xù)執(zhí)行模塊的局部測(cè)試程序或環(huán)回并重復(fù)局部測(cè) 試程序的區(qū)段。在圖4所示的實(shí)施例中，MATCH線可以被提供在承載用于 開始模塊的已知序列的相同PXI—LOCAL總線之一上(例如，圖4中的 PXI—LOCALl)。因?yàn)橹灰陬A(yù)定時(shí)間(緊接LCM上升沿的第一PXI—CLK 10周期)存在已知的開始序列，則在下一個(gè)LCM上升沿之前，開始模塊 不再需要PXI—LOCAL總線，所以雙作用成為可能。在任何情況下，模塊 中的每一個(gè)能夠驅(qū)動(dòng)用于MATCH線的PXI一LOCAL總線，以及模塊中的 每一個(gè)能夠從PXI—LOCAL1讀取MATCH線。MATCH線的功能描述如下。在PXI—LOCAL[l，2]在LCM信號(hào)上升沿 被驅(qū)動(dòng)為低電平
以指出 一模塊開始序列之后，PXI—LOCAL[ 1,2]可以被 驅(qū)動(dòng)或者浮置(float)為高電平狀態(tài)[1,1],以指出沒有動(dòng)作(activity )。然 而，當(dāng)一個(gè)模塊檢測(cè)到非匹配的條件(非預(yù)期的DUT輸出)，其可以禁用 (de-assert)正被用作MATCH線的PXI—LOCAL總線(例如，驅(qū)動(dòng)為低電 平)，因此，例如
可出現(xiàn)在PXI—LOCAL [1,2]上以指出非匹配的條件。 非匹配的條件將被其它模塊檢測(cè)出，其它模塊將根據(jù)需要來決定繼續(xù)或者重復(fù)其局部測(cè)試程序的 一部分。采用MATCH線的模塊執(zhí)行局部測(cè)試程序，圖5是根據(jù)本發(fā)明實(shí)施例， 采用MATCH線的模塊所執(zhí)行的示例的局部測(cè)試程序的示意圖。在圖5的 局部測(cè)試程序500中，代碼的第一區(qū)段502建立條件并初始化DUT。在執(zhí) 行代碼的第二區(qū)段504之后，在506，局部測(cè)試程序檢查該DUT輸出是否 符合預(yù)期的條件。根據(jù)檢查的結(jié)果，在508，局部測(cè)試程序?qū)Ⅱ?qū)動(dòng)MATCH 線成為高電平或者低電平。在510,接著讀取MATCH線，以及如果在MATCH線上出現(xiàn)了 0,則指出在一個(gè)或者多個(gè)模塊中存在著非匹配的條件， 以及局部測(cè)試程序進(jìn)行環(huán)回操作以在512重復(fù)該代碼的第一和第二區(qū)段。 然而，如果在MATCH線上出現(xiàn)了高電平，則指出匹配條件存在于所有模 塊中，以及在514繼續(xù)局部測(cè)試程序以執(zhí)行該代碼的第三區(qū)段516。需要注 意的是，經(jīng)歷非匹配的條件的任何模塊可以驅(qū)動(dòng)MATCH線為低電平，以 及所有的模塊隨后讀取MATCH線以決定是否任何模塊都已經(jīng)經(jīng)歷了非匹 配的條件。如果任何模塊都經(jīng)歷了非匹配的條件以及驅(qū)動(dòng)MATCH線為低 電平，則所有模塊將在其局部測(cè)試程序中環(huán)回并重復(fù)該代碼的第 一以及第 二區(qū)段。測(cè)試結(jié)束(EOT)。如上所述，EOT線也同樣地被提供在PXI—LOCAL上， 以使得如果SI腳卡模塊中的局部測(cè)試程序檢測(cè)到錯(cuò)誤，則任何一個(gè)引腳卡 模塊立即結(jié)束在所有其它引腳卡模塊中運(yùn)行的局部測(cè)試程序。EOT線的目 的不是為了同步，而是為了藉由在合理的時(shí)間內(nèi)停止每一模塊和SI腳以有 效地執(zhí)行局部測(cè)試程序。如上所述，對(duì)于每一模塊上的每一引腳，執(zhí)行局 部測(cè)試程序。存在一些長的局部測(cè)試程序，也有一些短的局部測(cè)試程序。 如果短的局部測(cè)試程序檢查DUT并發(fā)現(xiàn)錯(cuò)誤，則優(yōu)選的操作是立即停止其 它模塊中的所有局部測(cè)試程序，而不是等待所有局部測(cè)試程序被完成。藉 由使得模塊驅(qū)動(dòng)能夠被所有其它模塊讀取的EOT線，則所有模塊中的局部 測(cè)試程序能夠被停止，而無需控制器中的全局測(cè)試程序的干涉。在圖4所 示的實(shí)施例中，EOT線可以被提供在用于承載開始模塊的已知序列的相同 PXI—LOCAL總線之一上(例如，圖4中的PXI—LOCAL2 )。每一模塊能夠 驅(qū)動(dòng)用于EOT線的PXI—LOCAL2總線，以及每一模塊能夠從PXI—LOCAL2 讀取EOT線。EOT線的功能描述如下。在PXI—LOCAL[l,2]在LCM信號(hào)上升沿^C驅(qū) 動(dòng)為低電平
以指出 一模塊開始序列之后，PXI一LOCAL[ 1 ，2]可以被驅(qū)動(dòng) 或者浮置(float)為高電平狀態(tài)[1,1],以指出沒f動(dòng)作(activity )。然而， 當(dāng)一個(gè)模塊檢測(cè)到DUT錯(cuò)誤時(shí)，其可以驅(qū)動(dòng)正被用作EOT線的 PXI—LOCAL2總線成為低電平，因此，例如[1，0]可出現(xiàn)在PXI—LOCAL[1,2]上，以指出一錯(cuò)誤條件。錯(cuò)誤條件將被其它模塊檢測(cè)出，其它模塊將接著 立即停止其局部測(cè)試程序以及結(jié)束測(cè)試。需要注意的是，任何經(jīng)歷錯(cuò)誤條件的模塊可以驅(qū)動(dòng)EOT線為低電平，以及所有的模塊可以依序讀取EOT 線，以決定任何模塊是否已經(jīng)經(jīng)歷了一錯(cuò)誤條件。如果任何模塊都已經(jīng)經(jīng) 歷了 一錯(cuò)誤條件以及已經(jīng)驅(qū)動(dòng)EOT線為低電平，則所有的模塊立即結(jié)束其 局部測(cè)試程序。PXI—LOCAL的用途。圖4已經(jīng)繪示了 MATCH以及EOT線，而其都 只包括一條PXI_LOCAL總線。然而，在本發(fā)明的另一實(shí)施例中，對(duì)于MATCH線，可以采用兩條PXI—LOCAL總線，以及對(duì)于EOT線，可以采 用兩條PXI—LOCAL總線。圖6繪示了此實(shí)施例，在圖6中，如果^企測(cè)到 非匹配條件，則測(cè)試系統(tǒng)600中的模塊602中的每一個(gè)能夠驅(qū)動(dòng) MATCH—OUT線為低電平狀態(tài)。藉由星形觸發(fā)卡612接收MATCH—OUT 線，以及經(jīng)由作為MATCH—IN的另一 PXI—LOCAL總線而送回。模塊602 中的每一個(gè)能夠讀取MATCH—IN，以決定是繼續(xù)其測(cè)試程序還是環(huán)回。同 樣，如果檢測(cè)到錯(cuò)誤條件，則模塊602中的每一個(gè)能夠驅(qū)動(dòng)EOT—OUT線 為低電平狀態(tài)。藉由星形觸發(fā)卡612接收EOT—OUT線，以及經(jīng)由作為 EOT_IN的另一 PXI—LOCAL總線而送回。模塊602中的每一個(gè)能夠讀取 EOT—IN,以決定是否終止其測(cè)試程序。需要注意的是，在圖6的實(shí)施例中， 僅僅涉及了 5條PXIJLOCAL總線，因?yàn)镻XI—LOCAL總線中的兩條總線(更 具體地說是PXI—LOCAL[1，2])具有兩個(gè)作用，首先用作START線，接著 用作MATCHJN和EOT—IN線。多底盤。如圖7所示，根據(jù)本發(fā)明的實(shí)施例，上述的精確定時(shí)以及同 步可以被擴(kuò)展至多底盤測(cè)試系統(tǒng)700。在多底盤實(shí)施例中，經(jīng)由匹配長度的 差動(dòng)電纜以及主星形觸發(fā)卡712上的分離的連接器，來自于主(master)底 盤702中的符合PXI的主星形觸發(fā)卡712的PXI—CLK10、 LCM、 START 可以被發(fā)送至一個(gè)或者多個(gè)其它符合PXI的從(slave)底盤704中的符合 PXI的從星形觸發(fā)卡706。對(duì)于每一從底盤704以及主底盤702，在主觸發(fā) 卡712上使用特定的連接器，以確保每一底盤的延遲是相同的。例如，在 圖7中，在708， 10MHz時(shí)鐘被輸入到主星形觸發(fā)卡712。經(jīng)由連接器710， 10MHz時(shí)鐘作為PXI一CLK10而被緩沖以及分布至另一從底盤704。經(jīng)由連 接器714, PXI—CLK10也被分布至主星形觸發(fā)卡712,經(jīng)由連接器716，其 環(huán)回至主星形觸發(fā)卡712。需要注意的是，電纜718以及720具有實(shí)質(zhì)上相 同的長度，從而所有的底盤在幾乎相同的時(shí)間接收PXI一CLK10 (假定相同 的PXI底板版本被用于所有的底盤中)。在PXI—CLK10經(jīng)由連接器716而 被輸入至主星形觸發(fā)卡712之后，其被轉(zhuǎn)換為單個(gè)完整的信號(hào)，以及在736， 經(jīng)由底板被緩沖并分布至主底盤702中的模塊。圖8是根據(jù)本發(fā)明實(shí)施例的示例的多底盤PXI一CLK10分布方案的示意 圖。在圖8中，開關(guān)800用于在來自于前面板連接器的外部10MHz輸入與 溫度補(bǔ)償晶體4展蕩器(Temperature Compensated crystal Oscillator, TCXO ) 所生成的10MHz信號(hào)之間進(jìn)行切換。在圖8所示的實(shí)施例中，除了 PXI底 板緩沖器804之外的所有組件都位于主星形觸發(fā)卡中。需要注意的是，在 PXI一CLK10被PXI底板緩沖器804緩沖后，PXI—CLK10經(jīng)由具有相同長度 的PXI—CLK10跡線806而被傳送至其它插槽，此PXI—CLK10跡線806包 括符合規(guī)范的匹配長度的跡線808,此符合規(guī)范的匹配長度的跡線808回送至主星形觸發(fā)卡并且被一接收緩沖器810所接收。符合規(guī)范的匹配長度的 跡線也是標(biāo)準(zhǔn)化PXI底板的一部分。LCM可以釆用另 一相似的方案。圖9是根據(jù)本發(fā)明實(shí)施例的示例的多 底盤LCM分布方案的示意圖。圖9繪示了如何藉由采用12分頻的電路900 以從10MHz時(shí)鐘來生成LCM,以及繪示了如何采用正反器904和906以 在星形觸發(fā)卡中重新同步LCM信號(hào)902,以及藉由已接收的10MHz時(shí)鐘 908的負(fù)邊沿首先來使LCM信號(hào)重新時(shí)鐘化(re-clock),接著藉由已接收的 PXI底盤10MHz時(shí)鐘910的正邊沿以使該LCM信號(hào)重新同步。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式 上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā) 明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可 利用上述揭示的結(jié)構(gòu)及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效 實(shí)施例，但是凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì) 對(duì)以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技 術(shù)方案的范圍內(nèi)。
權(quán)利要求
1、一種用于同步電路卡的系統(tǒng)，其特征在于包括具有標(biāo)準(zhǔn)化規(guī)范的底盤，所述底盤包括符合規(guī)范的插槽以及底板，用于提供耦接至所述插槽的多個(gè)電路卡之間的電連接；耦接至所述插槽之一的符合規(guī)范的星形觸發(fā)卡，用于分別經(jīng)由符合規(guī)范的匹配長度的參考時(shí)鐘跡線以及根據(jù)所述規(guī)范的使用者可配置的位于所述底板之上的總線，以提供一參考時(shí)鐘以及最小公倍數(shù)信號(hào)至耦接至所述底盤中的其它插槽的其它符合規(guī)范的電路卡；以及一個(gè)或多個(gè)符合規(guī)范的電路卡，耦接至所述底盤中的插槽，用以在類似時(shí)間接收所述參考時(shí)鐘以及所述最小公倍數(shù)信號(hào)，以及生成一個(gè)或多個(gè)高頻時(shí)鐘，所述高頻時(shí)鐘具有與所述參考時(shí)鐘以及所述最小公倍數(shù)信號(hào)上的類似邊沿同步的類似邊沿；其中，所述最小公倍數(shù)信號(hào)是所述參考時(shí)鐘以及所述一個(gè)或多個(gè)高頻時(shí)鐘的最小公倍數(shù)。
2、 根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，還包括符合規(guī)范的匹配 長度的環(huán)回參考時(shí)鐘跡線，用以從所述星形觸發(fā)卡接收所述參考時(shí)鐘，且 提供所述參考時(shí)鐘返回至所述星形觸發(fā)卡，以及使得所述星形觸發(fā)卡和所 述其它的一個(gè)或多個(gè)電路卡在相同的時(shí)間接收所述參考時(shí)鐘。
3、 根據(jù)權(quán)利要求2所述的系統(tǒng)，其特征在于，所述星形觸發(fā)卡包括以驅(qū)動(dòng)所述參^"時(shí)鐘輸出；以及鄉(xiāng) 參考時(shí)鐘接受緩沖器，用以從所述環(huán)回參考時(shí)鐘跡線以接收所述參考 時(shí)鐘。
4、 根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述符合規(guī)范的電路卡 中的一個(gè)或多個(gè)包括鎖相環(huán)路，用以接收所述參考時(shí)鐘以及生成鎖相環(huán)路時(shí)鐘； 耦接至所述鎖相環(huán)路的同步器脈沖電路，用以接收所述鎖相環(huán)路時(shí)鐘 和所述最小公倍數(shù)，以及生成同步脈沖；耦接至所述同步器脈沖電路的分頻器，用以接收所述同步脈沖和所述 鎖相環(huán)路時(shí)鐘，以及生成所述一個(gè)或多個(gè)高頻時(shí)鐘，所述高頻時(shí)鐘具有與 所述參考時(shí)鐘以及所述最小公倍數(shù)信號(hào)的類似邊沿同步的類似邊沿。
5、 根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述星形觸發(fā)卡還用于 在最小公倍數(shù)周期中的預(yù)定時(shí)間，在所述總線上提供一開始序列。
6、 根據(jù)權(quán)利要求5所述的系統(tǒng)，其特征在于，所述最小公倍數(shù)周期中 的所述預(yù)定時(shí)間是所述最小公倍數(shù)信號(hào)的所述類似邊沿之后的第 一參考時(shí)鐘周期。
7、 根據(jù)權(quán)利要求5所述的系統(tǒng)，其特征在于，所述符合規(guī)范的電路卡 中的一個(gè)或多個(gè)被配置為，當(dāng)在所述的預(yù)定時(shí)間接收所述開始序列時(shí)，開 始所述電路卡中的局部測(cè)試程序。
8、 根據(jù)權(quán)利要求5所述的系統(tǒng)，其特征在于，所述符合規(guī)范的電路卡中的一個(gè)或多個(gè)被配置為，當(dāng)所述電路卡檢測(cè)一非預(yù)期的被測(cè)試裝置輸出時(shí)，禁用所述總線上的一條或多條MATCH線；以及被配置為，如果一條 或多條已禁用的MATCH線被相繼檢測(cè)到，則在運(yùn)行于所述電路卡中的局 部測(cè)試程序中進(jìn)行環(huán)回操作。
9、 根據(jù)權(quán)利要求8所述的系統(tǒng)，其特征在于，和所述開始序列一樣， 所述總線上的所述MATCH線中的一條或多條可以采用相同的總線。
10、 根據(jù)權(quán)利要求5所述的系統(tǒng)，其特征在于，所述符合規(guī)范的電路 卡中的一個(gè)或者多個(gè)被配置為，當(dāng)所述電路卡檢測(cè)出被測(cè)試裝置錯(cuò)誤時(shí)， 禁用所述總線上的測(cè)試結(jié)束線；以及被配置為，如果已禁用的測(cè)試結(jié)束線 隨后被檢測(cè)到，則結(jié)束在所述電路卡中運(yùn)行的局部測(cè)試程序。
11、 根據(jù)權(quán)利要求IO所述的系統(tǒng)，其特征在于，與所述開始序列一樣， 所述總線上的所述測(cè)試結(jié)束線可以采用相同的總線之一 。
12、 根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述底盤包括用于儀 器的周邊組件互連PCI擴(kuò)展PXI底盤，所述插槽包括符合PXI的插槽，所 述底板包括符合PXI的底板，以及所述標(biāo)準(zhǔn)化規(guī)范包括PXI規(guī)范。
13、 根據(jù)權(quán)利要求12所述的系統(tǒng)，其特征在于，所述星形觸發(fā)卡包括 符合PXI的星形觸發(fā)卡。
14、 根據(jù)權(quán)利要求12所述的系統(tǒng)，其特征在于，所述符合規(guī)范的匹配 長度的參考時(shí)鐘跡線包括PXI一CLK10跡線。
15、 根據(jù)權(quán)利要求12所述的系統(tǒng)，其特征在于，所述符合規(guī)范的使用 者可配置的總線包括PXI—LOCAL總線。
16、 一種用于同步電路卡的方法，所述電路卡耦接至具有標(biāo)準(zhǔn)化規(guī)范 的底盤中的符合規(guī)范的插槽，所述底盤包括符合規(guī)范的底板，所述符合規(guī) 范的底板用于提供耦接至所述插槽的多個(gè)電路卡之間的電連接，其特征在 于所述方法包括時(shí)鐘至耦接至所述底盤中的插槽的符合規(guī)范的多個(gè)電路卡；根據(jù)所述規(guī)范，經(jīng)由使用者可配置的所述底板上的總線，以提供最小公倍數(shù)至所述符合規(guī)范的電路卡；以及在相同時(shí)間，在所述符合規(guī)范的電路卡上接收所述參考時(shí)鐘以及所述最小公倍數(shù)信號(hào)，以使所述多個(gè)電路卡同步，以及生成一個(gè)或者多個(gè)高頻時(shí)鐘，所述高頻時(shí)鐘具有與所述參考時(shí)鐘以及所述最小公倍數(shù)信號(hào)上的類似邊沿同步的類似邊沿；其中，所述最小公倍數(shù)信號(hào)是所述參考時(shí)鐘以及所述一個(gè)或者多個(gè)高 頻時(shí)鐘的最小公倍數(shù)。
17. 根據(jù)權(quán)利要求16所述的方法，其特征在于，提供參考時(shí)鐘的步驟 包括接收和緩沖符合規(guī)范的星形觸^卡中的接收所述參考,鐘；以及、、、線，以驅(qū)動(dòng)出所述;參考時(shí)鐘、，以使;尋所述星形觸發(fā)卡和所述i^:的電路卡在相同的時(shí)間接收所述參考時(shí)鐘。
18. 根據(jù)權(quán)利要求16所述的方法，其特征在于包括 將所述參考時(shí)鐘接收到鎖相環(huán)路，以及生成鎖相環(huán)路時(shí)鐘； 接收所述鎖相環(huán)路時(shí)鐘和所述最小公倍數(shù)，以及生成同步脈沖； 接收所述同步脈沖和所述鎖相環(huán)路時(shí)鐘，以及生成所述一個(gè)或者多個(gè)高頻時(shí)鐘，所述高頻時(shí)鐘具有與所述參考時(shí)鐘以及所述最小公倍數(shù)信號(hào)的 類似邊沿同步的類似邊沿。
19. 根據(jù)權(quán)利要求16所述的方法，其特征在于，還包括在最小公倍數(shù) 周期中的預(yù)定時(shí)間在所述總線上提供一開始序列。
20. 根據(jù)權(quán)利要求19所述的方法，其特征在于，所述最小公倍數(shù)周期 中的所述預(yù)定時(shí)間是所述最小公倍數(shù)信號(hào)的所述類似邊沿之后的第 一參考 時(shí)鐘周期。
21. 根據(jù)權(quán)利要求19所述的方法，其特征在于還包括，當(dāng)在所述的預(yù) 定時(shí)間接收所述開始序列時(shí)，開始所述符合規(guī)范的電路卡的一個(gè)或者多個(gè) 電路卡中的局部測(cè)試程序。
22. 根據(jù)權(quán)利要求19所述的方法，其特征在于還包括，當(dāng)所述符合規(guī) 范的電路卡的一個(gè)或者多個(gè)電路卡檢測(cè)一非預(yù)期的被測(cè)試裝置輸出時(shí)，禁 用所述總線上的一條或多條MATCH線；以及如果一條或者多條已禁用的 MATCH線被隨后檢測(cè)出，則在運(yùn)行于所述電路卡中的局部測(cè)試程序中進(jìn)行 環(huán)回操作。
23.根據(jù)權(quán)利要求22所述的方法，其特征在于還包括，對(duì)于所述MATCH 線中的一條或多條，和所述開始序列一樣，采用相同的總線中的一條或者 多條。
24.根據(jù)權(quán)利要求19所述的方法，其特征在于還包括，當(dāng)所述符合規(guī) 范的電路卡中的一個(gè)或者多個(gè)電路卡檢測(cè)被測(cè)試裝置錯(cuò)誤時(shí)，禁用所述總 線上的測(cè)試結(jié)束線；以及如果已禁用的測(cè)試結(jié)束線隨后被檢測(cè)出，則結(jié)束在所述電路卡中運(yùn)行的局部測(cè)試程序。
25、 根據(jù)權(quán)利要求24所述的方法，其特征在于還包括，對(duì)于測(cè)試結(jié)束 線，與所述開始序列一樣，采用相同的總線之一。
26、 根據(jù)權(quán)利要求16所述的方法，其特征在于還包括，采用用于儀器 的周邊組件互連PCI擴(kuò)展PXI底盤、符合PXI的插槽、符合PXI的底板以 及PXI規(guī)范。
27、 根據(jù)權(quán)利要求26所述的方法，其特征在于，所述星形觸發(fā)卡是符 合PXI的星形觸發(fā)卡。
28、 根據(jù)權(quán)利要求26所述的方法，其特征在于，所述符合規(guī)范的匹配 長度的參考時(shí)鐘跡線包括PXI—CLK10跡線。
29、 根據(jù)權(quán)利要求26所述的方法，其特征在于，所述使用者可配置的 符合規(guī)范的總線是PXI一LOCAL總線。
30、 一種用于支持多個(gè)電路卡之間的精確定時(shí)控制的裝置，在包括具 有標(biāo)準(zhǔn)化規(guī)范的底盤的系統(tǒng)中，所述底盤包括符合規(guī)范的插槽和底板，用 于提供耦接至所述插槽的多個(gè)電路卡之間的電連接，其特征在于所述裝置 包括符合規(guī)范的星形觸發(fā)卡，耦接至所述插槽之一，所述符合規(guī)范的星形使用者可配置的位于所述底板上的總線,鄉(xiāng)以提供一參^時(shí)鐘以及最小公倍 數(shù)信號(hào)至耦接至所述底盤中的其它插槽的其它符合規(guī)范的電路卡
31、 根據(jù)權(quán)利要求30所述的裝置，其特征在于，所述星形觸發(fā)卡包括 底板緩沖器，用以經(jīng)由所述參考時(shí)鐘跡線以及所述符合規(guī)范的匹配長度的環(huán)回參考時(shí)鐘跡線，以驅(qū)動(dòng)出所述參考時(shí)鐘；以及參考時(shí)鐘接收緩沖器，用以從所述環(huán)回參考時(shí)鐘跡線接收所述參考時(shí)鐘，其中所述環(huán)回參考時(shí)鐘跡線使得所述星形觸發(fā)卡和所述其它的一個(gè)或 者多個(gè)電路卡一樣在相同的時(shí)間接收所述參考時(shí)鐘
32、 根據(jù)權(quán)利要求30所述的裝置，其特征在于，所述星形觸發(fā)卡還用 于在最小公倍數(shù)周期中的預(yù)定時(shí)間，在所述總線上提供一開始序列。
33、 根據(jù)權(quán)利要求30所述的裝置，其特征在于，所述最小公倍數(shù)周期 中的所述預(yù)定時(shí)間是所述最小公倍數(shù)信號(hào)的上升邊沿之后的第一參考時(shí)鐘 周期。
34、 根據(jù)權(quán)利要求30所述的裝置，其特征在于，所述星形觸發(fā)卡包括 符合PXI的星形觸發(fā)卡。
35、 根據(jù)權(quán)利要求30所述的裝置，其特征在于，所述符合規(guī)范的匹配 長度的參考時(shí)鐘跡線包括PXI—CLK10跡線。
36、 一種用于支持多個(gè)電路卡之間的精確定時(shí)控制的方法，在一種包 括具有標(biāo)準(zhǔn)化規(guī)范的底盤的系統(tǒng)中，所述底盤包括符合規(guī)范的插槽和底板， 用于提供耦接至所述插槽的多個(gè)電路卡之間的電連接，其特征在于所述方 法包括用者可配置的位于所述底板上的總線,鄉(xiāng)以提供參考^鐘以及最小公倍數(shù)信 號(hào)至耦接至所述底盤中的插槽的符合規(guī)范的多個(gè)電路卡。
37、 根據(jù)權(quán)利要求36所述的方法，其特征在于，提供所述參考時(shí)鐘的 步驟包括接收和緩沖一符合規(guī)范的星形觸發(fā)卡中的所述參考時(shí)鐘；以及 《"巳日3&目Gtc厭日3少 以及經(jīng)由連接至所述星形觸發(fā)卡的符合規(guī)范的匹配長度的環(huán)回參考時(shí)鐘跡 線，以驅(qū)動(dòng)出所述參考時(shí)鐘，以使得所述星形觸發(fā)卡和所述其它的電路卡 一樣在相同的時(shí)間接收所述參考時(shí)鐘。
38、 根據(jù)權(quán)利要求36所述的方法，其特征在于還包括，在最小公倍數(shù) 周期中的預(yù)定時(shí)間在所述總線上提供一開始序列。
39、 根據(jù)權(quán)利要求36所述的方法，其特征在于，所述最小公倍數(shù)周期 中的所述預(yù)定時(shí)間是所述最小公倍數(shù)信號(hào)的上升邊沿之后的第一參考時(shí)鐘 周期。
40、 根據(jù)權(quán)利要求36所述的方法，其特征在于，所述星形觸發(fā)卡包括 符合PXI的星形觸發(fā)卡。
41、 根據(jù)權(quán)利要求36所述的方法，其特征在于，所述符合規(guī)范的匹配 長度的參考時(shí)鐘跡線包括PXIj:LK10跡線。
42、 一種用以支持多個(gè)電路卡之間的精密定時(shí)控制的一個(gè)或者多個(gè)符 合規(guī)范的電路卡，在包括具有標(biāo)準(zhǔn)化規(guī)范的底盤的系統(tǒng)中，所述底盤包括 符合規(guī)范的插槽和底板，用于提供耦接至所述插槽的多個(gè)電路卡之間的電 連接，所述一個(gè)或者多個(gè)符合規(guī)范的電路卡被配置為，分別經(jīng)由在所述底配置的位于所述底板上的總線，以在相同的時(shí)間接收一參考時(shí)鐘以及最小 公倍數(shù)信號(hào)，以及生成一個(gè)或者多個(gè)高頻時(shí)鐘，所述高頻時(shí)鐘具有與所述 參考時(shí)鐘以及所述最小公倍數(shù)信號(hào)上的類似邊沿同步的類似邊沿，其中所述最小公倍數(shù)信號(hào)是所述參考時(shí)鐘以及所述一個(gè)或者多個(gè)高頻時(shí)鐘的最小 公倍數(shù)。
43、 根據(jù)權(quán)利要求42所述的一個(gè)或者多個(gè)符合規(guī)范的電路卡，其特征 在于還包括鎖相環(huán)路，用以接收所述參考時(shí)鐘以及生成鎖相環(huán)路時(shí)鐘；耦接至所述鎖相環(huán)路的同步器脈沖電路，用以接收所述鎖相環(huán)路時(shí)鐘和所述最小公倍數(shù)，以及生成一同步脈沖；耦接至所述同步器脈沖電路的分頻器，用以接收所述同步脈沖和所述 鎖相環(huán)路時(shí)鐘，以及生成所述一個(gè)或者多個(gè)高頻時(shí)鐘，所述高頻時(shí)鐘具有 與所述參考時(shí)鐘以及所述最小公倍數(shù)信號(hào)的類似邊沿同步的類似邊沿。
44、 根據(jù)權(quán)利要求42所述的一個(gè)或者多個(gè)符合規(guī)范的電路卡，其特征 在于電路卡還被配置為，經(jīng)由所述總線接收一開始序列，以及當(dāng)在預(yù)定時(shí) 間接收所述開始序列時(shí)，開始所述電路卡中的局部測(cè)試程序。
45、 根據(jù)權(quán)利要求44所述的一個(gè)或者多個(gè)符合規(guī)范的電路卡，其特征 在于電路卡還被配置為，當(dāng)所述電路卡檢測(cè)一非預(yù)期的被測(cè)試裝置輸出時(shí)， 禁用所述總線上的一條或者多條MATCH線；以及被配置為，如果一條或 者多條已禁用的MATCH被相繼檢測(cè)出，則在所述電路卡中運(yùn)行的局部測(cè) 試程序中進(jìn)行環(huán)回操作。
46、 根據(jù)權(quán)利要求45所述的一個(gè)或者多個(gè)符合規(guī)范的電路卡，其特征 在于，和所述開始序列一樣，所述總線上的所述MATCH線中的一條或者 多條可以采用相同的總線。
47、 根據(jù)權(quán)利要求44所述的一個(gè)或者多個(gè)符合規(guī)范的電路卡，其特征 在于電路卡還被配置為，當(dāng)所述電路卡檢測(cè)一被測(cè)試裝置錯(cuò)誤時(shí)，禁用所 述總線上的測(cè)試結(jié)束線；以及被配置為，如果已禁用的測(cè)試結(jié)束線隨后被 檢測(cè)出，則結(jié)束在所述電路卡中運(yùn)行的局部測(cè)試程序。
48、 根據(jù)權(quán)利要求47所述的一個(gè)或者多個(gè)符合規(guī)范的電路卡，其特征 在于，與所述開始序列一樣，所述總線上的所述測(cè)試結(jié)束線可以采用相同 的總線之一。
49、 一種用于支持多個(gè)電路卡之間的精密定時(shí)控制的方法，在包括具 有標(biāo)準(zhǔn)化規(guī)范的底盤的系統(tǒng)中，所述底盤包括符合規(guī)范的插槽和底板，用 于提供耦接至所述插槽的多個(gè)電路卡之間的電連接，其特征在于所述方法 包括將一個(gè)或者多個(gè)符合規(guī)范的電路卡配置為，分別經(jīng)由底板上符合規(guī)范底板上的總線，鄉(xiāng)以在相同時(shí)間接收所述參考時(shí)鐘以及最'口J、公倍數(shù)信號(hào)，以 及生成一個(gè)或者多個(gè)高頻時(shí)鐘，所述高頻時(shí)鐘具有多個(gè)與所述參考時(shí)鐘以 及所述最小公倍數(shù)信號(hào)上的類似邊沿同步的類似邊沿，其中，所述最小公倍數(shù)信號(hào)是所述參考時(shí)鐘以及所述一個(gè)或者多個(gè)高 頻時(shí)鐘的最小公倍數(shù)。
50、 根據(jù)權(quán)利要求49所述的方法，其特征在于還包括 將所述參考時(shí)鐘接收到鎖相環(huán)路，以及生成鎖相環(huán)路時(shí)鐘；接收所述鎖相環(huán)路時(shí)鐘和所述最小公倍數(shù)，以及生成一同步脈沖； 接收所述同步脈沖和所述鎖相環(huán)路時(shí)鐘，以及生成所述一個(gè)或者多個(gè)高頻時(shí)鐘，所述高頻時(shí)鐘具有與所述參考時(shí)鐘以及所述最小公倍數(shù)信號(hào)的類似邊沿同步的類似邊沿。
51、 根據(jù)權(quán)利要求49所述的方法，其特征在于還包括，當(dāng)在預(yù)定時(shí)間 經(jīng)由所述總線以接收一開始序列時(shí)，開始所述電路卡中的局部測(cè)試程序。
52、 根據(jù)權(quán)利要求51所述的方法，其特征在于還包括，當(dāng)電路卡檢測(cè) 一非預(yù)期的被測(cè)試裝置輸出時(shí)，禁用所述總線上的一條或者多條MATCH 線；以及如果一條或者多條已禁用的MATCH線被隨后檢測(cè)出，則在運(yùn)行 于所述電路卡中的局部測(cè)試程序中進(jìn)行環(huán)回操作。
53 、根據(jù)權(quán)利要求52所述的方法，其特征在于還包括，對(duì)于所述MATCH 線中的一條或者多條以及所述開始序列，采用相同的總線。
54、 根據(jù)權(quán)利要求51所述的方法，其特征在于還包括，當(dāng)所述電路卡 檢測(cè)到一被測(cè)試裝置錯(cuò)誤時(shí)，禁用所述總線上的測(cè)試結(jié)束線；以及配置成 如果已禁用的測(cè)試結(jié)束線隨后被檢測(cè)出，則結(jié)束在所述電路卡中運(yùn)行的局 部測(cè)試程序。
55、 根據(jù)權(quán)利要求54所述的方法，其特征在于還包括，對(duì)于測(cè)試結(jié)束 線以及所述開始序列，采用相同的總線。
全文摘要
藉由經(jīng)由PXI_LOCAL以提供數(shù)個(gè)控制信號(hào)，以在諸如PXI之類的標(biāo)準(zhǔn)化底盤中獲得精確的定時(shí)控制。在每一最小公倍數(shù)(Least Common Multiple，LCM)邊沿，最小公倍數(shù)信號(hào)使得所有時(shí)鐘具有一致的時(shí)鐘邊沿。開始序列使得測(cè)試系統(tǒng)中的所有PXI擴(kuò)展卡在相同的時(shí)間開始。MATCH線使得引腳卡模塊檢查預(yù)期的DUT輸出，以及根據(jù)DUT輸出檢查以決定是繼續(xù)執(zhí)行其局部測(cè)試程序，還是環(huán)回并重復(fù)局部測(cè)試程序的一部份。測(cè)試結(jié)束(End Of Test，EOT)線使得如果引腳卡模塊中的局部測(cè)試程序檢測(cè)到錯(cuò)誤，則任何一個(gè)引腳卡模塊立即結(jié)束運(yùn)行于其它引腳卡模塊中的局部測(cè)試程序。
文檔編號(hào)G01R31/319GK101268378SQ20068003464
公開日2008年9月17日 申請(qǐng)日期2006年8月3日 優(yōu)先權(quán)日2005年8月3日
發(fā)明者安夫尼·里, 葛嵐·戈麥斯 申請(qǐng)人:愛德萬測(cè)試株式會(huì)社