專利名稱：具有多層結(jié)構(gòu)的bp神經(jīng)元自適應(yīng)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)領(lǐng)域，特別涉及具有多層結(jié)構(gòu)的硬件BP神經(jīng)網(wǎng)絡(luò) 中單個(gè)神經(jīng)元節(jié)點(diǎn)在不同運(yùn)算階段的運(yùn)算以及實(shí)現(xiàn)不同學(xué)習(xí)算法的自適應(yīng)方法。
背景技術(shù)：
人工神經(jīng)網(wǎng)絡(luò)在智能控制、模式識(shí)別等領(lǐng)域中應(yīng)用廣泛，其中BP神經(jīng)網(wǎng)絡(luò)的應(yīng)用 最為廣泛，BP神經(jīng)網(wǎng)絡(luò)的學(xué)習(xí)算法有多種，以滿足不同的應(yīng)用需求。但是傳統(tǒng)的基于通用 處理器的軟件實(shí)現(xiàn)方法存在的主要問題并行程度較低，特別是在嵌入式應(yīng)用領(lǐng)域，計(jì)算速 度無法滿足現(xiàn)場的實(shí)時(shí)性需求。神經(jīng)網(wǎng)絡(luò)的硬件實(shí)現(xiàn)可滿足并行計(jì)算的要求，但硬件實(shí)現(xiàn) 存在靈活性差的問題。本發(fā)明裝置通過對神經(jīng)元處理器的控制寄存器組進(jìn)行編程設(shè)置，實(shí) 現(xiàn)三種典型的BP神經(jīng)網(wǎng)絡(luò)在神經(jīng)元節(jié)點(diǎn)上的運(yùn)算。多個(gè)神經(jīng)元處理器串聯(lián)可實(shí)現(xiàn)流水運(yùn) 算，既滿足并行計(jì)算的要求，又提高了靈活性和適用性。

發(fā)明內(nèi)容
本發(fā)明要解決的問題是在嵌入式應(yīng)用領(lǐng)域，硬件BP神經(jīng)網(wǎng)絡(luò)中單個(gè)神經(jīng)元節(jié)點(diǎn) 在不同運(yùn)算階段的運(yùn)算以及實(shí)現(xiàn)不同學(xué)習(xí)算法的問題。具有可編程的特點(diǎn)，靈活性高，適用 性強(qiáng)。本發(fā)明提供的一種可編程硬件的具有多層結(jié)構(gòu)BP神經(jīng)元自適應(yīng)方法，硬件部分 是由局部數(shù)據(jù)總線1、專用寄存器組2、控制寄存器組3、運(yùn)算器4、權(quán)值存儲(chǔ)器5、誤差傳遞 因子存儲(chǔ)器6、權(quán)值個(gè)數(shù)計(jì)數(shù)器7、層數(shù)計(jì)數(shù)器8、訓(xùn)練批次計(jì)數(shù)器9、微控制器10和外部控 制總線11組成。其中專用寄存器組2、控制寄存器組3、運(yùn)算器4、權(quán)值存儲(chǔ)器5、誤差傳遞 因子存儲(chǔ)器6分別與局部數(shù)據(jù)總線1相連；微控制器10通過微控制信號線LI、L2、L3、L4、 L5、L6、L7、L8分別與專用寄存器組2、控制寄存器組3、運(yùn)算器4、訓(xùn)練批次計(jì)數(shù)器9、層數(shù)計(jì) 數(shù)器8、誤差傳遞因子存儲(chǔ)器6、權(quán)值存儲(chǔ)器5、權(quán)值個(gè)數(shù)計(jì)數(shù)器7相連；運(yùn)算器4與權(quán)值存 儲(chǔ)器5之間，運(yùn)算器4與誤差傳遞因子存儲(chǔ)器6之間通過獨(dú)立的總線相連。本發(fā)明所述的可編程硬件BP神經(jīng)元處理器12在外部總控制器13的控制下，接收 外部數(shù)據(jù)存儲(chǔ)器14的數(shù)據(jù)，并將計(jì)算結(jié)果傳給外部的激勵(lì)函數(shù)電路15，激勵(lì)函數(shù)輸出的結(jié) 果存儲(chǔ)在外部數(shù)據(jù)存儲(chǔ)器14中。常用的BP神經(jīng)網(wǎng)絡(luò)通常由輸入層、若干個(gè)隱層和輸出層構(gòu)成，每層有若干個(gè)神經(jīng) 元節(jié)點(diǎn)。其中所述的運(yùn)算器可以執(zhí)行輸入層、各隱層和輸出層單個(gè)節(jié)點(diǎn)的計(jì)算，總層數(shù)最多 可達(dá)8個(gè).其中包括各輸入層神經(jīng)元凈輸入計(jì)算net，輸出層誤差計(jì)算error。，各隱層誤差 計(jì)算err0rh，各層誤差傳遞因子計(jì)算8和各層權(quán)值調(diào)整量計(jì)算AW。其中所述的各層權(quán)值 調(diào)整量計(jì)算AW與具體的學(xué)習(xí)算法有關(guān)，本發(fā)明可以實(shí)現(xiàn)BP標(biāo)準(zhǔn)算法、附加動(dòng)量項(xiàng)算法及 學(xué)習(xí)速率自適應(yīng)調(diào)節(jié)算法這三種典型的學(xué)習(xí)算法。所述的權(quán)值存儲(chǔ)器用于存放各輸入節(jié)點(diǎn)到當(dāng)前計(jì)算層該神經(jīng)元節(jié)點(diǎn)的連接權(quán)值 及輸出層的期望值屯，不同層的計(jì)算所涉及的權(quán)值是不同的，可通過外部存器調(diào)入。同時(shí)在各層權(quán)值調(diào)整量計(jì)算階段還用于存放權(quán)值調(diào)整量AW。所述的誤差傳遞因子存儲(chǔ)器用于存儲(chǔ)運(yùn)算器執(zhí)行誤差傳遞因子計(jì)算產(chǎn)生的的誤 差傳遞因子S?？刂萍拇嫫鹘M中由一個(gè)控制字寄存器和八個(gè)各層神經(jīng)元個(gè)數(shù)寄存器構(gòu)成，其中的 控制字寄存器含三類控制信息，包括三位學(xué)習(xí)算法類型編碼、四位BP網(wǎng)絡(luò)層數(shù)以及一位工 作方式位。每個(gè)神經(jīng)元個(gè)數(shù)寄存器存放一層的的神經(jīng)元個(gè)數(shù)。工作方式位用于指示運(yùn)算器 是工作在正常運(yùn)算狀態(tài)還是工作在訓(xùn)練狀態(tài)。通過對控制寄儲(chǔ)器組的編程設(shè)置，可滿足不 同規(guī)模、不同學(xué)習(xí)算法的選擇。所述的專用寄存組由四個(gè)寄存器構(gòu)成，每個(gè)寄存器存儲(chǔ)計(jì)算過程中要使用的一個(gè) 參數(shù)，其中包括學(xué)習(xí)速率n、附加動(dòng)量算法中的附加動(dòng)量系數(shù)a，學(xué)習(xí)速率自適應(yīng)調(diào)節(jié)算 法中的學(xué)習(xí)速率調(diào)整因子3 (0< 3 < 1)，Y (Y > 1)。所述的權(quán)值個(gè)數(shù)計(jì)數(shù)器用于統(tǒng)計(jì)運(yùn)算器在各層運(yùn)算的循環(huán)運(yùn)算次數(shù)。當(dāng)權(quán)值計(jì)數(shù) 器為零時(shí)，本階段的運(yùn)算結(jié)束。所述的層數(shù)計(jì)數(shù)器用于統(tǒng)計(jì)運(yùn)算器當(dāng)前計(jì)算的是哪一層的數(shù)據(jù)。當(dāng)層數(shù)計(jì)數(shù)器為 零時(shí)，整個(gè)計(jì)算完畢。所述的微控制器產(chǎn)生微控制信號完成初始化工作及控制運(yùn)算器完成不同階段運(yùn) 算操作。微控制器在接收到外部總控制器的初始化控制信號后，從外部數(shù)據(jù)存儲(chǔ)器依次調(diào) 入數(shù)據(jù)，寫入控制寄存器組、專用寄存器組和權(quán)值存儲(chǔ)器，并將控制寄存器中的輸入層神經(jīng) 元個(gè)數(shù)值賦給權(quán)值個(gè)數(shù)計(jì)數(shù)器。完成初始化工作后，微控制器通過控制字寄存器的工作方 式位選擇進(jìn)入正常運(yùn)算狀態(tài)還是訓(xùn)練狀態(tài)。在正常運(yùn)算狀態(tài)下，微控制器控制運(yùn)算器完成 神經(jīng)元凈輸入計(jì)算，并將計(jì)算結(jié)果輸出至外部的激勵(lì)函數(shù)電路；在訓(xùn)練狀態(tài)下，微控制器控 制運(yùn)算器依次完成各層神經(jīng)元凈輸入計(jì)算net，輸出層誤差計(jì)算error。，各層誤差傳遞因子 計(jì)算S，各隱層誤差計(jì)算erroiv根據(jù)控制字寄存器中的學(xué)習(xí)算法類型編碼選擇不同類型 的學(xué)習(xí)算法完成各層權(quán)值調(diào)整量計(jì)算AW。權(quán)值計(jì)數(shù)器為減1計(jì)數(shù)，每計(jì)算一次，微控制器 控制權(quán)值計(jì)數(shù)器執(zhí)行減1操作。當(dāng)權(quán)值計(jì)數(shù)值器的值為零時(shí)，微控制器從控制寄存器組中 取出下一層計(jì)算所需的神經(jīng)元個(gè)數(shù)，賦給權(quán)值個(gè)數(shù)計(jì)數(shù)器后開始下一階段計(jì)算。層數(shù)計(jì)數(shù) 器可進(jìn)行加減1計(jì)數(shù)，在前饋運(yùn)算時(shí)每計(jì)算完一層減1，當(dāng)層數(shù)計(jì)數(shù)器為零時(shí)，整個(gè)運(yùn)算結(jié) 束；在誤差反傳運(yùn)算時(shí)每計(jì)算完一層加1，當(dāng)層數(shù)計(jì)數(shù)器值等于第1隱層時(shí)，微控制器向外 部的總控制器發(fā)送計(jì)算完畢控制信號，并等待總控制器新的運(yùn)算控制信號。


圖1為本發(fā)明的可編程硬件BP神經(jīng)元處理器結(jié)構(gòu)示意2為本發(fā)明的可編程硬件BP神經(jīng)元處理器與外部部件的結(jié)構(gòu)示意3為本發(fā)明的可編程硬件BP神經(jīng)元處理器專用寄存器組示意4為本發(fā)明的可編程硬件BP神經(jīng)元處理器控制寄存器組示意1中，1是局部數(shù)據(jù)總線，2是專用寄存器組，3是控制寄存器組，4是運(yùn)算器，5是 權(quán)值存儲(chǔ)器，6是誤差傳遞因子存儲(chǔ)器，7是權(quán)值個(gè)數(shù)計(jì)數(shù)器，8是層數(shù)計(jì)數(shù)器，9是訓(xùn)練批次 計(jì)數(shù)器，10是微控制器，11是外部控制總線。圖2中，12是可編程硬件BP神經(jīng)元處理器，13是外部總控制器，14是外部數(shù)據(jù)存儲(chǔ)器，15是激勵(lì)函數(shù)電路。圖3中，數(shù)字代表專用寄存器組自上而下的層間編碼。圖4中，數(shù)字代表控制寄存器組自上而下的層間編碼。
具體實(shí)施例方式本發(fā)明提供的一種可編程硬件BP神經(jīng)元處理器12由局部數(shù)據(jù)總線1、專用寄存器 組2、控制寄存器組3、運(yùn)算器4、權(quán)值存儲(chǔ)器5、誤差傳遞因子存儲(chǔ)器6、權(quán)值個(gè)數(shù)計(jì)數(shù)器7、 層數(shù)計(jì)數(shù)器8、訓(xùn)練批次計(jì)數(shù)器9、微控制器10和外部控制總線11構(gòu)成。所述的專用寄存器組2、控制寄存器組3、運(yùn)算器4、權(quán)值存儲(chǔ)器5、誤差傳遞因子存 儲(chǔ)器6分別與局部數(shù)據(jù)總線1有連接。所述的微控制器10與專用寄存器組2、控制寄存器組3、運(yùn)算器4、訓(xùn)練批次計(jì)數(shù)器 9、層數(shù)計(jì)數(shù)器8、誤差傳遞因子存儲(chǔ)器6、權(quán)值存儲(chǔ)器5、權(quán)值個(gè)數(shù)計(jì)數(shù)器7有連接。所述的控制寄存器組3由控制字寄存器20和八個(gè)各層神經(jīng)元個(gè)數(shù)寄存器21 28 構(gòu)成。所述的專用寄存器組2由學(xué)習(xí)速率寄存器n 15、附加動(dòng)量算法中的附加動(dòng)量系數(shù) 寄存器a 17，學(xué)習(xí)速率自適應(yīng)調(diào)節(jié)算法中的學(xué)習(xí)速率調(diào)整因子寄存器0 18(0 < 0 <1)， 學(xué)習(xí)速率自適應(yīng)調(diào)節(jié)算法中的學(xué)習(xí)速率調(diào)整因子寄存器> 1)構(gòu)成。所述的一種可編程硬件BP神經(jīng)元處理器12工作在兩種狀態(tài)，正常運(yùn)算狀態(tài)和訓(xùn) 練狀態(tài)。微控制器10從外部數(shù)據(jù)存儲(chǔ)器14依次調(diào)入學(xué)習(xí)算法類型編碼、BP網(wǎng)絡(luò)層數(shù)及工 作方式位構(gòu)成的控制字?jǐn)?shù)據(jù)寫入控制字寄存器組3、調(diào)入與BP網(wǎng)絡(luò)層次及每層神經(jīng)元個(gè)數(shù) 的數(shù)據(jù)寫入神經(jīng)元個(gè)數(shù)寄存器21 28，根據(jù)控制字寄存器20中的工作方式位，判斷工作狀 態(tài)。當(dāng)工作方式位為0時(shí)，進(jìn)入正常運(yùn)算狀態(tài)；當(dāng)工作方式位為1時(shí)，進(jìn)入訓(xùn)練狀態(tài)。在正常運(yùn)算狀態(tài)，微控制器10從外部數(shù)據(jù)存儲(chǔ)器14調(diào)入已訓(xùn)練好的輸入層連接 權(quán)值寫入權(quán)值存儲(chǔ)器5、讀出輸入層神經(jīng)元個(gè)數(shù)寄存器21的值寫入權(quán)值個(gè)數(shù)計(jì)數(shù)器7，讀出 控制字寄存器20中的的BP網(wǎng)絡(luò)層數(shù)值寫入層數(shù)計(jì)數(shù)器8。完成初始化工作后，啟動(dòng)運(yùn)算 器4，從外部數(shù)據(jù)存儲(chǔ)器14依次讀入樣本數(shù)據(jù)，進(jìn)行下一層神經(jīng)元的凈輸入運(yùn)算net，當(dāng)權(quán) 值個(gè)數(shù)計(jì)數(shù)器7為零時(shí)，本層單個(gè)節(jié)點(diǎn)的計(jì)算完成，將計(jì)算結(jié)果輸出至外部的激勵(lì)函數(shù)電 路15，層數(shù)計(jì)數(shù)器8減1，微控制器10從神經(jīng)元個(gè)數(shù)寄存器(22)中取出下一層計(jì)算所需的 神經(jīng)元個(gè)數(shù)，賦給權(quán)值個(gè)數(shù)計(jì)數(shù)器7，從外部數(shù)據(jù)存儲(chǔ)器14調(diào)入已訓(xùn)練好的下一層連接權(quán) 值寫入權(quán)值存儲(chǔ)器5后，依次從外部數(shù)據(jù)存儲(chǔ)器14中讀入上一層激勵(lì)函數(shù)電路15計(jì)算的 結(jié)果，開始進(jìn)行下一層計(jì)算階段，層數(shù)計(jì)數(shù)器8的值為零時(shí)，樣本運(yùn)算結(jié)束，微控制器10向 外部的總控制器13發(fā)送計(jì)算完畢控制信號，并等待總控制器13新的運(yùn)算控制信號。在訓(xùn)練狀態(tài)，完成初始化工作，完成凈輸入運(yùn)算net后，還要完成輸出層誤差計(jì)算 error。，各層誤差傳遞因子計(jì)算S，各隱層誤差計(jì)算errorh，各層權(quán)值調(diào)整量計(jì)算AW。所述輸出層誤差計(jì)算error。= d_o，其中期望輸出值d存放在權(quán)值存儲(chǔ)器5中，實(shí) 際輸出值o存放在外部數(shù)據(jù)存儲(chǔ)器14中，計(jì)算結(jié)果寫入外部數(shù)據(jù)存儲(chǔ)器14。所述各層誤差傳遞因子計(jì)算5 = erroriXffcet)，其中本層的誤差值 凈輸出的導(dǎo)數(shù)f (net)存放在外部數(shù)據(jù)存儲(chǔ)器14中，均由微控制器10控制讀入運(yùn)算器4中 計(jì)算，計(jì)算結(jié)果存放在誤差傳遞因子存儲(chǔ)器6中。
所述各隱層誤差計(jì)算err0rh=E S X co，其中的誤差傳遞因子5存放在誤差傳 遞因子存儲(chǔ)器6，權(quán)值《存放在權(quán)值存儲(chǔ)器5中，由微控制器10控制讀入運(yùn)算器4中計(jì)算， 計(jì)算結(jié)果寫入外部數(shù)據(jù)存儲(chǔ)器14。所述各層權(quán)值調(diào)整量計(jì)算AW涉及不同的學(xué)習(xí)算法，由微控制器10讀取控制字寄 存器20中的三位學(xué)習(xí)算法類型編碼，這三位編碼分別代表BP算法、附加動(dòng)量項(xiàng)算法和學(xué)習(xí) 速率自適應(yīng)算法。所述的BP標(biāo)準(zhǔn)算法完成AW= nx 6 xo計(jì)算，其中學(xué)習(xí)速率n存放在學(xué)習(xí)速 率寄存器nl5中，s存放在誤差傳遞因子存儲(chǔ)器6中，0存放在外部數(shù)據(jù)存儲(chǔ)器14中，由 微控制器10控制讀到運(yùn)算器4中計(jì)算，計(jì)算結(jié)果寫入權(quán)值存儲(chǔ)器5中。所述的附加動(dòng)量項(xiàng)算法完成AW(t) = nx 6 XO+a X AW(t_l)，其中a存放在 附加動(dòng)量系數(shù)寄存器a 17中，上一次層權(quán)值調(diào)整量計(jì)算AW(t-l)存放在權(quán)值存儲(chǔ)器5中， 由微控制器10控制讀入運(yùn)算器4中計(jì)算，計(jì)算結(jié)果寫入權(quán)值存儲(chǔ)器5中。所述的學(xué)習(xí)速率自適應(yīng)調(diào)節(jié)算法完成AW= nx 6 X0計(jì)算。本學(xué)習(xí)算法在網(wǎng)絡(luò) 經(jīng)過t次權(quán)值調(diào)整后，若總誤差上升，則本次調(diào)整無效，S卩AW不寫入權(quán)值存儲(chǔ)器5中，同時(shí) 修改n = 0 X n (0 < 0 < 1)；若總誤差有效，則本次調(diào)整有效，將A w寫入權(quán)值存儲(chǔ)器5 中，同時(shí)修改n = YXn(Y>i)。其中3存放在學(xué)習(xí)速率調(diào)整因子寄存器3 18中，Y 存放在學(xué)習(xí)速率調(diào)整因子寄存器、19中，訓(xùn)練批次數(shù)t由微控制器10在初始化時(shí)從外部 數(shù)據(jù)存儲(chǔ)器14讀入訓(xùn)練批次計(jì)數(shù)器9，權(quán)值每調(diào)整一次，訓(xùn)練批次計(jì)數(shù)器9減1，當(dāng)訓(xùn)練批 次計(jì)數(shù)器9為零時(shí)，執(zhí)行學(xué)習(xí)速率的修改操作。本發(fā)明提供的一種可編程硬件BP神經(jīng)元處理器，可通過對控制寄存器進(jìn)行編程 設(shè)置，實(shí)現(xiàn)三種典型的BP神經(jīng)網(wǎng)絡(luò)在神經(jīng)元節(jié)點(diǎn)上的運(yùn)算。多個(gè)神經(jīng)元處理器串聯(lián)可實(shí)現(xiàn) 流水運(yùn)算，即滿足并行計(jì)算的要求，又提高了靈活性和適用性，適合用于嵌入式硬件BP神 經(jīng)網(wǎng)絡(luò)應(yīng)用領(lǐng)域。
權(quán)利要求
1.一種具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其硬件部分是由局部數(shù)據(jù)總線(1)、專 用寄存器組(2)、控制寄存器組(3)、運(yùn)算器(4)、權(quán)值存儲(chǔ)器(5)、誤差傳遞因子存儲(chǔ)器(6)、 權(quán)值個(gè)數(shù)計(jì)數(shù)器(7)、層數(shù)計(jì)數(shù)器⑶、訓(xùn)練批次計(jì)數(shù)器(9)、微控制器(10)和外部控制總線 (11)組成，其特征在于所述的所述的權(quán)值個(gè)數(shù)計(jì)數(shù)器用于統(tǒng)計(jì)運(yùn)算器在各層運(yùn)算的循環(huán)運(yùn) 算次數(shù)；所述的層數(shù)計(jì)數(shù)器用于統(tǒng)計(jì)運(yùn)算器當(dāng)前計(jì)算的是哪一層的數(shù)據(jù)；所述的微控制器產(chǎn)生微控制信號完成初始化工作及控制運(yùn)算器完成不同階段運(yùn)算操作。
2.根據(jù)權(quán)利要求1所述的具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其特征是所述的權(quán)值 個(gè)數(shù)計(jì)數(shù)器中當(dāng)權(quán)值計(jì)數(shù)器為零時(shí)，本階段的運(yùn)算結(jié)束。
3.根據(jù)權(quán)利要求1所述的具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其特征是所述的層數(shù) 計(jì)數(shù)器中當(dāng)層數(shù)計(jì)數(shù)器為零時(shí)，整個(gè)計(jì)算完畢。
4.根據(jù)權(quán)利要求1所述的具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其特征是所述的微控 制器產(chǎn)生微控制信號完成初始化工作及控制運(yùn)算器時(shí)，微控制器在接收到外部總控制器的 初始化控制信號后，從外部數(shù)據(jù)存儲(chǔ)器依次調(diào)入數(shù)據(jù)，寫入控制寄存器組、專用寄存器組和 權(quán)值存儲(chǔ)器，并將控制寄存器中的輸入層神經(jīng)元個(gè)數(shù)值賦給權(quán)值個(gè)數(shù)計(jì)數(shù)器。
5.根據(jù)權(quán)利要求1所述的具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其特征是，所述的微 控制器通過控制字寄存器的工作方式位選擇進(jìn)入正常運(yùn)算狀態(tài)還是訓(xùn)練狀態(tài)。
6.根據(jù)權(quán)利要求5所述的具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其特征是微控制器產(chǎn) 生微控制信號完成初始化工作后在正常運(yùn)算狀態(tài)下，微控制器控制運(yùn)算器完成神經(jīng)元凈輸 入計(jì)算，并將計(jì)算結(jié)果輸出至外部的激勵(lì)函數(shù)電路。
7.根據(jù)權(quán)利要求5所述的具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其特征是所述的微控 制器產(chǎn)生微控制信號完成初始化工作后在訓(xùn)練狀態(tài)下，微控制器控制運(yùn)算器依次完成各層 神經(jīng)元凈輸入計(jì)算net，輸出層誤差計(jì)算erroro，各層誤差傳遞因子計(jì)算8，各隱層誤差計(jì) 算errorh，根據(jù)控制字寄存器中的學(xué)習(xí)算法類型編碼選擇不同類型的學(xué)習(xí)算法完成各層權(quán) 值調(diào)整量計(jì)算AW。
8.根據(jù)權(quán)利要求5所述的具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其特征是所述的權(quán)值 計(jì)數(shù)器為減1計(jì)數(shù)，每計(jì)算一次，微控制器控制權(quán)值計(jì)數(shù)器執(zhí)行減1操作。
9.根據(jù)權(quán)利要求5所述的具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其特征是當(dāng)權(quán)值計(jì)數(shù) 值器的值為零時(shí)，微控制器從控制寄存器組中取出下一層計(jì)算所需的神經(jīng)元個(gè)數(shù)，賦給權(quán) 值個(gè)數(shù)計(jì)數(shù)器后開始下一階段計(jì)算。
10.根據(jù)權(quán)利要求5所述的具有多層結(jié)構(gòu)的BP神經(jīng)元自適應(yīng)方法，其特征是層數(shù)計(jì)數(shù) 器可進(jìn)行加減1計(jì)數(shù)，在前饋運(yùn)算時(shí)每計(jì)算完一層減1，當(dāng)層數(shù)計(jì)數(shù)器為零時(shí)，整個(gè)運(yùn)算結(jié) 束；在誤差反傳運(yùn)算時(shí)每計(jì)算完一層加1，當(dāng)層數(shù)計(jì)數(shù)器值等于第1隱層時(shí)，微控制器向外 部的總控制器發(fā)送計(jì)算完畢控制信號，并等待總控制器新的運(yùn)算控制信號。
全文摘要
本發(fā)明涉及神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)領(lǐng)域，特別涉及具有多層結(jié)構(gòu)的硬件BP神經(jīng)網(wǎng)絡(luò)中單個(gè)神經(jīng)元節(jié)點(diǎn)在不同運(yùn)算階段的運(yùn)算以及實(shí)現(xiàn)不同學(xué)習(xí)算法的自適應(yīng)方法。所述說的神經(jīng)元處理器用于執(zhí)行BP神經(jīng)網(wǎng)絡(luò)各層單個(gè)節(jié)點(diǎn)的運(yùn)算。通過對控制寄存器進(jìn)行編程設(shè)置，微控制器可以控制運(yùn)算器執(zhí)行三種不同的BP神經(jīng)網(wǎng)絡(luò)在神經(jīng)元節(jié)點(diǎn)上的運(yùn)算，其中所述說的BP神經(jīng)網(wǎng)絡(luò)學(xué)習(xí)算法指三種典型的學(xué)習(xí)算法，即BP標(biāo)準(zhǔn)算法、附加動(dòng)量項(xiàng)算法及學(xué)習(xí)速率自適應(yīng)調(diào)節(jié)算法。多個(gè)神經(jīng)元處理器串聯(lián)可實(shí)現(xiàn)流水運(yùn)算，具有靈活性高，實(shí)用性強(qiáng)的特點(diǎn)，適合用于嵌入式硬件BP神經(jīng)網(wǎng)絡(luò)應(yīng)用領(lǐng)域。
文檔編號G05B13/04GK102004446SQ20101056482
公開日2011年4月6日 申請日期2010年11月25日 優(yōu)先權(quán)日2010年11月25日
發(fā)明者黃晞 申請人:福建師范大學(xué)