一種具有失調(diào)抑制和溫度補償?shù)膩嗛撝礳mos基準(zhǔn)電壓源電路的制作方法
【專利摘要】本發(fā)明涉及一種具有失調(diào)抑制和溫度補償?shù)膩嗛撝礐MOS基準(zhǔn)電壓源電路。該亞閾值CMOS基準(zhǔn)電壓源電路包括啟動電路11、電流偏置電路13，箝位運放電路15、基準(zhǔn)源核心電路17、電壓源VDD、接地端GND及輸出端VREF，其中，在基準(zhǔn)源核心電路17中通過使用偽串聯(lián)晶體管與電阻并聯(lián)的結(jié)構(gòu)，利用偽串聯(lián)晶體管的負(fù)溫度特性對基準(zhǔn)電壓源輸出進(jìn)行溫度曲率補償。即采用失調(diào)按比例縮小技術(shù)的亞閾值CMOS基準(zhǔn)電壓源電路能有效地減小運放失調(diào)電壓對基準(zhǔn)電壓的影響。
【專利說明】
一種具有失調(diào)抑制和溫度補償?shù)膩嗛撝礐MOS基準(zhǔn)電壓源電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及模擬集成電路技術(shù)領(lǐng)域，特別涉及一種具有失調(diào)抑制和溫度補償?shù)膩?閾值CMOS基準(zhǔn)電壓源電路。
【背景技術(shù)】
[0002] 如今以無線體域網(wǎng)(Wireless Body Area Network,簡稱WBAN)、能量獲取技術(shù)為 代表的低壓低功耗應(yīng)用受到了越來越多的關(guān)注。在這些應(yīng)用中，需要基準(zhǔn)源盡可能滿足低 電源電壓，低功耗、小尺寸以及高精度的要求。傳統(tǒng)的CMOS帶隙基準(zhǔn)源雖然精度較高，但BE 結(jié)需要正向偏置，因此電源電壓要在IV左右。為了滿足低電源電壓的應(yīng)用要求，亞閾值M0S 的基準(zhǔn)源的設(shè)計得到了發(fā)展。
[0003] 然而，亞閾值M0S在應(yīng)用中存在以下兩個比較嚴(yán)重的問題：
[0004] 第一、溫度系數(shù)較高。亞閾值M0S產(chǎn)生基準(zhǔn)電壓的原理與雙極結(jié)型晶體管(Bipolar Junction Transistor,簡稱BJT)類似。利用閾值電壓Vth的負(fù)溫度系數(shù)和兩個亞閾值M0S的 柵源電壓之差A(yù)VCS的正溫度系數(shù)可以獲得零溫度系數(shù)。但V th高階項的值遠(yuǎn)大于VBE的高階 項，因此亞閾值M0S的溫度系數(shù)往往較高，在幾十ppm/°C。所以，為了進(jìn)一步降低溫度系數(shù)， 需要考慮高階項的影響，進(jìn)行曲率補償。
[0005] 第二、由于M0S管的失配，箝位電路存在失調(diào)。請參見圖1，圖1為現(xiàn)有技術(shù)的一種亞 閾值M0S基準(zhǔn)源的電路結(jié)構(gòu)示意圖。箝位電路的失調(diào)會使基準(zhǔn)源的AV CS或PTAT (Proportional To Absolute Temperature)電流出現(xiàn)偏差。更進(jìn)一步的，箝位電路的失調(diào) 會被電阻的比例放大進(jìn)而影響基準(zhǔn)電壓的精度。
[0006] 針對失調(diào)的消除，第一種方法是增加M0S器件尺寸，但抑制失調(diào)的效果有限，且是 以犧牲面積為代價。第二種方法是采用斬波技術(shù)來消除失調(diào)。然后，斬波技術(shù)雖然可以減小 運放失調(diào)，從而使得基準(zhǔn)電壓的偏差降低，但斬波技術(shù)需要額外的時鐘產(chǎn)生電路和濾波電 路，增大了芯片面積和功耗。因此，如何設(shè)計一種失調(diào)抑制的基準(zhǔn)電壓源就變得及其重要。

【發(fā)明內(nèi)容】

[0007] 因此，為解決現(xiàn)有技術(shù)存在的技術(shù)缺陷和不足，本發(fā)明提出一種具有失調(diào)抑制和 溫度補償?shù)膩嗛撝礐MOS基準(zhǔn)電壓源電路。
[0008] 本發(fā)明從降低溫度系數(shù)和抑制失調(diào)出發(fā)，提出了一種失調(diào)抑制和曲率補償?shù)膩嗛?值CMOS實現(xiàn)的基準(zhǔn)電壓源。該基準(zhǔn)電壓源在較低的電源電壓下工作，實現(xiàn)了低功耗。失調(diào)抑 制與曲率補償使得基準(zhǔn)電壓源實現(xiàn)了高精度。
[0009 ]具體地，本發(fā)明一個實施例提出的一種具有失調(diào)抑制和溫度補償?shù)膩嗛撝礐MOS基 準(zhǔn)電壓源電路1 〇，包括啟動電路11、電流偏置電路13，箝位運放電路15、基準(zhǔn)源核心電路17、 電壓源VDD、接地端GND及輸出端VREF，其中：
[0010] 所述基準(zhǔn)源核心電路17包括第四電阻R4、第五電阻取、第六電阻R6、第七電阻辦、第 十 PM0S 管 MP1Q、第^^一PM0S 管 MP11、第十二 PM0S 管 Mm、第十三 PM0S 管 MP13、第十四 PM0S 管 MP14、 第十五PMOS管Mp15、第^^一NM0S管Mm、第十二NM0S管吣12及第十三NM0S管M N13;
[0011] 其中，所述第四電阻R4與所述第十一 NM0S管Mm，所述第五電阻R5、所述第十二NM0S 管勵12與所述第七電阻R?，所述第六電阻R 6與所述第十三W0S管編13分別串接后并接于所述 輸出端VREF與所述接地端GND之間；所述第十一NM0S管Mm的控制端電連接至所述第五電阻 Rs與所述第十二MTOS管勵 12串接形成的節(jié)點B處;所述第十二NM0S管MN12的控制端與所述第 十三匪0S管M N13的控制端均電連接至所述第六電阻R6與所述第十三匪0S管MN13串接形成的 節(jié)點C處；
[0012] 所述第十PM0S管MP1Q與所述第^^一PM0S管Mm串接后并接于所述第四電阻R4的兩 端，且所述第十PM0S管Mp1Q的控制端電連接至所述第十PM0S管Mp1Q與所述第^^一PM0S管M P11 串接形成的節(jié)點處，所述第十一 PM0S管Mm的控制端電連接至所述第四電阻R4和所述第十 一 NM0S管Mm串接形成的節(jié)點A處；
[0013] 所述第十二PM0S管MP12與所述第十三PM0S管MP13串接后并接于所述第五電阻R 5的 兩端，且所述第十二PM0S管辦12的控制端電連接至所述第十二PM0S管MP12與所述第十三PM0S 管M P13串接形成的節(jié)點處，所述第十三PM0S管MP13的控制端電連接至所述第五電阻R5和所述 第十二NM0S管_ 12串接形成的節(jié)點B處；
[0014] 所述第十四PM0S管MP14與所述第十五PM0S管MP15串接后并接于所述第六電阻R 6的 兩端，且所述第十四PM0S管MP14的控制端電連接至所述第十四PM0S管MP14與所述第十五PM0S 管M P15串接形成的節(jié)點處，所述第十五PM0S管MP15的控制端電連接至所述第六電阻R6和所述 第十三NM0S管M N13串接形成的節(jié)點C處。
[0015]在本發(fā)明的一個實施例中，所述啟動電路11包括第一 PM0S管Mpl、第二、 第三PM0S管Mp3、第四PM0S管MP4、第十六PM0S管Mp16、第十七PM0S管M Pn、第十八PM0S管Mp18、第 十九PM0S管Mpl9、第一 NM0S管Mnl、第二NM0S管Mn2、第三NM0S管Mn3、第四NM0S管M n4、第五NM0S管 Mn5 ；
[0016] 其中，所述第十六PM0S管Mp16、所述第十七PM0S管Mpl7、所述第十八PM0S管M p18及所 述第十九PM0S管Mp19和所述第一匪0S管Mnl串接于所述電壓源V DD和所述接地端GND之間，且 所述第十六PM0S管Mp16、所述第十七PM0S管M Pn、所述第十八PM0S管Mp18和所述第十九PM0S管 Mp19的控制端串接后電連接至所述接地端GND;所述第一 PM0S管Mpl與所述第二PM0S管Mp2并 接后與所述第二NM0S管M n2串接于所述電壓源VDD和所述接地端GND之間，所述第一PM0S管Mpl 的控制端電連接至所述第二PM0S管Mp2與所述第二匪0S管Mn2串接形成的節(jié)點處，所述第二 PM0S管M p2的控制端電連接至所述第四PM0S管MP4的控制端，所述第一匪0S管Mnl的控制端與 所述第二匪0S管M n2的控制端均電連接至所述第十九PM0S管Mp19和所述第一匪0S管Mnl串接 形成的節(jié)點處;所述第三PM0S管M p3電連接至所述電壓源VDD與所述電流偏置電路13之間且 其控制端電連接至所述第二PM0S管M p2與所述第二匪0S管Mn2串接形成的節(jié)點處;所述第三 NM0S管Mn3與所述第四NM0S管M n4并接后與所述第四PM0S管MP4串接于所述接地端GND與所述 電壓源VDD之間，所述第三匪0S管M n3的控制端電連接至所述第四匪0S管Mn4與所述四PM0S管 Mp4串接形成的節(jié)點處，所述第四匪03管14的控制端電連接第二節(jié)點B處;所述第五NM0S管 M n5電連接至所述箝位運放電路15與所述接地端GND之間且其控制端電連接至所述第四NM0S 管14與所述四?105管仏4串接形成的節(jié)點處。
[0017] 在本發(fā)明的一個實施例中，所述電流偏置電路13包括第五PM0S管Mp5、第六PM0S管 MP6、第六NMOS管Mn6、第七NMOS管MP6和第一電阻Ri;
[0018] 其中，所述第五PM0S管Mp5、所述第六NMOS管Mn6和所述第一電阻辦，所述第六PM0S管 Mp6和所述第七匪03管1分別串接后電連接至所述電壓源VDD和所述接地端GND之間；所述第 五PM0S管M p5的控制端與所述第六PM0S管Mp6的控制端均電連接至所述第五PM0S管Mp5和所述 第六NM0S管M n6串接后形成的節(jié)點處且進(jìn)一步電連接至所述第四?1^管^的控制端;所述 第六匪0S管Mn6和所述第七匪03管17的控制端均電連接至所述第六PM0S管M p6與所述第七 匪〇3管17串接形成的節(jié)點處。
[0019] 在本發(fā)明的一個實施例中，所述箝位運放電路15包括第二電阻R2、第一電容&、第 七PM0S管M P7、第八PM0S管Mp8、第九PM0S管Mp9、第二電容C2、第三電阻R 3、第八NM0S管Mn8、第九 NM0S 管 Mn9 和第十 NM0S 管 Mni〇;
[0020] 其中，所述第七PM0S管MP7與所述第八匪0S管Mn8、所述第八PM0S管Mp8與所述第九 NM0S管Mn9分別串接后并接于所述電壓源VDD和所述第十NM0S管MnlQ的一端之間，且所述第十 NM0S管M nlQ的另一端電連接至所述接地端GND;所述第七PM0S管MP7的控制端與所述第八PM0S 管M p8的控制端分別電連接至所述第八PM0S管Mp8與所述第九匪0S管Mn9串接后形成的節(jié)點 處，所述第八NM0S管M n8的控制端電連接第一節(jié)點A處，所述第十匪0S管MnlQ的控制端電連接 至所述第六PM0S管M p6與所述第七NM0S管Mn7串接形成的節(jié)點處;所述第二電阻R2與所述第一 電容(^串接后并接于所述第七?1^管^的兩端;所述第九?105管^、所述第二電容C 2及所 述第三電阻R3串接后電連接至所述電壓源Vdd和所述第九NM0S管Mn9的控制端之間，且所述第 九PM0S管M p9的控制端電連接至第七與所述第八NM0S管Mn8串接形成的節(jié)點處;所 述輸出端Vref電連接至所述第九PM0S管M p9與所述第二電容&串接形成的節(jié)點處。
[0021 ] 本發(fā)明實施例，通過使用偽串聯(lián)晶體管Mp1Q和Mpll具12和心 3爲(wèi)12和心3與電阻R4、 R5、R6并聯(lián)的結(jié)構(gòu)，利用偽串聯(lián)晶體管的負(fù)溫度特性對基準(zhǔn)電壓源輸出進(jìn)行曲率補償，在-25 °C~85°C范圍內(nèi)，可以優(yōu)化基準(zhǔn)電壓源的溫度系數(shù)。該基準(zhǔn)源采用一種失調(diào)按比例縮小技 術(shù)，將運放失調(diào)搬移到對基準(zhǔn)電壓影響較小的節(jié)點，在不犧牲芯片面積與功耗的前提下，有 效地抑制失調(diào)。
[0022]通過以下參考附圖的詳細(xì)說明，本發(fā)明的其它方面和特征變得明顯。但是應(yīng)當(dāng)知 道，該附圖僅僅為解釋的目的設(shè)計，而不是作為本發(fā)明的范圍的限定，這是因為其應(yīng)當(dāng)參考 附加的權(quán)利要求。還應(yīng)當(dāng)知道，除非另外指出，不必要依比例繪制附圖，它們僅僅力圖概念 地說明此處描述的結(jié)構(gòu)和流程。
【附圖說明】
[0023]下面將結(jié)合附圖，對本發(fā)明的【具體實施方式】進(jìn)行詳細(xì)的說明。
[0024]圖1為現(xiàn)有技術(shù)的一種具有失調(diào)抑制與溫度補償?shù)膩嗛撝礛0S基準(zhǔn)源電路的電路 結(jié)構(gòu)示意圖；
[0025]圖2為本發(fā)明實施例的一種具有失調(diào)抑制與溫度補償?shù)膩嗛撝礐MOS基準(zhǔn)電壓源電 路的電路結(jié)構(gòu)不意圖；
[0026]圖3為本發(fā)明實施例的箝位運放電路存在輸入失調(diào)電壓Vos的傳統(tǒng)基準(zhǔn)電壓源電路 圖；
[0027]圖4為本發(fā)明實施例的一種具有失調(diào)抑制與溫度補償?shù)膩嗛撝礐MOS基準(zhǔn)電壓源電 路中對VREF進(jìn)行蒙特卡洛分析的仿真波形圖；
[0028] 圖5為本發(fā)明實施例的一種具有失調(diào)抑制與溫度補償?shù)膩嗛撝礐MOS基準(zhǔn)電壓源電 路輸出電壓在25°C時隨電源電壓變化的仿真波形圖。
【具體實施方式】
[0029] 為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明 的【具體實施方式】做詳細(xì)的說明。
[0030] 實施例一
[0031] 請參見圖2，圖2為本發(fā)明實施例的一種具有失調(diào)抑制與溫度補償?shù)膩嗛撝礐MOS基 準(zhǔn)電壓源電路的電路結(jié)構(gòu)示意圖。本發(fā)明的亞閾值CMOS基準(zhǔn)電壓源電路可以廣泛地應(yīng)用于 數(shù)字、模擬、混合集成電路設(shè)計領(lǐng)域，如：電源管理芯片等芯片。該亞閾值CMOS基準(zhǔn)電壓源電 路包括啟動電路11、電流偏置電路13，箝位運放電路15、基準(zhǔn)源核心電路17、電壓源V DD、接地 端GND及輸出端VREF。具體地：
[0032] 所述基準(zhǔn)源核心電路17包括第四電阻R4、第五電阻抱、第六電阻R6、第七電阻R?、第 十 PM0S 管 Mp1Q、第^^一PM0S 管 Mpn、第十二 PM0S 管 Mp12、第十三 PM0S 管 Mp13、第十四 PM0S 管 MP14、 第十五PM0S管Mp15、第^^一NM0S管Mm、第十二NM0S管吣 12及第十三NM0S管MN13;
[0033] 其中，所述第四電阻R4與所述第十一 NM0S管Mm，所述第五電阻R5、所述第十二NM0S 管勵12與所述第七電阻R?，所述第六電阻R6與所述第十三W0S管編13分別串接后并接于所述 輸出端VREF與所述接地端GND之間；所述第十一NM0S管Mm的控制端電連接至所述第五電阻 Rs與所述第十二MTOS管勵 12串接形成的節(jié)點B處;所述第十二NM0S管MN12的控制端與所述第 十三匪0S管M N13的控制端均電連接至所述所述第六電阻R6與所述第十三匪0S管MN13串接形 成的節(jié)點C處；
[0034] 所述第十PM0S管MP1Q與所述第^^一PM0S管Mm串接后并接于所述第四電阻R4的兩 端，且所述第十PM0S管Mp1Q的控制端電連接至所述第十PM0S管Mp1Q與所述第^^一PM0S管M P11 串接形成的節(jié)點處，所述第十一 PM0S管Mm的控制端電連接至所述第四電阻R4和所述第十 一 NM0S管Mm串接形成的節(jié)點A處；
[0035] 所述第十二PM0S管MP12與所述第十三PM0S管MP13串接后并接于所述第五電阻R 5的 兩端，且所述第十二PM0S管辦12的控制端電連接至所述第十二PM0S管MP12與所述第十三PM0S 管M P13串接形成的節(jié)點處，所述第十三PM0S管MP13的控制端電連接至所述第五電阻R5和所述 第十二NM0S管_ 12串接形成的節(jié)點B處；
[0036] 所述第十四PM0S管MP14與所述第十五PM0S管MP15串接后并接于所述第六電阻R 6的 兩端，且所述第十四PM0S管MP14的控制端電連接至所述第十四PM0S管MP14與所述第十五PM0S 管M P15串接形成的節(jié)點處，所述第十五PM0S管MP15的控制端電連接至所述第六電阻R6和所述 第十三NM0S管M N13串接形成的節(jié)點C處。
[0037] 所述啟動電路11包括第一 PM0S管Mpl、第二PM0S管Mp2、第三PM0S管Mp3、第四PM0S管 MP4、第十六PM0S管Mpl6、第十七PM0S管MPn、第十八PM0S管M pl8、第十九PM0S管Mpl9、第一 NM0S管 Mnl、第二 NM0S 管 Mn2、第三 NM0S 管 Mn3、第四 NM0S 管 Mn4、第五 NM0S 管 Mn5;
[0038] 其中，所述第十六PM0S管Mp16、所述第十七PM0S管Mp17、所述第十八PM0S管M p18及所 述第十九PM0S管Mp19和所述第一匪0S管Mnl串接于所述電壓源VDD和所述接地端GND之間，且 所述第十六PMOS管Mp16、所述第十七PMOS管MPn、所述第十八PMOS管Mp18和所述第十九PMOS管 Mp19的控制端串接后電連接至所述接地端GND;所述第一 PM0S管Mpl與所述第二PM0S管Mp2并 接后與所述第二NM0S管M n2串接于所述電壓源VDD和所述接地端GND之間，所述第一PMOS管Mpl 的控制端電連接至所述第二PMOS管Mp2與所述第二匪OS管Mn2串接形成的節(jié)點處，所述第二 PMOS管M p2的控制端電連接至所述第四PMOS管MP4的控制端，所述第一匪0S管Mnl的控制端與 所述第二匪0S管M n2的控制端均電連接至所述第十九PMOS管Mp19和所述第一匪0S管Mnl串接 形成的節(jié)點處;所述第三PMOS管M p3電連接至所述電壓源VDD與所述電流偏置電路13之間且 其控制端電連接至所述第二PMOS管M p2與所述第二匪0S管Mn2串接形成的節(jié)點處;所述第三 NM0S管Mn3與所述第四NM0S管M n4并接后與所述第四PMOS管MP4串接于所述接地端GND與所述 電壓源VDD之間，所述第三匪0S管M n3的控制端電連接至所述第四匪0S管Mn4與所述四PMOS管 Mp4串接形成的節(jié)點處，所述第四匪03管14的控制端電連接第二節(jié)點B;所述第五NM0S管Mn5 電連接至所述箝位運放電路15與所述接地端GND之間且其控制端電連接至所述第四NM0S管 Mn4與所述四?105管^串接形成的節(jié)點處。
[0039] 所述電流偏置電路13包括第五PM0S管Mp5、第六PM0S管Mp6、第六匪0S管M n6、第七 NM0S管MP6和第一電阻Ri;
[0040] 其中，所述第五PMOS管Mp5、所述第六NM0S管Mn6和所述第一電阻辦，所述第六PMOS管 Mp6和所述第七匪03管1分別串接后電連接至所述電壓源VDD和所述接地端GND之間；所述第 五PM0S管Mp5的控制端與所述第六PM0S管Mp6的控制端均電連接至所述第五PM0S管M p5和所述 第六NM0S管Mn6串接后形成的節(jié)點處且進(jìn)一步電連接至所述第四?1^管^的控制端;所述 第六匪0S管M n6和所述第七匪03管17的控制端均電連接至所述第六PM0S管Mp6與所述第七 匪〇3管17串接形成的節(jié)點處。
[0041 ] 所述箝位運放電路15包括第二電阻R2、第一電容心、第七PM0S管MP7、第八PM0S管 Mp8、第九PM0S管Mp9、第二電容C2、第三電阻R3、第八匪0S管M n8、第九匪0S管Mn9和第十匪0S管 MnlO；
[0042] 其中，所述第七PMOS管MP7與所述第八匪0S管Mn8、所述第八PMOS管M p8與所述第九 NM0S管Mn9分別串接后并接于所述電壓源VDD和所述第十NM0S管MnlQ的一端之間，且所述第十 NM0S管MnlQ的另一端電連接至所述接地端GND;所述第七PM0S管MP7的控制端與所述第八PM0S 管M p8的控制端分別電連接至所述第八PMOS管Mp8與所述第九匪0S管Mn9串接后形成的節(jié)點 處，所述第八NM0S管M n8的控制端電連接第一節(jié)點A處，所述第十匪0S管MnlQ的控制端電連接 至所述第六PM0S管M p6與所述第七NM0S管Mn7串接形成的節(jié)點處;所述第二電阻R2與所述第一 電容(^串接后并接于所述第七?1^管^的兩端;所述第九?105管^、所述第二電容C 2及所 述第三電阻R3串接后電連接至所述電壓源Vdd和所述第九NM0S管Mn9的控制端之間，且所述第 九PM0S管M p9的控制端電連接至第七與所述第八NM0S管Mn8串接形成的節(jié)點處;所 述輸出端Vref電連接至所述第九PM0S管M p9與所述第二電容&串接形成的節(jié)點處。
[0043]本發(fā)明實施例中，啟動電路用于啟動電流偏置電路與箝位運放電路；電流偏置電 路用于為箝位運放電路提供偏置電流;箝位運放電路用于箝制帶隙基準(zhǔn)源核心電路中節(jié)點 A與節(jié)點B的電壓值;帶隙基準(zhǔn)源核心電路用于利用偽串聯(lián)晶體管進(jìn)行曲率補償以及利用失 調(diào)按比例縮小技術(shù)減小所述箝位運放電路的失調(diào)，并且產(chǎn)生基準(zhǔn)電壓。具體的有益效果包 括如下：
[0044] 1、采用偏置于亞閾值區(qū)M0S管代替雙極型晶體管，實現(xiàn)了基準(zhǔn)電壓源電在低電源 電壓下工作并且實現(xiàn)了基準(zhǔn)電壓源的低功耗。
[0045] 2、采用了偽串聯(lián)晶體管與電阻并聯(lián)的結(jié)構(gòu)代替電阻，利用串聯(lián)晶體管的負(fù)溫度系 數(shù)特性對基準(zhǔn)電壓的溫度系數(shù)進(jìn)行二階曲率補償，提高了基準(zhǔn)電壓源的精度。
[0046] 3、使用了失調(diào)按比例縮小技術(shù)，抑制了箝位運放中的失調(diào)對基準(zhǔn)電壓的影響，進(jìn) 一步提高了基準(zhǔn)電壓源的精度。
[0047] 實施例二
[0048]本實施例在上述實施例的基礎(chǔ)上，對本發(fā)明的具有失調(diào)抑制與溫度補償?shù)膩嗛撝?CMOS基準(zhǔn)電壓源電路進(jìn)行詳細(xì)描述。請一并參見圖2、圖3、圖4及圖5,圖3為本發(fā)明實施例的 箝位運放電路存在輸入失調(diào)電壓Vos的傳統(tǒng)基準(zhǔn)電壓源電路圖；圖4為本發(fā)明實施例的一種 亞閾值CMOS基準(zhǔn)電壓源中對V REF進(jìn)行蒙特卡洛分析的仿真波形圖；圖5為本發(fā)明實施例的一 種亞閾值CMOS基準(zhǔn)電壓源電路輸出電壓在25°C時隨電源電壓變化的仿真波形圖。該亞閾值 CMOS基準(zhǔn)電壓源電路具體包括啟動電路、電流偏置電路、箝位運放電路與基準(zhǔn)源核心電路。 [0049]進(jìn)一步地，所述啟動電路包括 PM0S 管 Mpl6、PM0S 管 Mpn、PM0S 管 Mpl8、PM0S 管 Mpl9、PM0S 管 MPi、PM0S 管 Mp2、PM0S 管 MP3、PM0S 管 MP4、NM0S 管 Mni、NM0S 管 Mn2、NM0S 管 Mn3、NM0S 管 Mn4、NM0S 管 Mn5 〇
[0050] 在所述啟動電路中，1_|17爲(wèi)18具19串聯(lián)在一起，8卩^16的漏極接. 17源極，類推 之;]\^16、]\^17、]/[1)18爲(wèi)19的源極與各自漏極相接;]/[ 1)16爲(wèi)1、]\11)2爲(wèi)3、]/[1)4的源極與各自的襯底均與 VDD相接;]^16、]\^17具18具19的柵極均接到地;]/[1)19的漏極與]\ /[111的漏極、柵極與]\1112的柵極相接； Mnl、Mn2、Mn3、Mn4、Mn5的源極與各自襯底均與地相接;Mn2的漏極，Mp 1的漏極、柵極，Mp3的柵極， 以及Mp2的漏極相接;Mp2的柵極與Mp4的柵極相接;Mp4的漏極，M n3的柵極、源極，Mn4的漏極以及 Mn5的柵極相接。
[0051 ] 進(jìn)一步地，所述電流偏置電路包括PM0S管Mp5、PM0S管Mp6，NM0S管M n6、NM0S管Mn7、電 阻Ri〇
[0052]在所述電流偏置電路中，Mp5與'的源極、襯底與VDD相接;Mp5的柵極、漏極，M P4的柵 極，Mp2的柵極，以及Mn6的漏極相接;Mn6的源極與仏的一端相接;h的另一端，M n6的襯底，Mn7的 源極、襯底與地相接;Mn6的柵極，Mn7的漏極、柵極，M p6的漏極，以及所述啟動電路中的Mp3的漏 極相接。
[0053] 進(jìn)一步地，所述箝位運放電路包括PM0S管MP7，PM0S管Mp8，PM0S管M p9，匪0S管Mn8， NM0S管Mn9，NM0S管MnlQ，電阻R2，電阻R3，電容&，電容C 2。
[0054] 在所述箝位運放電路中，電阻R2的一端，MP7、Mp8、Mp9的源和襯底與V DD相接;R2的另 一端與Ci的一端相接的另一端，MP7的漏極，M p9的柵極，Mn8的漏極，以及所述啟動電路中的 Mn5的漏極相接;MnS的源極與Mn9的源極與的MnlO漏極相接;MnlO的源極、襯底，Mn8、Mn9的襯底與 地相接;M n9的漏極與Mp8的漏極柵極相接;Mn9的柵極與R3的一端相接;R 3的另一端與C2的一端 相接;C2的另一端與的Mp9漏端相接。
[0055] 進(jìn)一步地，所述基準(zhǔn)源核心電路包括PM0S管Mp1Q，PM0S管Mpll，PM0S管M p12，PM0S管 Mpl3，PM0S管Mpl4，PM0S管Mpl5，NM0S管M nll，NM0S管Mnl2，NM0S管Mnl3，電阻R4，電阻R5，電阻R6，電 阻R7。在所述基準(zhǔn)電壓源核心電路中，11)1()爲(wèi)11為12爲(wèi) 13為14爲(wèi)15分別構(gòu)成偽串聯(lián)晶體管。 [0056] 在所述基準(zhǔn)源核心電路中，M p1Q與MPn串聯(lián)后與R4并聯(lián)，即Mp1Q的源極與R4-端相接， MPio的漏極與的Mpll源極相接，Mpll的漏極與R4的另一端相接;M pl2i5Mpl^聯(lián)后與R4并聯(lián)，SP Mpl2的源極與抱一端相接，Mpl2的漏極與的Mpl3源極相接，M pl3的漏極與抱的另一端相接;Mpl4與 Mpl^聯(lián)后與R4并聯(lián)，即M pl4的源極與R6-端相接，Mpl4的漏極與的Mpl5源極相接，M pl5的漏極與 R6的另一端相接;1_爲(wèi)11具12爲(wèi)13具 14爲(wèi)15的源極分別和其各自襯底相接為1〇爲(wèi)11為 12、 Mpl3，Mpl4、Mpl5的柵極分別和各自漏極相接;R4的一端，MplO的源極、襯底，R5的一端，M P12的源 極、襯底，R 6-端，Mp 14的源極、襯底均與基準(zhǔn)電壓源核心電路的輸出Vr E F相接;R4的另一端與 MP11的漏極、柵極，Mnll的漏極，以及所述的箝位運放電路的M n8的柵極相接;Mnll的源極、襯底， Mnl2的襯底，R7的一端，以及的Mnl3的源極襯底均相接;Mnll的柵極，Mnl2的漏極，R5的一端，M p13 的漏極，以及所述箝位運放電路的的Mn9的柵極相接;Mnl2的柵極與的柵極、M nl3漏極，R6的一 端，Mpl5的柵極、漏極相接。
[0057] 下面，對于本發(fā)明的亞閾值CMOS基準(zhǔn)電壓源與未采用偽串聯(lián)二極管的基準(zhǔn)電壓源 進(jìn)行對比。
[0058] 對于未采用偽串聯(lián)二極管的基準(zhǔn)電壓源(參見圖1)，其輸出電壓為：
[0060] 所述等式（1 )中，VgsMnll為匪03管111的柵源電壓，Vt為熱電壓，n為亞閾值區(qū)晶體管 的非理想因子常數(shù)，匪0S晶體管M nll與Mnl2與Mnl3的寬長比的比值為1:N:1。實驗表明所述等 式（1)第一項V gsMnll具有正溫度系數(shù);所述等式（1)第二項中，電阻R5、R7的溫度系數(shù)互相抵 消，I、InN為常數(shù)，以及V t具有負(fù)溫度系數(shù)。
[0061 ] 進(jìn)一步地，所述等式第一項VgsMnll與NM0S管Mnll的閾值電壓Vthq有關(guān)，則匪0S管Mnll 的柵源電壓為：
[0063] 所述等式(2)中，a和為常數(shù)系數(shù)，且設(shè)置為a>〇以及f3〈〇;yQ為NM0S管Mnll在T =的To 的電子迀移率;W/L為匪03管^11的寬長比;(^為匪05管^11的電位面積柵氧化層電容;k為玻 爾茲曼常數(shù);q為電子電荷;V?為匪0S管M nll在T = To的閾值電壓。則匪0S管Mnll的柵源電壓 VgsMnll具有二階溫度系數(shù)，進(jìn)一步地所述等式（1)第一項的溫度系數(shù)為二階;而所述等式（1) 第二項的溫度系數(shù)為一階。本發(fā)明使用偽串聯(lián)二極管后使得所述等式（1)第二項的溫度系 數(shù)從一階提升為二階，與所述等式(1)第一項的二階溫度系數(shù)匹配。
[0064]所述箝位運放電路15使所述基準(zhǔn)源核心電路17中第一電壓端VA的值與第二電壓 端的值Vb相等。電阻R4、R5和R6有相同的電阻，匪0S晶體管Mnll與Mnl2與M nl3的寬長比的比值 為1:N:1。因此可以得到所述基準(zhǔn)源核心電路17中第一電壓端VA的值、第二電壓端的值V B與 第三電壓端的值Vc都相等的關(guān)系。則使用偽串聯(lián)晶體管的基準(zhǔn)電壓源輸出電壓為：
[0066]式中，RP為偽串聯(lián)二極管的等效電阻。Rs| |RP近似為：
[0068] 式中，h為普朗克常量;i和j為常數(shù)變量。由所述等式(3)、等式(2)、[0069] 等式(4)聯(lián)立，得：
[0071 ]則基準(zhǔn)電壓源輸出電壓對溫度的偏導(dǎo)數(shù)為：
[0073]由所述等式(6)可得：
[0075]由所述等式（7)可知，通過調(diào)節(jié)電阻1?4、1?5、1?6、1? 7的電阻值以及偽串聯(lián)二極管的寬 長比，可以對基準(zhǔn)電壓源進(jìn)行二階曲率補償。
[0076]運放電路存在輸入失調(diào)電壓VQS的傳統(tǒng)基準(zhǔn)電壓源電路圖如圖1所示。所述運放電 路存在輸入失調(diào)電壓Vos的傳統(tǒng)基準(zhǔn)電壓源的輸出電壓為：
[0078] 式中，V gSMni4為NM0S管Mnl4的柵源電壓;N為NM0S管Mnl4與NM0S管M nl5的寬長比;V0S為 運放電路的輸入失調(diào)電壓。由所述等式(8)可知，輸出電壓V REF受到失調(diào)的影響為：
[0080]由等式(9)可知，失調(diào)使得VREF產(chǎn)生了 Vo s (1 +Ri i/Rg)的偏差。
[0081 ]使用失調(diào)按比例縮小技術(shù)的失調(diào)抑制與曲率補償?shù)膩嗛撝礐MOS基準(zhǔn)電壓源電路 如圖2所示。所述失調(diào)抑制與曲率補償?shù)膩嗛撝礐MOS基準(zhǔn)電壓源電路的輸出電壓受到失調(diào) 的影響為：
[0083] 式中，gmSNM0S管Mnll、Mnl2、Mnl3相同的跨導(dǎo)值。由所述等式(10)得：
[0085] 由所述等式(9)和等式（11)，設(shè)置電阻值 8。由所述等式(9)，| AVref | = 4 | AVos | ;由所述等式（10)，| AVref | = 1/4 | AVos |。即米用失 調(diào)按比例縮小技術(shù)的亞閾值CMOS基準(zhǔn)電壓源能有效地減小運放失調(diào)電壓對基準(zhǔn)電壓的影 響。
[0086] 更進(jìn)一步地，所述基準(zhǔn)電壓源的輸出電壓Vref可以為500mV。
[0087]請參見圖3,在_25°C~85°C之間，通過使用偽串聯(lián)晶體管進(jìn)行曲率補償，所述基準(zhǔn) 電壓源的溫度系數(shù)得到優(yōu)化，所述基準(zhǔn)電壓源的溫度系數(shù)可以達(dá)到8.69ppm/°C，則所述基 準(zhǔn)電壓源輸出電壓受到溫度的影響被減弱。
[0088] 請參見圖4,所述基準(zhǔn)電壓源通過使用偽串聯(lián)晶體管與電阻并聯(lián)的結(jié)構(gòu)，以及失調(diào) 按比例縮小技術(shù)，基準(zhǔn)源的精度得到提高，其輸出精度(標(biāo)準(zhǔn)差S除以平均值y)為1.386 %。
[0089] 請參見圖5,所述基準(zhǔn)源最低可在0.6V電源電壓下工作，滿足低電源電壓的要求。
[0090] 綜上所述，本文中應(yīng)用了具體個例對本發(fā)明一種具有失調(diào)抑制與溫度補償?shù)膩嗛?值CMOS基準(zhǔn)電壓源電路的原理及實施方式進(jìn)行了闡述，以上實施例的說明只是用于幫助理 解本發(fā)明的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在 【具體實施方式】及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā) 明的限制，本發(fā)明的保護(hù)范圍應(yīng)以所附的權(quán)利要求為準(zhǔn)。
【主權(quán)項】
1. 一種具有失調(diào)抑制和溫度補償?shù)膩嗛撝礐M 0 S基準(zhǔn)電壓源電路（10)，包括啟動電路 (11)、電流偏置電路（13)，箝位運放電路（15)、基準(zhǔn)源核心電路（17)、電壓源(V DD)、接地端 (GND)及輸出端(VREF)，其特征在于： 所述基準(zhǔn)源核心電路（17)包括第四電阻(R4)、第五電阻(R5)、第六電阻(R6)、第七電阻 (R7)、第十PMOS管(MP1〇)、第^^一PMOS管(MP11)、第十二PMOS管(Mp 12)、第十三PMOS管(Mp13)、第 十四PMOS管(MP14)、第十五PMOS管(Mp 15 )、第^^一NMOS管(Mm)、第十二NMOS管(MN12)及第十三 NMOS 管(Mm3); 其中，所述第四電阻(R4)與所述第十一 NMOS管(MN11)，所述第五電阻(R5)、所述第十二 匪OS管(MN12)與所述第七電阻(R7)，所述第六電阻(R6)與所述第十三NMOS管(M N13)分別串接 后并接于所述輸出端(Vref)與所述接地端(GND)之間；所述第十一匪0S管(Mm)的控制端電 連接至所述第五電阻（Rs)與所述第十二NMOS管(M N12)串接形成的節(jié)點（B)處;所述第十二 匪0S管(MN12)的控制端與所述第十三NMOS管(M N13)的控制端均電連接至所述第六電阻(R6) 與所述第十三NMOS管(MN13)串接形成的第三節(jié)點(C)處； 所述第十PMOS管(MP1Q)與所述第十一 PMOS管(Mm)串接后并接于所述第四電阻(R4)的兩 端，且所述第十PMOS管(MP1Q)的控制端電連接至所述第十PMOS管(MP1Q)與所述第^^一PMOS管 (Mm)串接形成的節(jié)點處，所述第十一 PMOS管(Mm)的控制端電連接至所述第四電阻(R4)和 所述第十一NMOS管(Mm)串接形成的第一節(jié)點(A)處； 所述第十二PMOS管(MP12)與所述第十三PMOS管(Mm)串接后并接于所述第五電阻(抱）的 兩端，且所述第十二PMOS管(MP12)的控制端電連接至所述第十二PMOS管(MP12)與所述第十三 PMOS管(MP13)串接形成的節(jié)點處，所述第十三PMOS管(MP13)的控制端電連接至所述第五電阻 (Rs)和所述第十二NMOS管(M N12)串接形成的第二節(jié)點⑶處； 所述第十四PMOS管(MP14)與所述第十五PMOS管(MP15)串接后并接于所述第六電阻(R 6)的 兩端，且所述第十四PMOS管(Mm)的控制端電連接至所述第十四PMOS管(Mm)與所述第十五 PMOS管(MP15)串接形成的節(jié)點處，所述第十五PMOS管(MP15)的控制端電連接至所述第六電阻 (R 6)和所述第十三NMOS管(MN13)串接形成的第三節(jié)點(C)處。2. 如權(quán)利要求1所述的基準(zhǔn)電壓源電路（10)，其特征在于，所述啟動電路（11)包括第一 PMOS管(Mpl)、第二PMOS管(Mp2)、第三PMOS管(Mp3)、第四PMOS管(M P4)、第十六PMOS管(Mp16)、第 十七PMOS管(Mp17)、第十八PMOS管(M p18)、第十九PMOS管(Mp19)、第一NMOS管(Mnl)、第二NMOS管 (M n2)、第三NMOS管(Mn3)、第四NMOS管(Mn4)、第五NMOS管(M n5); 其中，所述第十六PMOS管(Mp16 )、所述第十七PMOS管(ΜΡπ)、所述第十八PMOS管(Mp18)及 所述第十九PMOS管(Mp19)和所述第一NMOS管(Mnl)串接于所述電壓源（V DD)和所述接地端 (GND)之間，且所述第十六PMOS管(Mp16)、所述第十七PMOS管(Μ Ρπ)、所述第十八PMOS管(Mp18) 和所述第十九PMOS管(Mp19)的控制端串接后電連接至所述接地端(GND);所述第一 PMOS管 (Mpl)與所述第二PMOS管(Mp2)并接后與所述第二NMOS管(M n2)串接于所述電壓源(VDD)和所述 接地端(GND)之間，所述第一PMOS管(M pl)的控制端電連接至所述第二PMOS管(Mp2)與所述第 二匪0S管(Mn2)串接形成的節(jié)點處，所述第二PMOS管(M p2)的控制端電連接至所述第四PMOS 管(MP4)的控制端，所述第一 NMOS管(Mnl)的控制端與所述第二匪OS管(Mn2)的控制端均電連 接至所述第十九PMOS管(M p19 )和所述第一匪0S管(Mnl)串接形成的節(jié)點處;所述第三PMOS管 (Mp3)電連接至所述電壓源(V DD)與所述電流偏置電路（13)之間且其控制端電連接至所述第 二PMOS管(Mp2)與所述第二匪OS管(Mn2)串接形成的節(jié)點處;所述第三NMOS管(M n3)與所述第 四NM0S管(Mn4)并接后與所述第四PM0S管(Mp4)串接于所述接地端(GND)與所述電壓源(V DD) 之間，所述第三NM0S管(Mn3)的控制端電連接至所述第四NM0S管(Mn4)與所述四PM0S管(M P4) 串接形成的節(jié)點處，所述第四NM0S管(Mn4)的控制端電連接第二節(jié)點(B)處;所述第五NM0S管 (M n5)電連接至所述箝位運放電路(15)與所述接地端(GND)之間且其控制端電連接至所述第 四NM0S管(M n4)與所述第四PM0S管(MP4)串接形成的節(jié)點處。3. 如權(quán)利要求2所述的基準(zhǔn)電壓源電路（10)，其特征在于，所述電流偏置電路（13)包括 第五PM0S管(Mp5 )、第六PM0S管(Mp6 )、第六NM0S管(Mn6)、第七NM0S管(Mp6 )和第一電阻(); 其中，所述第五PM0S管(Mp5 )、所述第六NM0S管(Mn6)和所述第一電阻(Ri)，所述第六PM0S 管(Mp6)和所述第七NM0S管(Mn7)分別串接后電連接至所述電壓源(VDD)和所述接地端(GND) 之間；所述第五PM0S管(M p5)的控制端與所述第六PM0S管(Mp6)的控制端均電連接至所述第 五PM0S管(M p5)和所述第六匪0S管(Mn6)串接后形成的節(jié)點處且進(jìn)一步電連接至所述第四 PM0S管(MP4)的控制端;所述第六匪0S管(Mn6)和所述第七匪0S管(Mn7)的控制端均電連接至 所述第六PM0S管(M p6)與所述第七NM0S管(Mn7)串接形成的節(jié)點處。4. 如權(quán)利要求3所述的基準(zhǔn)電壓源電路（10)，其特征在于，所述箝位運放電路（15)包括 第二電阻(R2)、第一電容(&)、第七PM0S管(M P7)、第八PM0S管(Mp8)、第九PM0S管(Mp9)、第二電 容(C 2)、第三電阻(R3)、第八NM0S管(Mn8)、第九NM0S管(Mn9)和第十NM0S管(M nl0); 其中，所述第七PM0S管(MP7)與所述第八匪OS管(Mn8)、所述第八PM0S管(M p8)與所述第九 NM0S管(Mn9)分別串接后并接于所述電壓源(VDD)和所述第十NM0S管(MnlQ)的一端之間，且所 述第十NM0S管(M nlQ)的另一端電連接至所述接地端(GND);所述第七PM0S管(MP7)的控制端與 所述第八PM0S管(M p8 )的控制端分別電連接至所述第八PM0S管(Mp8 )與所述第九匪0S管(Mn9) 串接后形成的節(jié)點處，所述第八NM0S管(Mn8)的控制端電連接第一節(jié)點(A)處，所述第十NM0S 管(MnlQ)的控制端電連接至所述第六PM0S管(Mp6)與所述第七NM0S管(M n7)串接形成的節(jié)點 處;所述第二電阻(R2)與所述第一電容(&)串接后并接于所述第七PM0S管(M p7)的兩端;所 述第九PM0S管(Mp9)、所述第二電容（C2)及所述第三電阻（R 3)串接后電連接至所述電壓源 (Vdd)和所述第九匪0S管(Mn9)的控制端之間，且所述第九PM0S管(M p9)的控制端電連接至第 七PM0S管(MP7)與所述第八NM0S管(Mn8)串接形成的節(jié)點處;所述輸出端(V REF)電連接至所述 第九PM0S管(Mp9)與所述第二電容(C2)串接形成的節(jié)點處。
【文檔編號】G05F1/565GK106055007SQ201610423338
【公開日】2016年10月26日
【申請日】2016年6月15日
【發(fā)明人】劉簾曦, 廖栩鋒, 宋宇, 沐俊超, 朱樟明, 楊銀堂
【申請人】西安電子科技大學(xué)