專利名稱：用于實現(xiàn)脈動陣列的處理方法和設備的制作方法
技術領域：
本發(fā)明涉及一種處理方法和設備，特別涉及可縮放VLIW(VeryLarge Instruction Word(超大型指令字))處理器或粗粒度可再配置處理器，用于實現(xiàn)脈動陣列類結構。
背景技術：
可編程或者可配置處理器是可在制造之后定制的預制造裝置，以便根據(jù)分別發(fā)給它的指令或者配置來執(zhí)行特定功能。這些指令或配置在處理器中被執(zhí)行時控制處理器資源(例如算術邏輯單元(ALU)，寄存器堆，互連，存儲器等)，以便在時間(即，順序地)或空間(即，并行)執(zhí)行某些操作。通常，可配置處理器將在空間上比可編程處理器執(zhí)行更多的操作，而可編程處理器將在時間上比可配置處理器執(zhí)行更多的操作。
目前已經(jīng)開發(fā)了一種用于數(shù)字信號處理器(DSP)的硅算法(algorithm-to-silicon)設計方法論，允許DSP設計者的生產(chǎn)率的巨大增加以及所得到芯片的更佳設計。該方法論最初包含以實施獨立方式捕獲一種算法。隨后，借助一組鑒別器和分析器，可以為一個固定點實施而調(diào)整和最佳化該算法。一旦達到滿意特性，就可以應用一組交互合成引擎來將固定點規(guī)范映射到目標VLIW類結構。該映射處理是非常靈活和快速的，使之有可能在非常短時間內(nèi)試驗許多替換。通常，這種VLIW類處理器結構的超大型實例可以被視為粗粒度可再配置處理器，其中其微代碼存儲器中的每個控制字是一配置。該解釋是可能的，這歸因于相應的VLIW指令的長度，其允許許多并行操作被執(zhí)行，因此主要在空間上計算。
VLIW處理器用于利用應用中可用的Instruction LevelParallelism(指令級并行性)(ILP)。為了利用ILP，在VLIW指令中同時安排數(shù)據(jù)獨立操作。
圖1是表示處理應用和應用的相應可編程處理器結構的示意圖，其中代表循環(huán)體的數(shù)據(jù)流程圖被顯示在左側。在圖1中，圓圈20代表操作，而箭頭代表操作之間的數(shù)據(jù)相關性。虛箭頭代表在循環(huán)迭代中分別消耗或產(chǎn)生的輸入或輸出值。在右側，示出了4-流出槽(issueslot)VLIW處理器10，包括四個ALU A1至A4以及用于控制ALU A1至A4操作的四個流出槽I1至I4。在此情況下，VLIW處理器10可以計算五個周期中的所示循環(huán)處理應用的一個迭代，在每個周期分別執(zhí)行兩個、四個、兩個、一個和一個操作的序列。每個周期的操作數(shù)量取決于可以同時或者并行處理(即，顯示在處理應用的一個水平線內(nèi))的操作的數(shù)量。處理應用的部分區(qū)域30示出了第二周期中的情況，其中在VLIW處理器10的一個周期中并行執(zhí)行四個操作。
需要注意，在用于循環(huán)的單迭代的循環(huán)體內(nèi)利用LIP。軟件流水線技術可以用來利用ILP交叉循環(huán)迭代，但是那些通常是難于實現(xiàn)的，并且主要僅對非常簡單和小的循環(huán)(例如，單一基本塊)是有效的。
然而，定制硬件可以重疊循環(huán)的每個迭代的執(zhí)行，使大多數(shù)計算資源在所有周期上是忙碌的。此類實施將數(shù)據(jù)局部性以及流水線利用到極至，這被稱為脈動陣列。圖2表示出顯示數(shù)字濾波器應用(例如，即可以在每個周期生成輸出樣值的FIR(有限脈沖響應)濾波器)的最后兩個抽頭的脈動陣列實施的示意圖。灰色塊是定時控制的寄存器R。所有功能單元FU在每個周期上也都是忙碌的。當輸入數(shù)據(jù)i沿“管道”向下到達右端以生成輸出數(shù)據(jù)o時，如同在“脈動”裝配線中那樣，該輸入數(shù)據(jù)i被本地處理。線acc包含部分累加。寄存器c包含乘法器的系數(shù)。因此，該結構被稱為“脈動”陣列。脈動陣列允許非常高的并行性利用，從而獲得高通過量。
在Zapata等人的“A VLSI constant geometry architecture forthe fast Hartley and Fourier transforms(用于快速哈特利和傅立葉變換的VLSI恒定幾何結構)”，IEEE Transactions on Paralleland Distributed Systems，Vol.3，No.1，pp 58-70，1992年1月中，處理器存儲器的結構基于先進先出(FIFO)隊列，以有助于脈動數(shù)據(jù)流并允許以復合數(shù)據(jù)移動和變換的地址序列的直接方式實施。這利用硬件控制、借助于簡單的復用操作予以實現(xiàn)。
因此，原則上，有可能把脈動陣列映射到VLIW處理器上。隨后，脈動陣列中的每個功能單元FU將對應于VLIW處理器中的等效單元(例如，ALU，乘法器，MAC等)并且將被分配一個流出槽。對于圖2的脈動陣列，在VLIW處理器中將需要四個流出槽用于四個功能單元FU。此外，對于每個寄存器移動，在VLIW處理器中將需要一個寄存器移動單元，每個寄存器移動對應于脈動陣列中的延遲線，具有其對應的流出槽。在圖2的脈動陣列中，提供了對應于延遲線的七個寄存器移動。因此，在VLIW處理器中將需要七個寄存器移動單元，這些移動單元具有其附加的七個流出槽。這樣，與實際操作相比，將存在更多的流出槽，并因而存在更多的控制信號和相關電路，對應于寄存器移動。此外，對訪問相同寄存器(這些寄存器需要由其它功能單元訪問)的移動單元的需要在VLIW設計中引入結構復雜性。所有這一切使脈動陣列的VLIW實施不實際。在此方面，注意，在原始脈動陣列中，借助于可以實施延遲線而沒有任何顯式控制的寄存器的FIFO線，可以在空間上對寄存器移動進行編碼。

發(fā)明內(nèi)容
本發(fā)明的一個目的是利用可編程處理器能夠?qū)崿F(xiàn)脈動陣列結構。
上述目的利用權利要求1中所要求保護的處理設備和權利要求8中所要求保護的處理方法予以實現(xiàn)。
因此，通過在處理單元的輸入上提供深度可配置寄存器裝置，可以實現(xiàn)用于實施脈動陣列的可編程處理器模板。由于能夠利用可編程處理器例如VLIW處理器實現(xiàn)脈動陣列結構，因此可以為類似于視頻流的媒體強化應用，提供主要是通過量的硬件類性能，同時保持已知處理器范例的靈活性和可編程性。甚至有可能得到編譯器，以自動生成“脈動陣列類”指令調(diào)度而不需要顯式硬件設計。編譯技術可以在該方向被擴展。
因此，可以為脈動結構的映射提供經(jīng)濟合算的VLIW模板。該模板顯著地減少了由于顯式控制對應于延遲線的所有寄存器移動操作的當前需要所造成的開銷。
寄存器裝置最好包括在處理裝置的多個功能單元的每個輸入端上提供的分布式寄存器堆。特別地，分布式寄存器堆可以包括對于各個寄存器是可尋址的深度可配置FIFO寄存器堆?？衫玫奈锢砑拇嫫鞯臄?shù)量利用硬件來固定。隨后，寄存器控制裝置可以被安排成根據(jù)從指令數(shù)據(jù)中導出的控制信號來確定FIFO寄存器堆的最后邏輯寄存器。
此外，可以提供至少一個流出槽，用于存儲指令數(shù)據(jù)。寄存器控制裝置可以被安排成使用被存儲在至少一個流出槽中的指令數(shù)據(jù)的一部分位模式，以控制寄存器裝置的深度。
在從屬權利要求中定義了其它的有益的進一步發(fā)展。


在下面，將參考附圖根據(jù)優(yōu)選實施例來描述本發(fā)明，其中圖1表示處理應用和相應的可編程處理器結構的示意圖；圖2表示脈動陣列結構的示意圖；圖3表示根據(jù)本發(fā)明的在可編程處理器中實現(xiàn)圖2的脈動陣列結構的原理示意圖；和圖4表示用于實現(xiàn)脈動陣列的根據(jù)優(yōu)選實施例的可編程處理器結構。
具體實施例方式
在圖3中，重構了圖2的脈動陣列，以使其能夠在VLIW結構中實施。使流出槽I1至I4顯式，并且在功能單元(例如ALU)的輸入端上保持包括寄存器R的先入先出(FIFO)延遲線。虛線框代表硬件中可用的但在所示的脈動配置中未使用的物理寄存器。這樣描繪的技術方案建議了一種可以有效映射脈動結構的VLIW模板。通過在功能單元FU的每個輸入上提供分布式寄存器堆，可以概括圖3中所示的直觀概念。
圖4示出了作為可有效映射脈動結構的VLIW模板的優(yōu)選實施例的可編程處理器結構。特別地，為每個功能單元FU的每個輸入提供一個分布式寄存器堆DCF。此外，提供了由若干點對點線路組成的互連網(wǎng)絡，并且該互連網(wǎng)絡通過復用器50的輸入或輸出被連接到功能單元的各自輸入。因而，點對點線路可以利用單個預定功能單元FU被寫入。盡管圖4建議了完全的連接，但是互連總線不必被全部連接。此外，功能單元FU的每個輸入可以被連接到對于各個寄存器是可尋址的標準寄存器堆RF。請注意，在圖4中，為了簡單起見，每個功能單元FU輸入的右邊輸入僅被顯示為被連接到相應的標準寄存器堆RF。但是，具有多個讀和/或?qū)懚丝诘募拇嫫鞫岩彩怯锌赡艿摹?br> 由于模板不包括任何集中式結構即分布所有資源的事實，因此模板是可縮放的，因而允許大脈動陣列(例如，16抽頭FIR濾波器或者大型矩陣乘法器)潛在需要的超大量的流出槽。
根據(jù)該優(yōu)選實施例，深度可配置寄存器堆DCF被安排在每個功能單元FU的每個輸入上。深度可配置寄存器堆DCF可以利用FIFO存儲器來實現(xiàn)，這些存儲器的最后邏輯寄存器可以利用控制信號來確定。然而，任何其它的可尋址或者可控制存儲器或寄存器結構都能夠用來實施深度可配置寄存器堆DCF，只要它們能夠根據(jù)控制或者地址信號確定延遲線中的最后邏輯存儲位置。
對于N個物理寄存器的深度可配置FIFO，可以編程FIFO的輸出，以使其位于寄存器N、N-1、N-2、......1上。通過控制FIFO的深度，我們可以控制它仿真的延遲線的數(shù)量。在圖3中，例如，如果最左的FIFO具有4個物理寄存器R，則圖4的最左的深度受控寄存器堆DCF將受最左的流出槽I1上的控制信號的控制，以便將其輸出端置于第二寄存器(N-2，N＝4)，而較下面的兩個寄存器(N，N-1)保持不用。因而，控制深度受控寄存器堆DCF的深度的控制信號是相應流出槽I1至I4中的位模式的一部分。
總之，通過在每個功能單元FU的輸入端上提供深度可配置存儲器或者寄存器堆DCF，可以實現(xiàn)用于實施脈動陣列的可編程處理器模板。深度可配置寄存器堆DCF的深度例如受相應流出槽中裝載的相應比特的控制。利用此增加，脈動陣列現(xiàn)在可以被映射到可編程處理器上，例如映射到一個VLIW處理器上，而不需要明確流出操作來實施構成陣列的延遲線的寄存器移動。所建議的模板可以被配置成實施各種脈動陣列。它提供允許硬件類數(shù)據(jù)通過量的粗粒度可再配置構造，同時它保持處理器的可編程性。
應當注意到，本發(fā)明不限于優(yōu)選實施例，而可以在任何可編程或者可配置的數(shù)據(jù)處理結構中使用，以實現(xiàn)脈動或其它的流水線結構。
權利要求
1.一種用于實現(xiàn)脈動陣列類結構的處理設備，所述設備包括a)輸入裝置，用于輸入數(shù)據(jù)；b)寄存器裝置，用于以預定順序存儲所述輸入數(shù)據(jù)；c)處理裝置，用于根據(jù)從指令數(shù)據(jù)生成的控制信號來處理從所述寄存器裝置接收的數(shù)據(jù)；和d)寄存器控制裝置，用于根據(jù)所述指令數(shù)據(jù)控制所述寄存器裝置的深度。
2.根據(jù)權利要求1所述的設備，其中所述寄存器裝置包括在所述處理裝置的多個功能單元的輸入端上提供的分布式寄存器堆。
3.根據(jù)權利要求2所述的設備，其中所述分布式寄存器堆包括對于各自寄存器是可尋址的深度可配置FIFO寄存器堆。
4.根據(jù)權利要求3所述的設備，其中所述寄存器控制裝置被安排為根據(jù)從所述指令數(shù)據(jù)導出的控制信號來確定所述FIFO寄存器堆的最后邏輯寄存器。
5.根據(jù)任何一項前面權利要求所述的設備，還包括至少一個用于存儲所述指令數(shù)據(jù)的流出槽。
6.根據(jù)權利要求5所述的設備，其中所述寄存器控制裝置被安排為使用存儲在所述至少一個流出槽中的所述指令數(shù)據(jù)的一部分位模式來控制所述寄存器裝置的所述深度。
7.根據(jù)任何一項前面權利要求所述的設備，其中所述可編程處理設備是可縮放VLIW處理器或粗粒度可再配置處理器。
8.根據(jù)權利要求2-7之中任何一項權利要求所述的設備，其中所述分布式寄存器堆被連接到由多個點對點連接線構成的互連網(wǎng)絡上。
9.根據(jù)權利要求8所述的設備，其中所述點對點互連線具有單一源。
10.根據(jù)權利要求8所述的設備，其中所述互連網(wǎng)絡被部分地連接。
11.一種用于實現(xiàn)脈動陣列類結構的處理方法，所述方法包括a)在寄存器堆中以預定順序存儲所述輸入數(shù)據(jù)；b)根據(jù)從指令數(shù)據(jù)中生成的控制信號，處理從所述寄存器堆接收的數(shù)據(jù)；和c)根據(jù)所述指令數(shù)據(jù)控制所述寄存器堆的深度。
全文摘要
本發(fā)明涉及用于實現(xiàn)脈動陣列類結構的處理方法和設備。輸入數(shù)據(jù)以預定順序被存儲在深度可配置寄存器裝置(DCF)中，并被提供給處理裝置(FU)，該處理裝置用于根據(jù)從指令數(shù)據(jù)5中生成的控制信號來處理所述輸入數(shù)據(jù)，其中根據(jù)指令數(shù)據(jù)來控制寄存器裝置(DCF)的深度。因而，脈動陣列可以被映射到可編程處理器例如VLIW處理器，而不需要明確地流出操作來實現(xiàn)寄存器移動，其中寄存器移動構成陣列的延遲線。
文檔編號G06F15/80GK1647064SQ03809124
公開日2005年7月27日 申請日期2003年4月1日 優(yōu)先權日2002年4月25日
發(fā)明者B·德奧里維拉卡斯特魯普佩 申請人:皇家飛利浦電子股份有限公司