專利名稱：可減少串列式ata分離式實體層介面訊號數(shù)的訊號編碼方法
技術(shù)領(lǐng)域：
本發(fā)明是涉及一種ATA介面的電路構(gòu)造訊號編碼方法，特別是一種可減少串列式ATA分離式實體層介面訊號數(shù)的訊號編碼方法。
背景技術(shù)：
近年來，由于資訊相關(guān)產(chǎn)業(yè)的高度發(fā)展以及人們對資訊產(chǎn)品運(yùn)算及傳輸速度的要求日益增加，使得業(yè)者不斷致力于各種傳輸介面規(guī)格的開發(fā)，就儲存介面而言，由最早傳輸速率16MBps的ATA(Advanced Technology Attachment)介面，經(jīng)不斷的改良而產(chǎn)生傳輸速率33MBps(mega byte per second)的ATA33介面、傳輸速率66MBps的ATA66介面，乃至于ATA100及ATA133等介面規(guī)格，但由于上述的介面規(guī)格是以并列(parallel)式的資料傳輸方式傳輸，不僅傳輸所需的訊號線數(shù)量較多，雜訊干擾較大，傳輸線的長度受較大的限制，而其傳輸速率的提升亦較為困難。
近來，由于各方業(yè)者不斷的嘗試開發(fā)，終于有串列(serial)式ATA介面規(guī)格面世，不僅使傳輸速率一舉提升到第一代的1.5Gbps(giga bit per second)以上，將來第二代的3.0Gbps與第三代的6.0Gbps也是指日可期，且其資料的傳輸只需四條訊號線，而其訊號線的長度也可大幅加長，實是一重大突破。
然而，目前串列式ATA介面規(guī)格的產(chǎn)品仍處于開發(fā)階段，市面上仍以并列式ATA產(chǎn)品為主流，為了兼顧擴(kuò)充性與適用性，業(yè)者于電腦系統(tǒng)的設(shè)計上仍以同時支援兩種介面規(guī)格為主。
部分業(yè)者采取的解決方案是如圖1所示，其主要是于其主控制芯片12(如南橋芯片)的儲存媒體控制器121內(nèi)增設(shè)一串列式ATA實體層(physical layerPHY)123，藉由該串列式ATA實體層123而可連接一串列式ATA裝置16(如串列式ATA硬盤)，而該儲存媒體控制器121則通過一IDE匯流排14而連接一并列式ATA裝置18(如并列式ATA硬盤)。如此的架構(gòu)雖可同時支援串列式ATA裝置及并列式ATA裝置，然而，串列式ATA實體層123因以高頻模擬電路為主，需占用較大的面積，欲將其整合到主控制芯片12中，將導(dǎo)致主控制芯片12的面積過大，且其制作生產(chǎn)的合格率難以控制。
因此，如何針對上述習(xí)用電路架構(gòu)的缺點，以及使用時所發(fā)生的問題提出一種新穎的解決方案，設(shè)計出一種簡單有效的電路構(gòu)造，不僅可減少連接所需的腳位，且可確保主控制芯片的合格率，有效降低成本，長久以來一直是使用者殷切盼望及本發(fā)明人欲行解決的困難點所在，而本發(fā)明人基于多年從事于資訊產(chǎn)業(yè)的相關(guān)研究、開發(fā)、及銷售的實務(wù)經(jīng)驗，思及改良的意念，經(jīng)多方設(shè)計、探討、試作樣品及改良后，終于研究出一種可減少串列式ATA分離式實體層介面訊號數(shù)的電路構(gòu)造及訊號編碼方法，以解決上述的問題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是，針對現(xiàn)有技術(shù)的上述不足，而提供一種不僅可減少連接所需的腳位，且可確保主控制芯片的合格率，有效降低成本的可減少串列式ATA分離式實體層介面訊號數(shù)的訊號編碼方法。
本發(fā)明的上述技術(shù)問題是由如下技術(shù)方案來實現(xiàn)的。
一種可減少串列式ATA分離式實體層介面訊號數(shù)的電路構(gòu)造，其特征是包含有一并列串列轉(zhuǎn)換器，包含一并列轉(zhuǎn)串列的轉(zhuǎn)換器及一串列轉(zhuǎn)并列的轉(zhuǎn)換器，分別利用一組并列訊號發(fā)送線及一組并列訊接收線連接至一儲存媒體控制器，用以將來自儲存媒體控制器的并列訊號轉(zhuǎn)換為串列訊號，及將串列訊號轉(zhuǎn)換為并列訊號而傳送至該儲存媒體控制器；一鎖相回路，包含一連接所述并列轉(zhuǎn)串列的轉(zhuǎn)換器的發(fā)送鎖相回路及一連接所述串列轉(zhuǎn)并列的轉(zhuǎn)換器的接收鎖相回路，連接該并列串列轉(zhuǎn)換器，用以產(chǎn)生資料訊號傳輸所需的時脈訊號，并可將一參考時脈訊號傳送至該儲存媒體控制器；至少一發(fā)送器，連接該并列轉(zhuǎn)串列轉(zhuǎn)換器，各發(fā)送器皆可將轉(zhuǎn)換為串列式的資料訊號，藉由一組串列訊號發(fā)送線傳送到其連接的一串列式ATA裝置；至少一接收器，連接該串列轉(zhuǎn)并列轉(zhuǎn)換器，各接收器皆可通過一組串列訊號接收線，將接收自所連接串列式ATA裝置的資料訊號傳送到該串列轉(zhuǎn)并列轉(zhuǎn)換器，而由串列轉(zhuǎn)并列轉(zhuǎn)換器將資料訊號轉(zhuǎn)換為并列式訊號后再傳送至儲存媒體控制器；及至少一OOB訊號偵測器，分別連接于各對應(yīng)接收器的接收訊號線，用以偵測串列式ATA裝置的運(yùn)作狀況，并可將偵測所得的多組訊號傳送至該儲存媒體控制器。
該電路構(gòu)造，除上述必要技術(shù)特征外，在具體實施過程中，還可補(bǔ)充如下其中該并列串列轉(zhuǎn)換器中的一并列轉(zhuǎn)串列的轉(zhuǎn)換器及一串列轉(zhuǎn)并列的轉(zhuǎn)換器分成為兩個獨(dú)立模塊或整合成一個合并的模塊。
其中該鎖相回路中的一發(fā)送鎖相回路及一接收鎖相回路分成為兩個獨(dú)立模塊或整合成一個合并的模塊。
其中尚包含一電源控制器，可接收來自儲存媒體控制器的多組控制訊號，以控制其重置及其他電源狀態(tài)，并可傳送一實體層就緒狀態(tài)訊號至儲存媒體控制器。
其中電源控制訊號及該實體層就緒狀態(tài)訊號是一多準(zhǔn)位狀態(tài)訊號。
其中該實體層就緒訊號包含來自該鎖相回路的一發(fā)送就緒訊號及一接收就緒訊號。
其中尚包含一控制訊號解碼器連接該并列訊號發(fā)送線，可將一包含有發(fā)送有效訊號的并列訊號解碼，并分別將解碼所得的發(fā)送有效訊號與并列資料訊號傳送到并列轉(zhuǎn)串列轉(zhuǎn)換器。
其中尚包含一狀態(tài)訊號編碼器，連接該串列轉(zhuǎn)并列轉(zhuǎn)換器，可將轉(zhuǎn)換后的并列資料訊號與來自O(shè)OB訊號偵測器的接收靜止訊號編碼后，經(jīng)由并列訊號接收線傳送到儲存媒體控制器。
其中尚包含一傳輸路徑控制器，連接各發(fā)送器及各接收器，可依儲存媒體控制器的控制訊號控制資料訊號的傳輸路徑。
其中尚包含一選擇器，連接各OOB訊號偵測器，可依儲存媒體控制器的控制訊號而選擇將其中一OOB訊號偵測器的接收靜止訊號傳送到狀態(tài)訊號編碼器。
其中該鎖相回路具有多個傳輸速率切換選擇的功能，藉由一訊號線接收儲存媒體控制器的控制訊號而切換動作。
本發(fā)明還提供一種用于上述電路的訊號編碼方法的技術(shù)方案。
一種可減少串列式ATA分離式實體層腳位數(shù)的訊號編碼方法，其特征是主要是于串列式ATA分離式實體層與儲存媒體控制器間傳遞的資料訊號中，以一編碼器與一解碼器將控制訊號與狀態(tài)訊號編入該資料訊號中，而可減少連接的腳位。
該編碼方法在具體實施過程中，還可補(bǔ)充如下技術(shù)內(nèi)容其中若該資料訊號為自儲存媒體控制器傳送到串列式ATA分離式實體層，可于發(fā)送有效訊號下降的區(qū)間中，將資料全部以0或全部以1取代。
其中若該資料訊號為自串列式ATA分離式實體層傳送到儲存媒體控制器，可于接收靜止訊號上升的區(qū)間中，將資料全部以0或全部以1取代。
本發(fā)明的優(yōu)點在于1、應(yīng)用在數(shù)字與模擬分離設(shè)計的控制芯片，在此設(shè)計架構(gòu)之下，高頻模擬電路制作于分離式實體層芯片中，而數(shù)字電路部分則可整合于儲存媒體控制器中，經(jīng)由適當(dāng)?shù)挠嵦柧幋a，可有效減少串列式ATA分離式實體層介面信號。
2、主控制芯片可將控制訊號以一多準(zhǔn)位訊號傳送到實體層芯片，實體層芯片亦可將狀態(tài)訊號以一多準(zhǔn)位訊號傳送到主控制芯片。
3、利用一訊號編碼器及一訊號解碼器，將控制訊號及狀態(tài)訊號編碼于資料訊號中，以減少連接所需的腳位。
4、利用訊號編碼的特性，而以不符合正常資料編碼的特別碼取代原有資料訊號，藉以識別辨識者。
茲為對本發(fā)明的特征、結(jié)構(gòu)及所達(dá)成的功效有進(jìn)一步的了解與認(rèn)識，謹(jǐn)佐以較佳的實施圖例及配合詳細(xì)的說明，說明如后


圖1是習(xí)用ATA介面架構(gòu)的方塊圖。
圖2是本發(fā)明一較佳實施例的電路方塊圖。
圖3是本發(fā)明另一實施例的電路方塊圖。
圖4是本發(fā)明多準(zhǔn)位電源控制信號的時序圖。
圖5是本發(fā)明實體層就緒狀態(tài)訊號的時序圖。及圖6與圖7是分別為本發(fā)明發(fā)送有效訊號解碼與接收靜止訊號編碼的時序示意圖。
具體實施例方式
首先，請參閱圖2，是本發(fā)明一較佳實施例的分離式實體層芯片電路方塊圖。如圖所示，其主要構(gòu)造是包含有一并列串列轉(zhuǎn)換器(serialize/deserializer；SerDes)、一鎖相回路(phase locked loop；PLL)、至少一發(fā)送器(transmitter)405、至少一接收器(receiver)407及至少一OOB訊號偵測器461。
本發(fā)明架構(gòu)的下的串列式ATA實體層所需元件依電路特性設(shè)計于兩個芯片中，分離式實體層芯片40包含了所有的高頻模擬電路，除此之外的實體層電路以數(shù)字電路為主并整合于儲存媒體控制器中，如將并列式ATA的8bits訊號及控制訊轉(zhuǎn)換成10bits訊號的編碼器(8B10Bencoder)與將來自串列式ATA訊號的10bits訊號轉(zhuǎn)換成8bits訊號及控制訊號的解碼器(10B8Bdecoder)及字元定位器(word alignment)等。如此，主控制芯片將不會因整合高頻模擬電路而增加芯片面積，可保持其生產(chǎn)合格率，而主控制芯片與串列式ATA分離式實體層40間連結(jié)所需的腳位亦可大量減少。
在本實施列中，其并列串列轉(zhuǎn)換器包含有一并列轉(zhuǎn)串列轉(zhuǎn)換器(serializer；PISO)423及一串列轉(zhuǎn)并列轉(zhuǎn)換器(deserializer；SIPO)443，而鎖相回路亦包含有一發(fā)送鎖相回路421及一接收鎖相回路441，其中該發(fā)送鎖相回路421是可產(chǎn)生串列式ATA分離式實體層40發(fā)送訊號所需的時脈訊號，并將該時脈訊號傳送給并列轉(zhuǎn)串列轉(zhuǎn)換器423及儲存媒體控制器作為其參考時脈訊號(RefCIK)。而并列轉(zhuǎn)串列轉(zhuǎn)換器423則根據(jù)來自儲存媒體控制器的發(fā)送有效訊號(TxValid)及取樣時脈訊號(strobe differential clock；TxStrobe，TxStrobe)將由一組并列訊號發(fā)送線(TxData[4:0])傳送過來欲發(fā)送的資料訊號轉(zhuǎn)換為串列式ATA的資料訊號(TxData)，藉由發(fā)送器405以一組串列訊號發(fā)送線(TXP1，TXN1或TXP2、TXN2)傳送至串列式ATA裝置。
在接收的部分則是由接收器408通過一組串列訊號接收線(RXP1，RXN1或RXP2，RXN2)接收來自串列式ATA裝置的訊號后傳送至串列轉(zhuǎn)并列轉(zhuǎn)換器443，而該串列轉(zhuǎn)并列轉(zhuǎn)換器443則根據(jù)接收鎖相回路441所產(chǎn)生的時脈訊號，將串列訊號轉(zhuǎn)換為并列訊號，并經(jīng)由一組并列訊號接收線(RxData[4；0])及兩條取樣時脈訊號線(RxSTrob，RxSTrob-)將資料訊號及取樣時脈訊號傳送到儲存媒體控制器。另外設(shè)有至少一OOB訊號偵測器(out of and signal detector)461，連接各串列訊號接收線，用以偵測訊號傳輸?shù)臓顟B(tài)，而將接收壓扁訊號(Squelch)、初始化訊號(Comlnit)及喚醒訊號(ComWake)傳送至儲存媒體控制器。
再者，在本實施例中因包含有兩組發(fā)送器與接收器，可同時連接一主動串列式ATA硬盤及一從屬串列式ATA硬盤，故裝置中尚設(shè)有主動從屬選擇器(master/slave selector)425及445，可接收來自儲存媒體控制器的控制訊號(Master)而選擇主動或從屬的傳輸線路。其中主動從屬選擇器425連接各發(fā)送器405，可于接收并列轉(zhuǎn)串列轉(zhuǎn)換器423的發(fā)送啟用訊號(TxEnable)后分別啟用(enble)對應(yīng)的發(fā)送器405。另一主動從屬選器445則可將對應(yīng)接收器407的資料訊號(RxData)傳送到串列轉(zhuǎn)并列轉(zhuǎn)換器443。
為了將串列式ATA分離式實體層40與儲存媒體控制器連接的腳位數(shù)減少，可于裝置中增設(shè)一選擇器403，亦可依據(jù)控制訊號(Master)而選擇將來自對應(yīng)OOB訊號偵測器461的接收靜止訊號(SigQuiet)傳送到儲存媒體控制器。另外，尚可于裝置中增設(shè)另一選擇器409，其輸入端分別連接主動從屬選擇器445與并列轉(zhuǎn)串列轉(zhuǎn)換器423，而輸出端則連接到串列轉(zhuǎn)并列轉(zhuǎn)換器443，可根據(jù)一控制訊號(Loopback)而選擇正常的發(fā)送接收路徑，或?qū)⒔?jīng)由并列轉(zhuǎn)串列轉(zhuǎn)換器423轉(zhuǎn)換后的串列訊號傳送到串列轉(zhuǎn)并列轉(zhuǎn)換器443形成一回圈，藉以測試系統(tǒng)中并列訊號與串列訊號間的編碼與解碼作業(yè)是否正確。
又，本發(fā)明的串列式ATA分離式實體層40尚設(shè)有一電源控制器(powercontroller)401，可分別接收來自儲存媒體控制器的實體層重置訊號(PhyReset)及多準(zhǔn)位電源控制訊號PartSlum1與PartSlum2，藉以對電源作一整合省電控制，其中PartSlum1與PartSlum2經(jīng)準(zhǔn)位偵測器411可得真正的電源控制訊號Partial1，Slumber1，Partial2與Slumber2。
實體芯片的狀態(tài)亦可根據(jù)來自發(fā)送鎖相回路421的發(fā)送就緒訊號(TxReady)與來自接收鎖相迥路441的接收就緒訊號(RxLocked)向儲存媒體控制器回應(yīng)一由上述二訊號經(jīng)準(zhǔn)位轉(zhuǎn)換器412組成多準(zhǔn)位(multi-level)的實體層就緒訊號(PhyReady)。
其次，請參閱圖3，是本發(fā)明另一實施例的電路方塊圖。如圖所示，其主要構(gòu)造與圖2所示其實施例大致相同，然尚可增設(shè)一控制訊號解碼器481及一狀態(tài)訊號編碼器483。其中控制訊號解碼器481是連接于該組并列訊號發(fā)送線(TxData[4:0])，用以接收一包含有發(fā)送有效訊號的資料訊號，可將該資料訊號解碼得出發(fā)送有效訊號(TxValid)后，分別傳送到并列轉(zhuǎn)串列轉(zhuǎn)換器中，可減少一連接所需的腳位。而狀態(tài)訊號編碼器483則連接于串列轉(zhuǎn)并列轉(zhuǎn)換器443，可將來自選擇器403的接收靜止訊號(SigQuiet)編碼于資料訊號中，再通過該組并列訊號接收線(RxData[4:0])傳送到儲存媒體控制器中，又可減少一連接腳位。
另外，本發(fā)明的鎖相回路尚可設(shè)有多個傳輸速率切換選擇的功能，可利用一訊號線(未顯示)連接儲存媒體控制器，藉以接收儲存媒體控制器的控制訊號而進(jìn)行不同傳輸速率的切換動作，可符合串列式ATA規(guī)格各代產(chǎn)品不同的傳輸速率。又，本發(fā)明的電路構(gòu)造是可整合而成為一分離式實體層芯片，可方便生產(chǎn)及節(jié)省成本。
請參閱圖4與圖5，是分別為本發(fā)明多準(zhǔn)位電源控制信號與多準(zhǔn)位實體層就緒狀態(tài)訊號的時序圖。如圖4所示，儲存媒體控制器將電源控制訊號經(jīng)多準(zhǔn)位轉(zhuǎn)換，以一個多準(zhǔn)位PartSlum訊號代表Partial或Slumber兩個訊號。低準(zhǔn)位狀態(tài)(V-low)代表Partial或Slumber皆無動作；中準(zhǔn)位狀態(tài)(V-mid)代表Partial；高準(zhǔn)位狀態(tài)(V-high)代表Slumber。實體芯片則經(jīng)由準(zhǔn)位偵測得到真正的電源控制訊號。
如圖5所示，本發(fā)明的實體層就緒訊號(PhyReady)是由發(fā)送就緒訊號(TxReady)與接收就緒訊(RxLocked)疊加而成的多準(zhǔn)位狀態(tài)訊號，亦即當(dāng)發(fā)送鎖相回路尚未就緒時，實體層就緒訊號是位于低準(zhǔn)位狀態(tài)(V-low)；只有發(fā)送鎖相回路就緒時，是為中準(zhǔn)位狀態(tài)(V-mid)；而發(fā)送與接收鎖相回路皆就緒時，則為高準(zhǔn)位狀態(tài)(V-high)。
又，請參閱圖6與圖7，是分別為本發(fā)明發(fā)送有效訊號解碼與接收靜止訊號編碼的時序示意圖。其中，TxData[4:0]與RxData[4:0]是分別為解碼前及編碼前的資料訊號，而TxData-de[4:0]與RxData-en[4:0]則分別為解碼后及編碼后的資料訊號，TxValid-de為解碼得到的發(fā)送有效訊號。由于在將8bits資料轉(zhuǎn)換為10bits訊號時，正常編碼不可能產(chǎn)生全部同為0或同為1的資料訊號，故我們可利用這個特性，在儲存媒體控制器端，以一控制訊號編碼器在發(fā)送有效訊號為低準(zhǔn)位的區(qū)間中，以全部同為0或全部同為1來取代此區(qū)間的欲發(fā)送資料訊號，而實體芯片內(nèi)的控制訊號解碼器則據(jù)以解碼得出發(fā)送有效訊號。靜止訊號編碼方面，實體芯片內(nèi)的狀態(tài)訊號編碼器在接收靜止訊號為高準(zhǔn)位的區(qū)間中，以全部同為0或全部同為1來取代此區(qū)間的接收資料訊號，而在儲存媒體控制器端訊號解碼器則據(jù)以得出接收靜止訊號。
利用如上所述的電路構(gòu)造與訊號編碼方法，可簡化設(shè)計并使分離式實體層的功效得到最有效的發(fā)揮，而其與儲存媒體控制器所需的連接腳位亦可大幅減少，對于第一代與第二代串列式ATA規(guī)格而言，甚至可降至27個腳位以下(LoopBack腳位是作為測試之用無需連接控制模組)，可直接使用原有儲存媒體匯流排連接而不用增設(shè)控制芯片的腳位，不僅使制作成本大幅降低，而系統(tǒng)設(shè)計者亦可在不修改主機(jī)板設(shè)計的狀況下，考慮是否使用串列式ATA而決定是否加入分離式實體層芯片。
綜上所述，當(dāng)知本發(fā)明是有關(guān)于一種ATA介面的電路構(gòu)造，尤指一種可減少串列式ATA分離式實體層介面訊號數(shù)的電路構(gòu)造，其主要是利用數(shù)字與模擬分離的構(gòu)造，將高頻模擬電路制作于分離式實體層芯片中，并利用介面信號本身的特性及十位元資料編碼的特性將部分控制及狀態(tài)訊號以一多準(zhǔn)位訊號傳送或編碼于資料訊號中，可有效減少連接所需的介面信號。故本發(fā)明實為一富有新穎性、進(jìn)步性，及可供產(chǎn)業(yè)利用功效的發(fā)明，符合專利申請要件無疑，依法提請發(fā)明專利申請，懇請貴審查委員早日賜予本發(fā)明專利，實感德便。
以上所述，僅為本發(fā)明的一較佳實施例而已，并非用來限定本發(fā)明實施的范圍，即凡依本發(fā)明申請專利范圍所述的形狀、構(gòu)造、特征及精神所為的均等變化與修飾，均應(yīng)包括于本發(fā)明的申請專利范圍內(nèi)。
權(quán)利要求
1.一種可減少串列式ATA分離式實體層腳位數(shù)的訊號編碼方法，其特征是主要是于串列式ATA分離式實體層與儲存媒體控制器間傳遞的資料訊號中，以一編碼器與一解碼器將控制訊號與狀態(tài)訊號編入該資料訊號中，而可減少連接的腳位。
2.根據(jù)權(quán)利要求1所述的訊號編碼方法，其特征是其中若該資料訊號為自儲存媒體控制器傳送到串列式ATA分離式實體層，可于發(fā)送有效訊號下降的區(qū)間中，將資料全部以0或全部以1取代。
3.根據(jù)權(quán)利要求1所述的訊號編碼方法，其特征是其中若該資料訊號為自串列式ATA分離式實體層傳送到儲存媒體控制器，可于接收靜止訊號上升的區(qū)間中，將資料全部以0或全部以1取代。
全文摘要
本發(fā)明是有關(guān)于一種可減少串列式ATA分離式實體層腳位數(shù)的訊號編碼方法，其特征是主要是于串列式ATA分離式實體層與儲存媒體控制器間傳遞的資料訊號中，以一編碼器與一解碼器將控制訊號與狀態(tài)訊號編入該資料訊號中，而可減少連接的腳位。
文檔編號G06F13/38GK1591381SQ20041008331
公開日2005年3月9日 申請日期2002年4月17日 優(yōu)先權(quán)日2002年4月17日
發(fā)明者江晉毅, 王澤賢 申請人:威盛電子股份有限公司