專利名稱：用于不同通信標(biāo)準(zhǔn)的同步實(shí)現(xiàn)的低功率可重構(gòu)體系的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及一種結(jié)構(gòu)，其用于采用獨(dú)特的自適應(yīng)可重構(gòu)硬件實(shí)現(xiàn)不同通信協(xié)議和標(biāo)準(zhǔn)，尤其涉及低功率可重構(gòu)硬件，其具有用于便攜式應(yīng)用的良好空間和靈活性，以便瞬時(shí)適應(yīng)于處理采用不同通信協(xié)議或標(biāo)準(zhǔn)傳輸?shù)男盘?hào)，從而使其具有更加廣泛的應(yīng)用。
背景技術(shù)：
減少功耗對(duì)于便攜式計(jì)算和通信設(shè)備而言是一項(xiàng)關(guān)鍵設(shè)計(jì)目標(biāo)，這些設(shè)備越來(lái)越多地采用成熟的耗能的信號(hào)處理技術(shù)。靈活性是另一個(gè)關(guān)鍵的必要條件，其要求使用可編程部件。然而，畢竟要在效率和靈活性之間進(jìn)行基本的取舍，因此可編程設(shè)計(jì)獲得了主要性能，但與專用集成電路(ASIC)相比犧牲了功耗。
隨著通信市場(chǎng)的持續(xù)增長(zhǎng)及快速變化，設(shè)備廠商在性能、靈活性、成本和對(duì)市場(chǎng)的快速響應(yīng)之間艱難的選擇。傳統(tǒng)的處理方案，例如數(shù)字信號(hào)處理器(DSP)、ASIC、專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)和現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)，都迫使設(shè)計(jì)人員在這些關(guān)鍵參數(shù)之間進(jìn)行權(quán)衡。這樣，需要一種新型處理器，它能夠使設(shè)計(jì)人員同時(shí)滿足所有這些目標(biāo)。
未來(lái)的網(wǎng)絡(luò)嵌入式設(shè)備，無(wú)論是有線還是無(wú)線連接的，都需要支持通信和數(shù)字信號(hào)處理的多種標(biāo)準(zhǔn)和協(xié)議。這是由語(yǔ)音、數(shù)據(jù)和視頻信號(hào)的會(huì)聚和對(duì)發(fā)展中的特征的高度需求造成的。設(shè)備供應(yīng)商需要?jiǎng)?chuàng)建更加靈活以及現(xiàn)場(chǎng)可升級(jí)的系統(tǒng)。比如，對(duì)于多協(xié)議系統(tǒng)有著強(qiáng)烈需求，因?yàn)槠淠軌蜻m應(yīng)通信模式改變或者支持多個(gè)市場(chǎng)。例如，美國(guó)無(wú)線基礎(chǔ)設(shè)施必須處理CDMA-One和TDMA數(shù)字通信，以及CDMA2000標(biāo)準(zhǔn)。因?yàn)闆](méi)有人能夠精確地預(yù)測(cè)今后幾年中每種通信的話務(wù)量，也不會(huì)有最終的通信協(xié)議定義，設(shè)備商力求建立可以瞬間適應(yīng)模式改變的靈活系統(tǒng)。靈活性還允許制造商可以分化其產(chǎn)品，使用有專利權(quán)的算法創(chuàng)造更高的價(jià)值?？芍貥?gòu)系統(tǒng)最近已經(jīng)出現(xiàn)，其通過(guò)展現(xiàn)出片上系統(tǒng)(system-on-chip)所頻繁要求的高性能(參照，例如G.R.Goslin，″A Guide to Using Field Programmable Gate Arrays forApplication Specific Digital Signal Processing Performance″，Proceedings of SPIE，vol.2914，p321-331)和低功率(參照，例如A.Abnous等人的″Evaluation of a Low-Power Reconfigurable DSPArchitecture″，Proceedings of Reconfigurable Architecture Workshop，Orlando，F(xiàn)lorida，USA，1998年3月，和M.Goel和N.R.Shanbhag的″Low-Power Reconfigurable Singal Processing via Dynaminc AlgorithmTransformation(DAT)″，Proceedings of Asilomar Conference on signals，Systems and Computer，Pacific Grove，CA，1998年11月)，而成為這種嵌入式計(jì)算的有前途的實(shí)現(xiàn)平臺(tái)。通用計(jì)算與嵌入式數(shù)字信號(hào)處理的可重構(gòu)結(jié)構(gòu)的目前趨勢(shì)是把可編程處理器和不同粒度的可重構(gòu)計(jì)算部件相結(jié)合(微粒[Digital Semiconductor，Digital SemiconductorSA-110 Microprocessor Technical Reference Manual，Digital EquipmentCorporation，1996，與TMS320C5x General-Purpose Applications User’sGuide，Literature Number SPRU164 Texas Instruments，1997]，路徑[T.Anderson，The TMS320C2xx Sum-of-Products Methodology，TechnicalApplication Report SPRA068 Texas Instruments，1996 Anderson，TheTMS320C2xx Sum-of-Products Methodology，Technical ApplicationReport SPRA068 Texas Instruments，1996]以及混合[T.Garverick等，NAPAlOOO，http://www.national.com/appinfo/milaero/napal000])。在硬件和軟件之間的接口生成問(wèn)題最近已經(jīng)贏得了VLSI CAD團(tuán)體的注意。將處理器與可重構(gòu)元件集成的問(wèn)題加大了接口生成問(wèn)題的難度一在軟件和構(gòu)件(configware)之間。細(xì)致的配置和接口代碼生成是必需的(R.Razdan，K.Brace，M.D Smith，″PRISC software accelerationtechniques″，Proceedings 1994 IEEE International Conference onComputer DesignVLSI in Computers and Processors，Cambridge，MA，USA，1994年10月)，以確保所述重構(gòu)的消耗(overhead)不會(huì)抵消可重構(gòu)部件的速度和節(jié)能性。當(dāng)應(yīng)用中重構(gòu)頻率巨大時(shí)，以及當(dāng)對(duì)于應(yīng)用的時(shí)間限制比較緊湊時(shí)-這種情況經(jīng)常出現(xiàn)在實(shí)時(shí)DSP和通信應(yīng)用中，這一點(diǎn)有必要特別聲明。

發(fā)明內(nèi)容
公開(kāi)了一種用于處理根據(jù)多個(gè)通信協(xié)議中任何一個(gè)而編碼的信號(hào)的芯片結(jié)構(gòu)，所述通信協(xié)議的每一個(gè)都被一系列的算法所定義。所述芯片結(jié)構(gòu)包含多個(gè)巨單元(megafunction)，其每一個(gè)都采用可再利用的、可重構(gòu)功能模塊的形式，用于執(zhí)行對(duì)于實(shí)現(xiàn)每一種通信協(xié)議的物理層而言所必需的不同算法。多個(gè)轉(zhuǎn)換器被配置為響應(yīng)性地選擇控制信號(hào)，以便把處理由每種協(xié)議編碼的信號(hào)所必需的巨單元進(jìn)行互連。優(yōu)選地，相同巨單元中的至少一些與兩個(gè)或者更多協(xié)議的算法一起使用。
在一個(gè)實(shí)施例中，所述巨單元的至少一些被參數(shù)化，且所述巨單元的至少一些的參數(shù)適合于根據(jù)所述通信協(xié)議進(jìn)行動(dòng)態(tài)地改變。
在另一個(gè)實(shí)施例中，總線的至少一些的尺寸適合于根據(jù)所述通信協(xié)議而動(dòng)態(tài)地改變。
將用于改變被參數(shù)化巨單元的參數(shù)的控制信號(hào)，與用于重構(gòu)所述巨單元和所述互連的一組信號(hào)優(yōu)選地保存在存儲(chǔ)器中，或者能夠?qū)⑵渫ㄟ^(guò)輸入/輸出模塊從外部在線地插入到芯片結(jié)構(gòu)。所述芯片還包括分析器，所述分析器優(yōu)選地使得一部分信息被存儲(chǔ)起來(lái)，并且對(duì)運(yùn)行CPU(run on CPU)進(jìn)行配置以便判斷所述芯片結(jié)構(gòu)所處理的信號(hào)的協(xié)議，并且施加必要的控制信號(hào)，以便設(shè)置所述轉(zhuǎn)換器和根據(jù)所確定的協(xié)議將處理所述信號(hào)所必需的巨單元進(jìn)行互連。所述分析器可以是，例如，所述系統(tǒng)結(jié)構(gòu)的CPU所執(zhí)行的一種算法、用于檢測(cè)由所述芯片結(jié)構(gòu)所處理的信號(hào)強(qiáng)度的一種算法、或者對(duì)于用戶對(duì)所述系統(tǒng)結(jié)構(gòu)的輸入的簡(jiǎn)單響應(yīng)。所述芯片結(jié)構(gòu)因而包括一些類型的控制，用于感測(cè)信號(hào)的協(xié)議，和操作所述轉(zhuǎn)換器并因此而配置所述巨單元。用來(lái)處理所述信號(hào)的協(xié)議還可以由通信標(biāo)準(zhǔn)之間的切換(hand-off)協(xié)議來(lái)確定。
根據(jù)與具有由此配置的巨單元的接收/傳輸條件中的變化，至少一個(gè)協(xié)議能夠在該協(xié)議的不同階段中執(zhí)行相同的算法。根據(jù)接收/傳輸條件中的變化，至少一個(gè)協(xié)議能夠在該協(xié)議的相同階段的不同巨單元處執(zhí)行相同的算法。一個(gè)或者多個(gè)所述巨單元能夠被配置為執(zhí)行任意數(shù)量的算法，包括信號(hào)的正交變換，如余弦和正弦變換，Hilbert變換和/或Walsh函數(shù)；包括傅里葉變換及Walsh-Hadamard變換在內(nèi)的算法；對(duì)定義信號(hào)的網(wǎng)格(trellise)執(zhí)行處理的算法；搜索最小/最大加權(quán)路徑的算法，用于計(jì)算MAP的BCJR算法，和/或者置信度傳播算法；和/或執(zhí)行矩陣矢量運(yùn)算的算法，所述矩陣矢量運(yùn)算包括使用有限和/或無(wú)限域的運(yùn)算以及由矩陣矢量運(yùn)算所支持的輔助運(yùn)算，包括多項(xiàng)式卷積、矢量坐標(biāo)置換(verctor coordinate permutation)、非線性和迭代的計(jì)算函數(shù)。所述巨單元中的一個(gè)或多個(gè)還可以被配置為執(zhí)行中包括矩陣與矢量的乘法，矢量的標(biāo)量積和/或交錯(cuò)(interleaving)在內(nèi)的過(guò)程；和/或者執(zhí)行對(duì)卷積碼進(jìn)行解碼的過(guò)程。所述巨單元中的一個(gè)或多個(gè)還可以被配置為執(zhí)行對(duì)turbo碼進(jìn)行解碼的過(guò)程，執(zhí)行對(duì)低密度奇偶校驗(yàn)(LDPC)碼進(jìn)行解碼的過(guò)程；和/或執(zhí)行對(duì)代數(shù)碼(例如Reed-Solomon碼)進(jìn)行解碼的過(guò)程。一個(gè)或多個(gè)巨單元能夠被配置為執(zhí)行所述被處理信號(hào)的均衡化(equalization)過(guò)程；對(duì)所述被處理信號(hào)進(jìn)行同步的過(guò)程；和/或者執(zhí)行對(duì)信號(hào)的MIMO處理的過(guò)程。最后，一個(gè)或多個(gè)巨單元可以被配置為使得至少一個(gè)協(xié)議實(shí)現(xiàn)時(shí)-空編碼/解碼功能。所述CPU還可以操作所述互連開(kāi)關(guān)器，以便不同巨單元可以被互連，以在不同階段執(zhí)行相同的算法，從而為執(zhí)行協(xié)議提供有效的資源分配；和/或者通過(guò)在線狀態(tài)設(shè)置至少一個(gè)被參數(shù)化巨單元的至少一個(gè)參數(shù)，其中，相同的算法由具有通過(guò)在線狀態(tài)設(shè)定參數(shù)的相同的巨單元執(zhí)行。本領(lǐng)域技術(shù)人員將會(huì)理解，巨單元的數(shù)量?jī)H僅受到所述芯片為之設(shè)計(jì)的協(xié)議的數(shù)量限制。
在一個(gè)實(shí)施例中，提供了三個(gè)巨單元塊用于相應(yīng)地執(zhí)行可重構(gòu)矩陣矢量計(jì)算，例如參照2004年7月8日申請(qǐng)的美國(guó)臨時(shí)專利申請(qǐng)No.60/586,391，題目為“Method and Architecture for Implementation ofReconfigurable Matrix-Vector Computation”(代理方案號(hào)66940-017)；可重構(gòu)正交變換，參照2004年7月8日申請(qǐng)的美國(guó)臨時(shí)專利申請(qǐng)No.60/586,353，題目為“Method and Architecture for Implementation ofReconfigurable Orthogonal Transformation”(代理方案號(hào)66940-018)；以及執(zhí)行可重構(gòu)網(wǎng)格型編碼，參照2004年7月8日申請(qǐng)的美國(guó)臨時(shí)專利申請(qǐng)No.60/586,353，題目為“Method and Architecture forImplementation of Reconfigurable Trellis-Type Coding”(代理方案號(hào)66940-019)，所有這些都在此引入作為參考。
其他改進(jìn)包括將時(shí)鐘配置為可變時(shí)鐘，其被應(yīng)用到不同巨單元，并且被配置為允許在不同時(shí)鐘速率下并行處理數(shù)據(jù)。所述CPU可以配置為使得其包括被配置為執(zhí)行更高層協(xié)議的處理器；且啟動(dòng)時(shí)鐘以便能夠?qū)⒅芷谛詥?dòng)信號(hào)應(yīng)用于一些不同的所述巨單元。
在另一個(gè)優(yōu)選實(shí)施例中，所述芯片結(jié)構(gòu)包括控制器，其用于操作多個(gè)轉(zhuǎn)換器的，以便將不同的巨單元互連以在不同階段執(zhí)行相同算法，從而為執(zhí)行協(xié)議提供有效的資源分配。所述巨單元中的至少一個(gè)可以被參數(shù)化，并且所述至少一個(gè)巨單元的至少一個(gè)參數(shù)可以通過(guò)在線狀態(tài)設(shè)置，其中，相同的算法由具有通過(guò)在線狀態(tài)設(shè)置的參數(shù)的相同巨單元執(zhí)行。
在另一個(gè)實(shí)施例中，一個(gè)芯片結(jié)構(gòu)被設(shè)計(jì)用于處理根據(jù)多個(gè)通信協(xié)議中的任意一個(gè)而編碼的信號(hào)，所述通信協(xié)議中的每一個(gè)都是由一系列算法定義的。
所述芯片結(jié)構(gòu)包括輸入端/輸出端，用于接收數(shù)據(jù)和提供所輸出的被處理數(shù)據(jù)；存儲(chǔ)器，用于存儲(chǔ)與每一種協(xié)議的芯片配置有關(guān)的指令；多個(gè)巨單元，被配置為在所述多個(gè)配置中的每一個(gè)中進(jìn)行互連，至少一個(gè)配置對(duì)應(yīng)于每一個(gè)通信協(xié)議；多個(gè)轉(zhuǎn)換器，被配置并響應(yīng)于控制信號(hào)，以便在由所述被編碼信號(hào)的通信協(xié)議所確定的多種配置中的每一個(gè)中對(duì)所述巨單元進(jìn)行互連；可重構(gòu)網(wǎng)絡(luò)總線，用于互連所述轉(zhuǎn)換器、巨單元和輸入端/輸入端；以及CPU，被配置為根據(jù)所述被編碼信號(hào)的通信協(xié)議，控制所述巨單元、轉(zhuǎn)換器和總線的配置。此外，所述巨單元中的至少一些可以包括可重構(gòu)參數(shù)，并且所述CPU可以被配置為控制所述巨單元、轉(zhuǎn)換器和網(wǎng)絡(luò)總線的配置，包括對(duì)所述可重構(gòu)參數(shù)的動(dòng)態(tài)控制。所述存儲(chǔ)器能夠包括RAM，其被配置為存儲(chǔ)經(jīng)過(guò)編譯的軟件指令。所述結(jié)構(gòu)還可以包括可變時(shí)鐘，其被應(yīng)用到不同巨單元，并且被配置為允許在不同時(shí)鐘速率下并行處理數(shù)據(jù)。所述CPU包括被配置為執(zhí)行更高層協(xié)議的處理器。所述結(jié)構(gòu)能夠進(jìn)一步包括啟動(dòng)器(enabler)，其用于將周期性啟動(dòng)信號(hào)應(yīng)用于一些不同的所述巨單元。
所述芯片結(jié)構(gòu)有許多用途，包括在無(wú)線通信設(shè)備中處理根據(jù)多個(gè)通信協(xié)議中的任意一個(gè)而編碼的信號(hào)，所述通信協(xié)議中的每一個(gè)都是由一系列算法定義的。所述無(wú)線通信設(shè)備優(yōu)選地包括天線，用于接收和發(fā)送根據(jù)多個(gè)通信協(xié)議中的任何一個(gè)而編碼的信號(hào)；基帶處理器，用于處理由天線所接收和發(fā)射的信號(hào)；構(gòu)件，包括多個(gè)巨單元，其每一個(gè)都采用可再利用的、可重構(gòu)功能模塊的形式，用于執(zhí)行對(duì)于實(shí)現(xiàn)每一種通信協(xié)議的物理層而言所必需的不同算法；以及多個(gè)轉(zhuǎn)換器，被配置為響應(yīng)性地選擇控制信號(hào)，以便把處理由根據(jù)每種協(xié)議而編碼的信號(hào)所必需的巨單元進(jìn)行互連。所述相同巨單元中的至少一些與兩個(gè)或者多個(gè)協(xié)議的算法一起使用。所述無(wú)線設(shè)備可以包括發(fā)射器，并且所述基帶處理器在發(fā)射所述信號(hào)之前，根據(jù)所述協(xié)議的任何一個(gè)對(duì)所述被處理信號(hào)進(jìn)行編碼，或者包括接收器，并且所述基帶處理器在接收到所述處理信號(hào)后，根據(jù)所述協(xié)議的任何一個(gè)對(duì)所述被處理信號(hào)進(jìn)行解碼，或者兩者都包括。
最后，所述發(fā)明的另一個(gè)方面涉及一種芯片制造方法，所述芯片具有用于對(duì)根據(jù)多個(gè)通信協(xié)議中的任意一個(gè)而編碼的信號(hào)進(jìn)行處理的結(jié)構(gòu)，所述通信協(xié)議中的每一個(gè)都是由一系列算法定義的。所述方法包括建立構(gòu)件以便包括多個(gè)巨單元，每一個(gè)都是都采用可再利用的、可重構(gòu)功能模塊的形式，用于執(zhí)行對(duì)于實(shí)現(xiàn)每一種通信協(xié)議的物理層而言所必需的不同算法；以及多個(gè)轉(zhuǎn)換器，被配置為響應(yīng)性地選擇控制信號(hào)，以便把對(duì)根據(jù)每種協(xié)議而編碼的信號(hào)進(jìn)行處理所必需的巨單元進(jìn)行互連。所述相同巨單元中的至少一些與兩個(gè)或者多個(gè)協(xié)議的算法一起使用。


參考附圖，其中具有相同參考標(biāo)記名稱的元件始終表示類似元件，且其中圖1是根據(jù)本發(fā)明設(shè)計(jì)的一種芯片結(jié)構(gòu)的方框圖；圖2是根據(jù)本發(fā)明設(shè)計(jì)的一種芯片結(jié)構(gòu)的巨單元和互連模塊的方框圖；以及圖3-5分別是本發(fā)明的芯片結(jié)構(gòu)應(yīng)用于無(wú)線通信設(shè)備中方框圖。
具體實(shí)施例方式
對(duì)于一些信號(hào)處理應(yīng)用而言，特別是根據(jù)各種已知通信協(xié)議的信號(hào)執(zhí)行而言，可選的方法一般都顯示出高度的并行性，且由幾個(gè)常規(guī)計(jì)算核所支配，所述計(jì)算核消耗了大部分的執(zhí)行時(shí)間和執(zhí)行功耗。對(duì)于這些應(yīng)用而言，通過(guò)使用最小常規(guī)功率消耗(energy overhead)來(lái)在專用的、經(jīng)過(guò)優(yōu)化的處理元件上，執(zhí)行具有公共特征的給定應(yīng)用類型或應(yīng)用領(lǐng)域的主要計(jì)算核，能夠?qū)崿F(xiàn)顯著的節(jié)能效果。以下將這些統(tǒng)一為較大的經(jīng)過(guò)優(yōu)化的處理領(lǐng)域的這些應(yīng)用領(lǐng)域稱做“巨單元”。
術(shù)語(yǔ)“巨單元”已經(jīng)被應(yīng)用于電子設(shè)計(jì)自動(dòng)化(EDA)中，來(lái)指示插入到更大的電子設(shè)計(jì)中并連接在一起而得到特定軟件程序設(shè)計(jì)的“插件(plug-in)”或“現(xiàn)成功能模塊(off-the-shelf functional block)”。所得到的軟件程序設(shè)計(jì)包括與采用已編譯形式的該設(shè)計(jì)的其他部件集成在一起的現(xiàn)成功能模塊。例如該設(shè)計(jì)能夠用于對(duì)可編程邏輯器件進(jìn)行編程或者對(duì)ASIC進(jìn)行布線。這種預(yù)先定義好的現(xiàn)成功能模塊在EDA工業(yè)中具有各種名稱。實(shí)例包括巨單元、核心、宏功能(macrofunction)等等。見(jiàn)美國(guó)專利No.6,401,230。相反地，在本發(fā)明中，術(shù)語(yǔ)“巨單元”用于描述創(chuàng)建為構(gòu)件的可再利用功能模塊，并且所述功能模塊能夠被自適應(yīng)地重構(gòu)，以執(zhí)行對(duì)于實(shí)現(xiàn)多個(gè)通信協(xié)議中任何一個(gè)的物理層所必需的不同(在參數(shù)中和本質(zhì)上)算法。因此，根據(jù)所述協(xié)議的任何一個(gè)所處理的信號(hào)能夠使用相同的系統(tǒng)結(jié)構(gòu)來(lái)進(jìn)行處理。本發(fā)明中的巨單元沒(méi)有使用在全部參數(shù)都是一次固定且永遠(yuǎn)不變的軟件程序設(shè)計(jì)中。在本發(fā)明中，所述巨單元(以及所述計(jì)算機(jī)結(jié)構(gòu)的其他功能模塊)、在所述巨單元(和所述其他功能模塊)之間的互連、以及一個(gè)或者更多巨單元的參數(shù)(如果其是必需的)可以被重構(gòu)為特定通信協(xié)議的一個(gè)功能。
本發(fā)明為特殊領(lǐng)域處理器，其設(shè)計(jì)包含有犧牲了通用可編程器件的靈活性來(lái)實(shí)現(xiàn)更高級(jí)別的能效，而同時(shí)又保持了處理在感興趣領(lǐng)域內(nèi)的各種算法的靈活性。其他處理器被設(shè)計(jì)為用硬件來(lái)檢驗(yàn)所執(zhí)行領(lǐng)域的基本思想，例如基于此種方法的Berkeley Pleiades結(jié)構(gòu)(例如參看，A.Abnous和J.Rabaey，“Ultra-Low-Power Domain-SpecificMultimedia Processors”，Proceedings of the IEEE VLSI SignalProcessing Workshop，San Francisco，1996年10月)，但是其具有實(shí)質(zhì)上更小的功能粒度，因此效率較低。
根據(jù)本發(fā)明，如果具有相同功能的這些器件部件為節(jié)約成本而合并為新的通用設(shè)備，就會(huì)具有降低功耗，節(jié)約空間的優(yōu)點(diǎn)。當(dāng)使用采用了可計(jì)算強(qiáng)度的復(fù)雜算法的多種應(yīng)用時(shí)，必須要顧及每一個(gè)這種應(yīng)用的實(shí)現(xiàn)技術(shù)。
因此，當(dāng)設(shè)計(jì)用于執(zhí)行表示與兩個(gè)或更多應(yīng)用相關(guān)聯(lián)的特定功能的復(fù)雜算法的系統(tǒng)時(shí)，不論所述應(yīng)用相互之間是競(jìng)爭(zhēng)關(guān)系還是彼此互相獨(dú)立，為了進(jìn)行優(yōu)化并得到最有效的系統(tǒng)，就必需要考慮以下的基本原則1、所有應(yīng)用中的功能是必須作為完全相同的功能對(duì)待和實(shí)現(xiàn)。如果這不能達(dá)到該目的，則必須將它們實(shí)現(xiàn)為具有盡可能少的功能。
2、所述應(yīng)用功能必須為可重定義的類型，即可重構(gòu)。
3、因?yàn)槟軌虮恢貥?gòu)的應(yīng)用的功能足夠大以至于能夠在主要的片上系統(tǒng)(SOC)外執(zhí)行，因此所述器件的最優(yōu)化不要求在SOC上實(shí)現(xiàn)所述功能。
根據(jù)本發(fā)明所公開(kāi)的內(nèi)容，優(yōu)選地解決方案如下1、兩個(gè)或更多應(yīng)用的復(fù)合功能必須作為巨單元而實(shí)現(xiàn)，即，每一個(gè)應(yīng)用的大功能的整個(gè)領(lǐng)域必須用硬件執(zhí)行并且不能僅僅是用DSP供應(yīng)商當(dāng)前實(shí)現(xiàn)的最基本運(yùn)算部件。例如在使用加速單元的現(xiàn)代數(shù)字信號(hào)處理中，就使用了快速傅里葉變換(FFT)和Viterbi算法。對(duì)于FFT的情況，用硬件執(zhí)行基本的蝶型運(yùn)算，而對(duì)于Viterbi算法的情況，用硬件執(zhí)行基本的加法-比較-選擇功能。而對(duì)于BerkeleyPleiades結(jié)構(gòu)來(lái)說(shuō)，所述粒度過(guò)小，從而不能使用硬件。對(duì)于這些功能而言，巨單元的執(zhí)行實(shí)現(xiàn)了如同ASIC實(shí)現(xiàn)中一樣的能力，同時(shí)，每一個(gè)巨單元的目的可以如同DSP或者CPU的功能一樣可以被修改和被配置。
2、巨單元的可重構(gòu)能力通過(guò)使用極其復(fù)雜的功能(巨單元)來(lái)實(shí)現(xiàn)的，所述極其復(fù)雜的功能可以分解為那些基本的復(fù)雜功能。由于這些巨單元是巨大的，優(yōu)化的有利效果較在每個(gè)功能的單獨(dú)實(shí)現(xiàn)上完成的效果而言有著明顯的優(yōu)勢(shì)。此外，巨單元的優(yōu)化的有利效果依賴于使用存在于復(fù)雜功能核心的獨(dú)特?cái)?shù)學(xué)特性，所述復(fù)雜功能可以分別實(shí)現(xiàn)，并且對(duì)于批量來(lái)說(shuō)更為有效。
3、因?yàn)樗芯迒卧急仨氝B接到可編程的總線網(wǎng)絡(luò)上，所以大部分應(yīng)用功能能夠被作為一個(gè)功能而實(shí)現(xiàn)。
為了采用上述解決方法實(shí)現(xiàn)集成電路(IC)，所述芯片結(jié)構(gòu)優(yōu)選地包括以下內(nèi)容1、控制模塊，用于控制所有其他模塊的功能，例如構(gòu)件結(jié)構(gòu)；2、I/O塊，用來(lái)接收經(jīng)過(guò)預(yù)處理的數(shù)據(jù)，向外發(fā)送處理后的數(shù)據(jù)，并決定DSP所必需的功能；3、巨單元，其定義了應(yīng)該被嵌入到構(gòu)件中的算法功能。
因此，如圖1所示，依照前述芯片結(jié)構(gòu)要求制造的集成電路的一個(gè)實(shí)施例包括下列基本功能單元CPU10優(yōu)選地為一個(gè)相對(duì)小的計(jì)算機(jī)處理單元，其對(duì)于以下而言是必需的基于芯片處理信號(hào)的協(xié)議，(a)控制設(shè)備的構(gòu)件部分，即網(wǎng)絡(luò)總線模塊12、I/O模塊14、RAM模塊16、一個(gè)或多個(gè)巨單元模塊18、互連模塊20、閃存模塊22和時(shí)鐘24；和(b)控制巨單元模塊18以及總線12、I/O模塊14、RAM模塊16、互連模塊20、閃存模塊22和時(shí)鐘24的配置。CPU 10還可以有助于計(jì)算較為次要和簡(jiǎn)單的分配業(yè)務(wù)(assignment)或者任務(wù)，和對(duì)用于互連所述巨單元和所述I/O塊的總線進(jìn)行配置。
網(wǎng)絡(luò)總線12是可以根據(jù)協(xié)議進(jìn)行重構(gòu)的。I/O模塊14優(yōu)選的為可重構(gòu)I/O模塊，其將芯片連接到外部。它的任務(wù)包括接收應(yīng)用程序算法的“已編譯軟件”，以及接收輸入數(shù)據(jù)和傳遞所輸出的經(jīng)過(guò)處理的數(shù)據(jù)。RAM16是隨機(jī)存取存儲(chǔ)器，將優(yōu)選地配置成存儲(chǔ)“已編譯軟件指令”，以及緩存和緩沖數(shù)據(jù)。將巨單元模塊18優(yōu)選地配置成包括兩個(gè)或者多個(gè)應(yīng)用程序的主要應(yīng)用功能，即，協(xié)議，通過(guò)計(jì)算作為具有特定功效的功能的每個(gè)應(yīng)用程序功能的域來(lái)處理這些協(xié)議。在當(dāng)前的情況下，將巨單元模塊18配置成包括一個(gè)或者多個(gè)網(wǎng)格類型解碼器，或者在此處描述的其任何組合?；ミB模塊20優(yōu)選地包括可重構(gòu)網(wǎng)絡(luò)總線，其連接芯片的所有元件，包括CPU 10、I/O模塊14、RAM模塊16、巨單元模塊18和閃存存儲(chǔ)器22以及時(shí)鐘模塊24。還能夠?qū)⒒ミB模塊配置為執(zhí)行次要的和簡(jiǎn)單的分配業(yè)務(wù)或者任務(wù)，優(yōu)選地在額外的存儲(chǔ)器中。最后，閃存存儲(chǔ)器20優(yōu)選地用于在芯片運(yùn)行其程序時(shí)存儲(chǔ)數(shù)據(jù)。閃存存儲(chǔ)器優(yōu)選地是采用EEPROM的形式，該形式允許在一個(gè)編程操作中對(duì)多個(gè)存儲(chǔ)器的位置進(jìn)行擦除或者寫(xiě)入，以便當(dāng)系統(tǒng)使用其同時(shí)在不同的位置進(jìn)行讀寫(xiě)時(shí)，其可以以較高的有效速度進(jìn)行工作。值得欣慰的是對(duì)于不太復(fù)雜的操作，可以使用其它類型的存儲(chǔ)器。優(yōu)先地，通過(guò)采用不需要能量來(lái)在芯片中保持信息的方式將信息存儲(chǔ)在硅片上，將信息存儲(chǔ)在閃存存儲(chǔ)器上。因此，可以取消對(duì)芯片的供電，并且不需要消耗任何功耗就可以將信息保存在閃存存儲(chǔ)器上。此外，閃存存儲(chǔ)器可以提供快速讀存取時(shí)間和固態(tài)抗沖擊阻抗，使得閃存存儲(chǔ)器在應(yīng)用中特別理想，比如在便攜式電話和PDA之類的電池供電設(shè)備上的數(shù)據(jù)存儲(chǔ)。
CPU10、RAM 16、一個(gè)(或多個(gè))巨單元模塊18、互連模塊20之間的互連如圖2所示。所示結(jié)構(gòu)能夠處理根據(jù)多個(gè)通信協(xié)議中的任意一個(gè)而編碼的信號(hào)，所述通信協(xié)議中的每一個(gè)都是由一系列算法定義的。多個(gè)巨單元提供為構(gòu)件，其每一個(gè)都采用可再利用、可重構(gòu)的功能模塊18A、18B、18C的形式，用于執(zhí)行對(duì)于實(shí)現(xiàn)由系統(tǒng)所處理的每一種通信協(xié)議的物理層而言所必需的不同算法。互連模塊20包括多個(gè)轉(zhuǎn)換器，其被配置為響應(yīng)性地選擇來(lái)自CPU10的控制信號(hào)(表示要被處理的信號(hào)的協(xié)議)，以便將對(duì)根據(jù)每個(gè)協(xié)議而編碼的數(shù)據(jù)進(jìn)行處理而言所必需的巨單元進(jìn)行互連。雖然圖2中示出了3個(gè)巨單元，但是應(yīng)該理解的是能使用任意數(shù)量的巨單元。模塊18的配置作為正在被處理的信號(hào)協(xié)議的功能而受到來(lái)自RAM 16的信號(hào)控制。優(yōu)選地，相同巨單元中的至少一些與兩個(gè)或者更多協(xié)議的算法一起使用。
在一個(gè)實(shí)施例中，所述巨單元中的至少一些被參數(shù)化，且所述巨單元中的至少一些的參數(shù)適合于根據(jù)所述通信協(xié)議進(jìn)行動(dòng)態(tài)改變。
在另一個(gè)實(shí)施例中，總線12中的至少一些的大小(圖1所示)適合于根據(jù)所述通信協(xié)議而動(dòng)態(tài)改變。
用于改變被參數(shù)化巨單元的參數(shù)的控制信號(hào)以及用于重構(gòu)巨單元的一組信號(hào)以及互連模塊20，優(yōu)選地存儲(chǔ)在存儲(chǔ)器中，例如存儲(chǔ)器16中，或者其能夠在線地從芯片結(jié)構(gòu)的外部通過(guò)例如I/O模塊14插入。所述芯片還包括分析器，所述分析器優(yōu)選地使得一部分信息存儲(chǔ)在RAM 16中，并且對(duì)運(yùn)行CPU 10進(jìn)行配置以便判斷所述芯片結(jié)構(gòu)所處理的信號(hào)的協(xié)議，并且應(yīng)用必要的控制信號(hào)，以便配置所述轉(zhuǎn)換器并將根據(jù)所確定的協(xié)議處理所述信號(hào)所必需的巨單元進(jìn)行互連。所述分析器可以是，例如，所述系統(tǒng)結(jié)構(gòu)的CPU所執(zhí)行的一種算法、用于檢測(cè)由所述芯片結(jié)構(gòu)所處理的信號(hào)強(qiáng)度的一種算法、或者對(duì)于用戶對(duì)所述系統(tǒng)結(jié)構(gòu)的輸入的簡(jiǎn)單響應(yīng)。所述芯片結(jié)構(gòu)因而包括一些類型的控制，用于感測(cè)信號(hào)的協(xié)議，和操作所述轉(zhuǎn)換器并因此而配置所述巨單元。用來(lái)處理所述信號(hào)的協(xié)議還可以由通信標(biāo)準(zhǔn)之間的切換協(xié)議確定。
根據(jù)具有由此配置的巨單元的接收/傳輸條件中的變化，至少一個(gè)協(xié)議能夠在該協(xié)議的不同階段中執(zhí)行相同的算法。根據(jù)接收/傳輸條件中的變化，至少一個(gè)協(xié)議能夠在該協(xié)議的相同階段的不同巨單元處執(zhí)行相同的算法。一個(gè)或者多個(gè)所述巨單元能夠被配置為執(zhí)行任意數(shù)量的算法，包括信號(hào)的正交變換，如余弦和正弦變換，Hilbert變換和/或Walsh函數(shù)；包括傅里葉變換及Walsh-Hadamard變換在內(nèi)的算法；對(duì)定義信號(hào)的網(wǎng)格(trellise)執(zhí)行處理的算法；搜索最小/最大加權(quán)路徑的算法，用于計(jì)算MAP的BCJR算法，和/或者置信度傳播算法；和/或執(zhí)行矩陣矢量運(yùn)算的算法，所述矩陣矢量運(yùn)算包括使用有限和/或無(wú)限域的運(yùn)算以及由矩陣矢量運(yùn)算所支持的輔助運(yùn)算，包括多項(xiàng)式卷積、矢量坐標(biāo)置換(verctor coordinate permutation)、非線性和迭代的計(jì)算函數(shù)。所述巨單元中的一個(gè)或多個(gè)還可以被配置為執(zhí)行中包括矩陣與矢量的乘法，矢量的標(biāo)量積和/或交錯(cuò)(interleaving)在內(nèi)的過(guò)程；和/或者執(zhí)行對(duì)卷積碼進(jìn)行解碼的過(guò)程。所述巨單元中的一個(gè)或多個(gè)還可以被配置為執(zhí)行對(duì)turbo碼進(jìn)行解碼的過(guò)程，執(zhí)行對(duì)低密度奇偶校驗(yàn)(LDPC)碼進(jìn)行解碼的過(guò)程；和/或執(zhí)行對(duì)代數(shù)碼(例如Reed-Solomon碼)進(jìn)行解碼的過(guò)程。一個(gè)或多個(gè)巨單元能夠被配置為執(zhí)行所述被處理信號(hào)的均衡化(equalization)過(guò)程；對(duì)所述被處理信號(hào)進(jìn)行同步的過(guò)程；和/或者執(zhí)行對(duì)信號(hào)的MIMO處理的過(guò)程。最后，一個(gè)或多個(gè)巨單元可以被配置為使得至少一個(gè)協(xié)議實(shí)現(xiàn)時(shí)-空編碼/解碼功能。所述CPU還可以操作所述互連開(kāi)關(guān)器，以便不同巨單元可以被互連，以在不同階段執(zhí)行相同的算法，從而為執(zhí)行協(xié)議提供有效的資源分配；和/或者通過(guò)在線狀態(tài)設(shè)置至少一個(gè)被參數(shù)化巨單元的至少一個(gè)參數(shù)，其中，相同的算法由具有通過(guò)在線狀態(tài)設(shè)定參數(shù)的相同的巨單元執(zhí)行。本領(lǐng)域技術(shù)人員將會(huì)理解，巨單元的數(shù)量?jī)H僅受到所述芯片為之設(shè)計(jì)的協(xié)議的數(shù)量限制。
在一個(gè)實(shí)施例中，提供了三個(gè)巨單元塊用于相應(yīng)地執(zhí)行可重構(gòu)矩陣矢量計(jì)算，例如參照2004年7月8日申請(qǐng)的美國(guó)臨時(shí)專利申請(qǐng)No.60/586,391，題目為“Method and Architecture for Implementation ofReconfigurable Matrix-Vector Computation”(代理方案號(hào)66940-017)；可重構(gòu)正交變換，參照2004年7月8日申請(qǐng)的美國(guó)臨時(shí)專利申請(qǐng)No.60/586,353，題目為“Method and Architecture for Implementation ofReconfigurable Orthogonal Transformation”(代理方案號(hào)66940-018)；以及執(zhí)行可重構(gòu)網(wǎng)格型編碼，參照2004年7月8日申請(qǐng)的美國(guó)臨時(shí)專利中請(qǐng)No.60/586,353，題目為“Method and Architecture forImplementation of Reconfigurable Trellis-Type Coding”(代理方案號(hào)66940-019)，所有這些都在此引入作為參考。
其他改進(jìn)包括將時(shí)鐘24配置為可變時(shí)鐘，其被應(yīng)用到不同巨單元，并且被配置為允許在不同時(shí)鐘速率下并行處理數(shù)據(jù)。所述CPU可以配置為使得其包括被配置為執(zhí)行更高層協(xié)議的處理器；且啟動(dòng)時(shí)鐘以便能夠?qū)⒅芷谛詥?dòng)信號(hào)應(yīng)用于一些不同的所述巨單元。
先前所述的一種應(yīng)用涉及諸如PDA、蜂窩電話等等之類無(wú)線電通信設(shè)備，包括諸如用于四處漫游或者啟用3G-WLAN的手機(jī)，用于筆記本/臺(tái)式計(jì)算機(jī)的擴(kuò)展卡。該體系結(jié)構(gòu)還可以作為通用調(diào)制解調(diào)卡來(lái)提供，其采用例如PCMCIA或Mini PCI Express接口。所述設(shè)備可以合并入筆記本/臺(tái)式計(jì)算機(jī)的主板中，與各種通信網(wǎng)絡(luò)建立嵌入式無(wú)線連接，降低生產(chǎn)成本，例如減少主板芯片數(shù)量，庫(kù)存量、產(chǎn)品衍生物的數(shù)量，并為用戶提供了自由的輔助接口(PCMCIA、USB)。
在最基本的配置中，可重構(gòu)芯片(描述為多功能可配置調(diào)制解調(diào)器或者M(jìn)PCM)具有包含有在此所述的巨單元塊的這種可重構(gòu)結(jié)構(gòu)，可重構(gòu)芯片是以構(gòu)件的形式提供的，并且連接在主機(jī)CPU和RF/天線模塊之間，如圖3-圖5所示的三個(gè)實(shí)施例所示。如圖所示，在30處所指出的MPCM能夠根據(jù)所采用的RF模塊，或者作為基帶模塊(如圖3所示)，或者作為基帶和Low-IF模塊兩者(模擬基帶)(如圖4所示)。此外，MPCM可以用于單頻帶和多頻帶系統(tǒng)中(前者如圖3、4所示，后者見(jiàn)圖5)。
在應(yīng)用中，使用幾個(gè)頻帶/類型的RF模塊，將RF轉(zhuǎn)換器用在MPCM芯片與RF模塊之間。
具有所描述類型的可重構(gòu)結(jié)構(gòu)的MPCM為“多?！睙o(wú)線設(shè)備提供了單芯片基帶調(diào)制解調(diào)器的解決方案。適當(dāng)?shù)膮f(xié)議組可以運(yùn)行在例如ARM-8或-9處理器上。通過(guò)使用三個(gè)主要的數(shù)學(xué)變換，或者如上所述的巨單元，即(1)可重構(gòu)矩陣矢量計(jì)算，(2)可重構(gòu)正交變換；和(3)具有支持任何給定通信算法集合的所配置數(shù)據(jù)通路的可重構(gòu)網(wǎng)格處理，當(dāng)進(jìn)入任何給定的無(wú)線網(wǎng)絡(luò)，例如蜂窩/WWAN或者無(wú)線局域網(wǎng)時(shí)，所述結(jié)構(gòu)允許MPCM在任何給定時(shí)刻有效地適應(yīng)于在任何無(wú)線終端上允許的任何應(yīng)用。通過(guò)提供MPCM作為所期望的芯片結(jié)構(gòu)，允許芯片“按照需求”從蜂窩GSM/GPRS基帶/協(xié)議組芯片變換到W-CDMA芯片，Wi-MAX或者WLAN Wi-Fi芯片，其中，新算法可以通過(guò)各種控制裝置進(jìn)行片上實(shí)時(shí)調(diào)節(jié)。
可以提供一種MPCM，其使用MPCM的內(nèi)部資源支持音頻的必要條件，例如聲音編碼，聲學(xué)回波抵消，噪聲抑制，聲音幅度檢測(cè)。
片上CPU10也可以充當(dāng)用于低端產(chǎn)品的應(yīng)用處理器。
MPCM可以充當(dāng)在用戶終端中的特殊蜂窩或者無(wú)線調(diào)制解調(diào)器，所述用戶終端為手機(jī)或者移動(dòng)計(jì)算設(shè)備。無(wú)線電設(shè)備制造商可以在生產(chǎn)平臺(tái)配置MPCM。對(duì)于不同的調(diào)制解調(diào)器標(biāo)準(zhǔn)，范圍或者服務(wù)站的的可重構(gòu)形式是任意的。對(duì)于當(dāng)前的基帶設(shè)計(jì)而言，MPCM可以是“管腳到管腳替換”(″pin-to-pin replacement″)。
MPCM能夠根據(jù)在用戶終端附近的活動(dòng)蜂窩/WWAN或者無(wú)線LAN網(wǎng)絡(luò)來(lái)動(dòng)態(tài)地對(duì)自身進(jìn)行重構(gòu)，用戶終端可以為手機(jī)、移動(dòng)計(jì)算設(shè)備或者其他無(wú)線設(shè)備。
廠商可以在用于縱向漫游(切換)運(yùn)行方式的生產(chǎn)平臺(tái)上配置MPCM。為了提供上述的能力，MPCM應(yīng)該被配置為支持IEEE垂直切換進(jìn)程以便發(fā)現(xiàn)最接近的WLAN接入點(diǎn)網(wǎng)絡(luò)標(biāo)準(zhǔn)，或者檢測(cè)最接近的蜂窩基站并識(shí)別網(wǎng)絡(luò)類型。
這就實(shí)現(xiàn)了操作者與不同蜂窩網(wǎng)絡(luò)之間的容量一致。消費(fèi)者識(shí)別(與單個(gè)記帳)能夠通過(guò)終端的SM/USIM卡單獨(dú)完成。
上述兩種情況中，終端應(yīng)該具有足夠的主板上的系統(tǒng)存儲(chǔ)器，以便容納用于未來(lái)標(biāo)準(zhǔn)的協(xié)議組和MPCM碼更新的操作系統(tǒng)支持。附加的特點(diǎn)和應(yīng)用能夠包括(1)基帶(層1)和用于所有2.5/2.75/3/3.5GWWLAN網(wǎng)絡(luò)的第三代協(xié)議組(層2和3)；(2)傳統(tǒng)網(wǎng)絡(luò)支持(TDMA、GSM、CDMA)、基帶和協(xié)議組；(3)基帶(層1)和用于所有WLAN網(wǎng)絡(luò)的第三代協(xié)議組(層2和3)；(4)進(jìn)入的2G語(yǔ)音呼叫的并發(fā)處理和通過(guò)最接近WLAN接入點(diǎn)(熱點(diǎn)(hot-spot))的數(shù)據(jù)傳送；(5)支持接入發(fā)現(xiàn)和建立具有任何熱點(diǎn)的通信信道，例如，在WLAN和3G網(wǎng)絡(luò)之間進(jìn)行的無(wú)線數(shù)據(jù)呼叫或者VOIP會(huì)話的基于移動(dòng)IP的垂直切換；(6)確保會(huì)話的連續(xù)性(通過(guò)將智能元件會(huì)話端對(duì)端地建入到現(xiàn)有網(wǎng)絡(luò)以實(shí)現(xiàn)驗(yàn)證和接入發(fā)現(xiàn)，能夠解決會(huì)話中斷問(wèn)題)；(7)從熱點(diǎn)蜂窩到載波的3G WWLAN的無(wú)縫過(guò)渡，而不必重啟用戶筆記本或者重新驗(yàn)證對(duì)話(無(wú)線LAN服務(wù)節(jié)點(diǎn)(WSN)提供了在WLAN熱點(diǎn)網(wǎng)絡(luò)與具有本地代理和AAA(驗(yàn)證、授權(quán)和計(jì)費(fèi))服務(wù)器的載波的現(xiàn)有核心網(wǎng)絡(luò)之間的鏈接)；(8)在無(wú)線LAN的連接不可利用的任何時(shí)候，垂直切換系統(tǒng)允許移動(dòng)用戶無(wú)縫地回落到WLAN(蜂窩)網(wǎng)絡(luò)，例如GPRS或3G；(9)切換機(jī)制允許在移動(dòng)節(jié)點(diǎn)上的網(wǎng)絡(luò)連接采用對(duì)終端用戶應(yīng)用徹底透明的方式運(yùn)行在多個(gè)無(wú)線接入網(wǎng)絡(luò)上；(10)通過(guò)3G-WLAN相互工作的全球移動(dòng)性(“任意時(shí)間、任意地點(diǎn)”的通信能力)；以及(11)移動(dòng)操作者對(duì)于3GPP系統(tǒng)用戶的公共WLAN接入服務(wù)，其中所實(shí)現(xiàn)的功能包括3GPP預(yù)約的再利用、網(wǎng)絡(luò)選擇、基于3GPP系統(tǒng)的驗(yàn)證、使用SIM/USIM卡的授權(quán)和安全密鑰協(xié)議，用戶數(shù)據(jù)路由和服務(wù)接入，以及終端用戶收費(fèi)。
具有所述的和在此要求權(quán)利的MPCM所提供的優(yōu)點(diǎn)有每個(gè)應(yīng)用的功耗等同于或者接近等同于專用解決方案；一個(gè)終端能夠用于所有數(shù)據(jù)和語(yǔ)音接入；對(duì)于變化的通信標(biāo)準(zhǔn)-無(wú)終端重呼，提供了快速自適應(yīng)；允許對(duì)于在該領(lǐng)域中未來(lái)的或者要進(jìn)行定義的標(biāo)準(zhǔn)和協(xié)議的簡(jiǎn)單重構(gòu)；有利于鞏固生產(chǎn)線，減少開(kāi)發(fā)費(fèi)用，改善庫(kù)存處理；減少多路接入/多模/多頻帶終端中全部BOM成本；用于匹配成品RF模塊和芯片組的可編程RF接口；和/或者，I/Q調(diào)制器/解調(diào)器可以包括在芯片中，用于帶有RF單元的模擬接口。
如果還耦合有多功能可重構(gòu)無(wú)線解決方案(耦合有多模天線)，則多功能基帶的好處將會(huì)變得最明顯。
所述芯片結(jié)構(gòu)可以實(shí)現(xiàn)通信網(wǎng)絡(luò)之間的漫游技術(shù)，例如下列通網(wǎng)絡(luò)WLAN-802.11a/b/g，802.16a/e，802.202nd Generation wireless -GSM，CDMA TDMA2.5Generation -GPRS，1xRTT2.75Generation -EDGE/CDMA 2000(1xEV-DO)3rd Generation -CDMA(1xEV-DV)/TD-SCDMA/UMTS(WCDMA)3.5Generation -UMTS(HSDPA特征)節(jié)能機(jī)制為巨單元運(yùn)行的內(nèi)在特征。當(dāng)僅需要信道監(jiān)控時(shí)，能夠設(shè)定低功率監(jiān)控算法來(lái)節(jié)能。對(duì)于真正的單處理器解決方案而言，CPU10也可以作為應(yīng)用處理器。所述限定的協(xié)議組已經(jīng)在CPU10上被編譯，運(yùn)行和驗(yàn)證。具有層1的明確定義的接口使得對(duì)協(xié)議組版本的更新成為一項(xiàng)簡(jiǎn)單的任務(wù)。
比較根據(jù)前述的具有FPDA核心、DSP、SOC和ASIC設(shè)計(jì)的結(jié)構(gòu)所設(shè)計(jì)的芯片，能夠發(fā)現(xiàn)以下內(nèi)容1.ASIC&SOC設(shè)計(jì)對(duì)于大批量而言具有成本效率，且可以處理大量數(shù)據(jù)，但是通常不能提供可重構(gòu)能力，并且從頭開(kāi)始設(shè)計(jì)是大成本的。
2.DSP和CPU設(shè)計(jì)適合于處理窄帶數(shù)據(jù)用途，且提供高可重構(gòu)性。此外，從從零開(kāi)始設(shè)計(jì)一種實(shí)現(xiàn)能夠非?？焖?，但是成本效率不高。
3.FPGA相對(duì)比較昂貴，其能夠處理大量數(shù)據(jù)，具有可重構(gòu)能力，設(shè)計(jì)，設(shè)計(jì)時(shí)間長(zhǎng)。
本發(fā)明中給出并在圖1中示出的系統(tǒng)方法在大小、性能和功耗上類似ASIC，同時(shí)保留了DSP/CPU軟件方案的自適應(yīng)性、靈活性和對(duì)市場(chǎng)的反應(yīng)時(shí)間。
根據(jù)本發(fā)明所設(shè)計(jì)芯片性能提高在下列實(shí)例中示出。在此所示的實(shí)例參考了來(lái)自伯克利無(wú)線研究中心EECS部門(mén)的Pleiades結(jié)構(gòu)與其它結(jié)構(gòu)的比較的兩個(gè)性能表。

表1 用于MUD的不同結(jié)構(gòu)實(shí)現(xiàn)表1示出了ASIC結(jié)構(gòu)與標(biāo)準(zhǔn)DSP芯片相比，如果沒(méi)有專用的加速功能指令，則尺寸小726倍，功耗小153倍。此外，與ASIC相比，伯克利的Pleiades結(jié)構(gòu)尺寸是ASIAC的3.3倍以上，功耗是其6倍以上。Pleiades結(jié)構(gòu)在性能上與專用DSP的適當(dāng)加速功能指令類似。此外，Pleiades結(jié)構(gòu)具有比巨單元較小的粒度，因而具有效率較低的結(jié)構(gòu)。此外，巨單元的總功效非常接近于ASIC，ASIC顯示出ASOCS結(jié)構(gòu)性能與DSP相比超過(guò)其20倍。

表2 用于VSELP核的兩個(gè)結(jié)構(gòu)的比較表2顯示了ARM8CPU和伯克利的Pleiades結(jié)構(gòu)對(duì)于不同算法的功耗比較，每一種算法本身都具有MIPS的數(shù)量級(jí)，所以功耗之間的因數(shù)差異能夠用它們之間的效率差異表示。此外，需要記住的是，由于粒度較小，Pleiades結(jié)構(gòu)比巨單元結(jié)構(gòu)效率低。
因此，已經(jīng)描述了根據(jù)本發(fā)明構(gòu)建的一種新的改進(jìn)芯片結(jié)構(gòu)，以及用于所述芯片結(jié)構(gòu)的一些應(yīng)用。在本說(shuō)明書(shū)中所述的示例性實(shí)施例僅僅是為了說(shuō)明而不是限制，本領(lǐng)域技術(shù)人員在不脫離本公開(kāi)的精神和范圍以及附帶的權(quán)利要求的更為廣泛的范圍的情況下，能夠進(jìn)行各種改變、組合和替代。例如，當(dāng)所述結(jié)構(gòu)被描述為單芯片方案時(shí)，這樣的情況發(fā)生是可能的由一個(gè)以上芯片或者芯片組來(lái)提供一個(gè)芯片能夠提供的所述功能。
在此所公開(kāi)的本發(fā)明的芯片結(jié)構(gòu)及其所有元件都包括在以下權(quán)利要求至少一個(gè)的范圍中。當(dāng)前公開(kāi)的芯片的元件主要不是為了拒絕其他可能，其目的也不是不必要地限制對(duì)權(quán)利要求的解釋。
權(quán)利要求
1.一種芯片結(jié)構(gòu)，用于處理根據(jù)多個(gè)通信協(xié)議的任何一個(gè)而編碼的信號(hào)，所述通信協(xié)議的每一個(gè)都由一系列算法所定義，所述芯片結(jié)構(gòu)包括多個(gè)巨單元，其中每一個(gè)都采用可再利用的、可重構(gòu)的功能模塊的形式，用于執(zhí)行對(duì)于實(shí)現(xiàn)每一種所述通信協(xié)議的物理層而言所必需的不同算法；以及多個(gè)轉(zhuǎn)換器，其被配置為響應(yīng)性地選擇控制信號(hào)，以便將處理根據(jù)每種所述協(xié)議編碼的信號(hào)所必需的巨單元進(jìn)行互連；其中，相同巨單元中的至少一些與兩個(gè)或者更多協(xié)議的算法一起使用。
2.如權(quán)利要求1所述的芯片結(jié)構(gòu)，其中，所述巨單元中的至少一些被參數(shù)化，所述巨單元中的至少一些的參數(shù)適合于根據(jù)所述通信協(xié)議進(jìn)行動(dòng)態(tài)地改變。
3.如權(quán)利要求2所述的芯片結(jié)構(gòu)，還包括將所述巨單元進(jìn)行互連的總線，其中，所述總線中的至少一些的尺寸適合于根據(jù)所述通信協(xié)議進(jìn)行動(dòng)態(tài)地改變。
4.如權(quán)利要求2所述的芯片結(jié)構(gòu)，其中，用于改變所述被參數(shù)化巨單元的參數(shù)的控制信號(hào)存儲(chǔ)在存儲(chǔ)器中。
5.如權(quán)利要求2所述的芯片結(jié)構(gòu)，其中，用于改變所述被參數(shù)化巨單元的參數(shù)的控制信號(hào)從所述芯片結(jié)構(gòu)的外部在線插入。
6.如權(quán)利要求1所述的芯片結(jié)構(gòu)，其中，所述控制信號(hào)存儲(chǔ)在存儲(chǔ)器中。
7.如權(quán)利要求1所述的芯片結(jié)構(gòu)，其中，所述控制信號(hào)從所述芯片結(jié)構(gòu)外部在線插入。
8.如權(quán)利要求1所述的芯片結(jié)構(gòu)，還包括在所述巨單元之間的互連網(wǎng)絡(luò)，以及存儲(chǔ)器，所述存儲(chǔ)器用于存儲(chǔ)一組信號(hào)，所述信號(hào)用于重構(gòu)所述巨單元和所述巨單元之間的互連網(wǎng)絡(luò)，以便設(shè)定與正在處理的信號(hào)的協(xié)議相關(guān)的參數(shù)和算法。
9.如權(quán)利要求1所述的芯片結(jié)構(gòu)，還包括分析器，其被配置為確定由所述芯片結(jié)構(gòu)所處理的信號(hào)的協(xié)議，并施加必要的控制信號(hào)，以便配置所述轉(zhuǎn)換器并將對(duì)于根據(jù)所確定的協(xié)議處理所述信號(hào)所必需的巨單元進(jìn)行互連。
10.如權(quán)利要求9所述的芯片結(jié)構(gòu)，其中，所述分析器是由所述系統(tǒng)結(jié)構(gòu)執(zhí)行的算法。
11.如權(quán)利要求10所述的芯片結(jié)構(gòu)，其中，所述分析器是用于檢測(cè)由所述芯片結(jié)構(gòu)所處理的信號(hào)強(qiáng)度的算法。
12.如權(quán)利要求9所述的芯片結(jié)構(gòu)，其中，所述分析器響應(yīng)于所述系統(tǒng)結(jié)構(gòu)的用戶輸入。
13.如權(quán)利要求1所述的芯片結(jié)構(gòu)，還包括控制器，用于檢測(cè)所述信號(hào)的協(xié)議，并操作所述轉(zhuǎn)換器，并因此配置所述巨單元。
14.如權(quán)利要求1所述的芯片結(jié)構(gòu)，其中，用于所述信號(hào)的處理的協(xié)議由通信標(biāo)準(zhǔn)之間的切換協(xié)議確定。
15.如權(quán)利要求1所述的芯片結(jié)構(gòu)，其中，根據(jù)在所述接收/傳輸條件中的變化，至少一個(gè)協(xié)議在所述協(xié)議的不同階段中執(zhí)行相同的算法。
16.如權(quán)利要求1所述的芯片結(jié)構(gòu)，其中，根據(jù)在所述接收/發(fā)送條件的變化，至少一個(gè)協(xié)議在所述協(xié)議相同階段的不同巨單元處執(zhí)行相同的算法。
17.一種芯片結(jié)構(gòu)，用于處理根據(jù)多個(gè)通信協(xié)議的任何一個(gè)而被編碼的信號(hào)，所述通信協(xié)議的每一個(gè)都被一系列算法所定義，所述芯片結(jié)構(gòu)包括多個(gè)巨單元；多個(gè)轉(zhuǎn)換器，其被配置為選擇性地將處理由每種所述協(xié)議編碼的信號(hào)所必需的巨單元進(jìn)行互連；以及存儲(chǔ)器，其用于存儲(chǔ)根據(jù)要被處理的信號(hào)的協(xié)議而施加到所述轉(zhuǎn)換器的控制信號(hào)。
18.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行包括所述信號(hào)的正交變換的算法。
19.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行包括余弦和正弦變換的算法。
20.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行包括Hilbert變換的算法。
21.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行包括Walsh函數(shù)的算法。
22.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行包括傅里葉變換的算法。
23.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行包括Walsh-Hadamard變換的算法。
24.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行定義所述信號(hào)的網(wǎng)格的算法。
25.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行對(duì)最小/最大權(quán)重路徑的搜索，用于計(jì)算MAP的BCJR算法和置信度傳播算法。
26.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行矩陣矢量運(yùn)算。
27.如權(quán)利要求26所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為在有限域和/或無(wú)限域中執(zhí)行矩陣矢量運(yùn)算。
28.如權(quán)利要求26所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行由所述矩陣矢量運(yùn)算所支持的輔助運(yùn)算，包括多項(xiàng)式卷積和矢量坐標(biāo)變換。
29.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的至少一個(gè)或者多個(gè)被配置為執(zhí)行包括矢量與矩陣的乘法、矢量的標(biāo)量積和交錯(cuò)在內(nèi)的過(guò)程。
30.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行卷積碼的解碼過(guò)程。
31.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行turbo碼的解碼過(guò)程。
32.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行低密度奇偶校驗(yàn)(LDPC)碼的解碼過(guò)程。
33.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元的一個(gè)或者多個(gè)被配置為執(zhí)行代數(shù)碼的解碼過(guò)程。
34.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述代數(shù)碼包括Reed-Solomon碼。
35.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行所述被處理信號(hào)的均衡化過(guò)程。
36.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行所述被處理信號(hào)的同步過(guò)程。
37.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，至少一個(gè)協(xié)議執(zhí)行時(shí)-空編碼/解碼功能。
38.如權(quán)利要求17所述的芯片結(jié)構(gòu)，其中，所述巨單元中的一個(gè)或者多個(gè)被配置為執(zhí)行所述被處理信號(hào)的MIMO處理過(guò)程。
39.一種芯片結(jié)構(gòu)，包括控制器，其用于操作多個(gè)轉(zhuǎn)換器，從而能夠?qū)⒉煌迒卧ミB以在不同階段中執(zhí)行相同算法，以便為執(zhí)行所述協(xié)議提供有效的資源分配。
40.如權(quán)利要求39所述的芯片結(jié)構(gòu)，其中，所述巨單元中的至少一個(gè)被參數(shù)化，并且所述至少一個(gè)巨單元的至少一個(gè)參數(shù)可以通過(guò)在線狀態(tài)進(jìn)行設(shè)置，其中，所述相同巨單元使用通過(guò)所述在線狀態(tài)設(shè)置的參數(shù)執(zhí)行相同的算法。
41.一種芯片結(jié)構(gòu)，用于處理根據(jù)多個(gè)通信協(xié)議的任何一個(gè)而被編碼的信號(hào)，所述通信協(xié)議的每一個(gè)都被一系列算法所定義，所述芯片結(jié)構(gòu)包括輸入端/輸出端，其用于接收數(shù)據(jù)和輸出被處理數(shù)據(jù)；存儲(chǔ)器，其用于存儲(chǔ)指令，所述指令涉及用于每個(gè)所述協(xié)議的芯片的配置；多個(gè)巨單元，其被配置為在所述多個(gè)配置中的每一個(gè)中進(jìn)行互連，至少一個(gè)配置對(duì)應(yīng)于每一個(gè)所述通信協(xié)議；多個(gè)轉(zhuǎn)換器，其被配置并響應(yīng)于控制信號(hào)，以便在由所述被編碼信號(hào)的通信協(xié)議所確定的多種配置中的每一個(gè)中對(duì)所述巨單元進(jìn)行互連；可重構(gòu)網(wǎng)絡(luò)總線，其用于互連所述轉(zhuǎn)換器、巨單元和輸入端/輸出端；以及CPU，其被配置為根據(jù)所述被編碼信號(hào)的通信協(xié)議，控制所述巨單元、轉(zhuǎn)換器和總線的配置。
42.如權(quán)利要求41所述的芯片結(jié)構(gòu)，其中，所述巨單元中的至少一些包括可重構(gòu)參數(shù)，且所述CPU被配置為控制所述巨單元、轉(zhuǎn)換器和網(wǎng)絡(luò)總線的配置，所述控制包括對(duì)所述可重構(gòu)參數(shù)的動(dòng)態(tài)控制。
43.如權(quán)利要求42所述的芯片結(jié)構(gòu)，其中，所述存儲(chǔ)器包括被配置為存儲(chǔ)已編譯軟件指令的RAM。
44.如權(quán)利要求42所述的芯片結(jié)構(gòu)，還包括可變時(shí)鐘，其被應(yīng)用到不同巨單元，并且被配置為允許在不同時(shí)鐘速率下并行處理數(shù)據(jù)。
45.如權(quán)利要求41所述的芯片結(jié)構(gòu)，其中，所述CPU包括被配置為執(zhí)行更高層協(xié)議的處理器。
46.如權(quán)利要求41所述的芯片結(jié)構(gòu)，還包括啟動(dòng)器，其用于將周期性啟動(dòng)信號(hào)應(yīng)用于一些不同的所述巨單元。
47.一種無(wú)線通信設(shè)備，用于處理根據(jù)多個(gè)通信協(xié)議的任何一個(gè)而被編碼的信號(hào)，所述通信協(xié)議的每一個(gè)都被一系列算法所定義，所述無(wú)線通信設(shè)備包括天線，其用于接收和發(fā)送根據(jù)多個(gè)通信協(xié)議中的任何一個(gè)而編碼的信號(hào)；基帶處理器，用于處理由所述天線所接收和發(fā)射的信號(hào)；構(gòu)件，其包括多個(gè)巨單元，其每一個(gè)都采用可再利用的、可重構(gòu)功能模塊的形式，用于執(zhí)行對(duì)于實(shí)現(xiàn)每一種所述通信協(xié)議的物理層而言所必需的不同算法；以及多個(gè)轉(zhuǎn)換器，其被配置為響應(yīng)性地選擇控制信號(hào)，以便把處理由每種所述協(xié)議所編碼的信號(hào)所必需的巨單元進(jìn)行互連。其中，所述相同巨單元中的至少一些與兩個(gè)或者多個(gè)協(xié)議的算法一起使用。
48.如權(quán)利要求47所述的無(wú)線通信設(shè)備，其中，所述無(wú)線設(shè)備可以包括發(fā)射器，并且所述基帶處理器在發(fā)射所述信號(hào)之前，根據(jù)所述協(xié)議的任何一個(gè)對(duì)所述處理信號(hào)進(jìn)行編碼。
49.如權(quán)利要求47所述的無(wú)線通信設(shè)備，其中，接收器，并且所述基帶處理器在接收到所述處理信號(hào)后，根據(jù)所述協(xié)議的任何一個(gè)對(duì)所述處理信號(hào)進(jìn)行解碼。
50.如權(quán)利要求47所述的無(wú)線通信設(shè)備，其中，所述無(wú)線設(shè)備適合于發(fā)送和接收，且所述基帶處理器用于在發(fā)射被編碼信號(hào)之前，根據(jù)多個(gè)協(xié)議的任何一個(gè)對(duì)所述處理信號(hào)進(jìn)行編碼，且在接收所述被處理信號(hào)之后，根據(jù)所述協(xié)議的任何一個(gè)對(duì)所述被處理信號(hào)進(jìn)行解碼。
51.一種制造芯片的制造方法，所述芯片具有的結(jié)構(gòu)用于處理根據(jù)多個(gè)通信協(xié)議的任何一個(gè)而被編碼的信號(hào)，所述通信協(xié)議的每一個(gè)都被一系列算法所定義，所述制造方法包括建立構(gòu)件以至于包括多個(gè)巨單元，其每一個(gè)都采用可再利用的、可重構(gòu)功能模塊的形式，用于執(zhí)行對(duì)于實(shí)現(xiàn)每一種所述通信協(xié)議的物理層而言所必需的不同算法；以及多個(gè)轉(zhuǎn)換器，其被配置為響應(yīng)性地選擇控制信號(hào)，以便把處理由每種所述協(xié)議所編碼的信號(hào)所必需的巨單元進(jìn)行互連。其中，所述相同巨單元中的至少一些與兩個(gè)或者多個(gè)協(xié)議的算法一起使用。
全文摘要
公開(kāi)了一種芯片結(jié)構(gòu)，用于處理根據(jù)多個(gè)通信協(xié)議的任何一個(gè)而被編碼的信號(hào)，所述通信協(xié)議的每一個(gè)都被一系列算法所定義。多個(gè)巨單元，每一個(gè)都采用可再利用的、可重構(gòu)功能模塊的形式，用于執(zhí)行對(duì)于實(shí)現(xiàn)每一種通信協(xié)議的物理層而言所必需的不同算法；以及多個(gè)轉(zhuǎn)換器，用于響應(yīng)性地選擇控制信號(hào)，以便將處理由每種所述協(xié)議編碼的信號(hào)所必需的巨單元進(jìn)行互連。優(yōu)選地，所述相同巨單元中的至少一些是與兩個(gè)或者多個(gè)協(xié)議的算法一起使用。
文檔編號(hào)G06F13/42GK101031901SQ200580022898
公開(kāi)日2007年9月5日 申請(qǐng)日期2005年5月18日 優(yōu)先權(quán)日2004年7月8日
發(fā)明者多龍·所羅門(mén), 吉拉德·加龍 申請(qǐng)人:阿蘇克斯有限公司