一種高安全芯片有源屏蔽物理保護結構的設計方法
【專利摘要】本發(fā)明提出了一種高安全芯片有源屏蔽物理保護結構的設計方法。芯片有源屏蔽物理保護結構具有防止高安全芯片受到侵入式攻擊(如被物理篡改或探測)的作用。有源屏蔽線采用單層金屬走線，布滿芯片表面。為了保證下層物理圖形不被攻擊，通常金屬走線采用最小的設計規(guī)則。如果全芯片布滿按最小規(guī)則設計的圖形，將會增加由于顆粒沾污導致的芯片電路功能性能失效的可能性。為了減少量產(chǎn)芯片電路失效，通常會放寬有源屏蔽線的寬度(width)或\和間距(spacing)。而放寬有源屏蔽線尺寸又會降低芯片的安全性。為了解決芯片安全性和量產(chǎn)產(chǎn)品的成品率(yield)之間的矛盾，本文提出了變截距(pitch)的有源屏蔽物理保護結構，實現(xiàn)芯片產(chǎn)品的安全性和成品率的雙提升。
【專利說明】一種高安全芯片有源屏蔽物理保護結構的設計方法
【技術領域】
[0001]本發(fā)明提出了一種高安全芯片有源屏蔽物理保護結構的設計方法。該發(fā)明適用于具有高安全要求的集成電路設計領域。
【背景技術】
[0002]芯片安全的攻擊方法很多，大致可以分為三類:非侵入式攻擊，半侵入式攻擊，侵入式攻擊。侵入式攻擊也稱作物理攻擊，通常使用芯片反向工程中的工具和方法，去除芯片封裝，提取版圖，切割/連接電路。在芯片頂層增加有源屏蔽層對防止物理探測和篡改芯片部分功能的攻擊具有較好的防御效果。當有源屏蔽層的連線被物理篡改或探測時，芯片上電后，有源屏蔽線中傳遞的信號便會發(fā)生變化，有源屏蔽檢測電路可以檢測到該信號的變化，并產(chǎn)生報警信號，使芯片進入復位或中斷等安全工作狀態(tài)。這種方法可以防止通過侵入式攻擊獲取芯片的敏感信息，提高芯片安全性。
[0003]在高安全芯片物理版圖設計時，通常采用金屬繞線(例如頂層金屬)做整個芯片的有源屏蔽線。為了提高芯片的安全性，防止物理篡改和探測，有源屏蔽線之間的窗口要盡量小，對于高安全區(qū)的敏感信號使用有源屏蔽線寬線進行阻擋。有源屏蔽線設計通常使用工藝廠家提供的最小的Pitch規(guī)則進行布線，實現(xiàn)最高密度的安全檢測信號通路。在高安全的芯片設計中，有源屏蔽繞線需要布滿幾乎整個芯片，這在半導體加工工藝過程中，增加了由于顆粒沾污而導致的電路失效的可能。
[0004]半導體加工在凈化間內進行。凈化間內包含五類顆粒沾污:塵埃、金屬雜質、有機沾污、自然氧化層和靜電釋放的電荷，它們都能影響器件的性能。顆粒如果大于關鍵尺寸的一半，就是致命缺陷。通常來講，使用凈化級別來描述顆粒尺寸和密度。如千級凈化間，描述為每立方英尺，含最多允許大于或等于0.5um以上的顆粒1000個。對于一道掩膜流程而言，由于這些顆粒沾污導致的電路失效，從而致使成品率下降2%左右。這對于大量產(chǎn)、高成本的智能卡安全芯片來講，損失是無法接受的。因此對于固定尺寸的顆粒沾污而言，可以增加關鍵尺寸來減少芯片致命缺陷發(fā)生的概率，如增加有源屏蔽繞線spacing，從而增加pitch。有源屏蔽繞線width不會改善顆粒沾污造成的芯片失效。

【發(fā)明內容】

[0005]針對上述問題，本發(fā)明旨在提出一種既保證安全性且能提升芯片有源屏蔽線成品率的有源屏蔽物理保護結構的設計方法。本發(fā)明提出的變Pitch有源屏蔽物理保護結構，可以有效的解決高安全芯片有源屏蔽層受到顆粒沾污而失效的問題。
[0006]對芯片劃分不同的安全等級區(qū)域，根據(jù)有源屏蔽線需要保護模塊或區(qū)域，在不同的安全區(qū)域內使用不同的有源屏蔽物理保護結構，芯片高安全等級區(qū)域有源屏蔽層走線采用較小截距，芯片較低安全等級區(qū)域采用較大的截距。較小截距是按照工藝廠商提供的金屬層最小設計規(guī)則要求的線寬和間距相加得到的；較大截距是增加線寬或和間距較大截距是較小截距的整數(shù)倍。有源屏蔽線的物理保護結構為“幾”字形結構，每顆芯片的有源屏蔽線共有N根，NS 2，各條有源屏蔽線互不交叉，等間距平行繞線，有源屏蔽線的寬度和間距為不同截距對應的不同寬度和間距?！皫住弊中斡性雌帘尉€包含2種或以上的截距，在截距變化時，“幾”字形結構不需要斷開，通過90度轉角實現(xiàn)有源屏蔽線截距變化。變截距的有源屏蔽線的首尾可以根據(jù)版圖布局的需要在芯片范圍內的任何位置，通過通孔向下層金屬跳線連接到前級電路的輸出端和后級電路的輸入端。
[0007]在該方法里，如圖1和2所示，要劃分芯片布局中對安全性的不同要求，定義出高安全性區(qū)域和非高安全性區(qū)域；并根據(jù)不同安全性要求的區(qū)域進行有源屏蔽線不同Pitch的設計。對于高安全區(qū)域，使用最小Pitch有源屏蔽繞線；對于非高安全區(qū)域，考慮減小沾污失效概率，增加pitch繞線。
[0008]對于尺寸為0.5um的顆粒，如果固定pitch為0.4um(width=0.2um,spacing=0.2um)的有源屏蔽線顆粒沾污失效率為2% (主要是顆粒短路失效)時，則固定pitch為0.8 (width=0.4um, spacing=0.4um)的有源屏蔽線顆粒沾污失效率為(12.5% /75% )*2% =0.3333%
[0009]其中，75%為0.5um顆粒在pitch為0.4um的金屬走線上造成的短路失效概率；
[0010]12.5%為0.5um顆粒在pitch為0.8um的金屬走線上造成的短路失效概率。
[0011]經(jīng)過以上分析，如果單純選擇最小pitch有源屏蔽繞線，安全性高，電路失效率高；單純采用較大pitch有源屏蔽繞線，安全性低，電路失效率低。為了保證高安全芯片的有源屏蔽層低失效率，可以通過不同區(qū)域采用不同Pitch進行有源屏蔽繞線的方法，能夠解決智能卡有源屏蔽物理保護結構的安全性和提高芯片成品率之間的矛盾。該方法可以有效的應用在高安全集成電路物理安全設計領域。
【專利附圖】

【附圖說明】
[0012]圖1本發(fā)明實施案例中芯片有源屏蔽物理保護結構示例
[0013]圖2本發(fā)明實施案例中芯片有源屏蔽物理保護結構示例
【具體實施方式】
[0014]以下結合附圖具體介紹本發(fā)明公開的方法。
[0015]如圖1所示，芯片被劃分為一塊高安全區(qū)域，一塊非高安全區(qū)域。屏蔽線共8根，高安全區(qū)域的8根有源屏蔽層采用pitch=0.4um(其中width=0.2um, spacing=0.2um);非高安全區(qū)域的8根有源屏蔽層采用pitch=0.8um(其中width=0.4um, spacing=0.4um)。實例區(qū)域總面積為38um*22.56um ;實例區(qū)域坐標原點為左下角，其中高安全區(qū)域為矩形區(qū)域，左下角右上角坐標分別為(6.4，15.79)、(31.8，22.56)，其余為非高安全區(qū)域。有源屏蔽線的第一根屏蔽線的首尾隱藏在屏蔽線區(qū)域，坐標分別為(19.2，14.59)和(19.2，14.99)。
[0016]采用這種方式布線，對于尺寸為0.5um的顆粒，顆粒沾污失效率由固定最小Pitch (0.4um)的 2%下降為 0.426%。
[0017]如圖2所示，芯片被劃分為兩塊高安全區(qū)域，一塊非高安全區(qū)域。屏蔽線共8根，高安全區(qū)域的8根有源屏蔽層采用pitch=0.4um(其中width=0.2um, spacing=0.2um);非高安全區(qū)域的8根有源屏蔽層采用pitch=0.8um(其中width=0.4um, spacing=0.4um)。實例區(qū)域總面積為38um*29.72um ;實例區(qū)域坐標原點為左下角，其中高安全區(qū)域為兩塊矩形區(qū)域，第一塊左下角右上角坐標分別為(6.4,22.95)、(31.81,29.72);第二塊左下角右上角坐標分別為(12.8，O)、(31.81,6.76)，其余為非高安全區(qū)域。有源屏蔽線的第一根屏蔽線的首尾隱藏在屏蔽線區(qū)域，坐標分別為(12.8，0)和(31.2，7.16)。
[0018]采用這種方式布線，對于尺寸為0.5um的顆粒，顆粒沾污失效率由固定最小Pitch (0.4um)的 2%下降為 `0.674%。
【權利要求】
1.一種高安全芯片有源屏蔽物理保護結構的設計方法，其特征在于對芯片劃分不同的安全等級區(qū)域，根據(jù)有源屏蔽線需要保護模塊或區(qū)域，在不同的安全區(qū)域內使用不同的有源屏蔽物理保護結構，芯片高安全等級區(qū)域有源屏蔽層走線采用較小截距，芯片較低安全等級區(qū)域采用較大的截距。
2.根據(jù)權利要求1所述的方法，其特征在于，較小截距是按照工藝廠商提供的金屬層最小設計規(guī)則要求的線寬和間距相加得到的；較大截距是增加線寬或和間距較大截距是較小截距的整數(shù)倍。
3.根據(jù)權利要求1所述的方法，其特征在于，有源屏蔽線的物理保護結構為“幾”字形結構，每顆芯片的有源屏蔽線共有N根，N > 2，各條有源屏蔽線互不交叉，等間距平行繞線，有源屏蔽線的寬度和間距為不同截距對應的不同寬度和間距。
4.根據(jù)權利要求3所述的方法，“幾”字形有源屏蔽線包含2種或以上的截距，在截距變化時，“幾”字形結構不需要斷開，通過90度轉角實現(xiàn)有源屏蔽線截距變化。
5.根據(jù)權利要求3所述的方法，變截距的有源屏蔽線的首尾可以根據(jù)版圖布局的需要在芯片范圍內的任何位置，通過通孔向下層金屬跳線連接到前級電路的輸出端和后級電路的輸入端。
【文檔編號】G06F17/50GK103646137SQ201310636905
【公開日】2014年3月19日 申請日期:2013年12月3日 優(yōu)先權日:2013年12月3日
【發(fā)明者】張穎, 潘亮, 陳波濤 申請人:北京中電華大電子設計有限責任公司