用于自動雙相時鐘計時的系統(tǒng)、方法和計算機程序產(chǎn)品的制作方法
【專利摘要】本發(fā)明公開了一種用于將設(shè)計從邊沿觸發(fā)時鐘計時轉(zhuǎn)換為雙相非重疊時鐘計時的系統(tǒng)、方法和計算機程序產(chǎn)品。所述方法包括下列步驟：用包含第一鎖存器電路和第二鎖存器電路的鎖存器對替換與組合邏輯電路相連的邊沿觸發(fā)式觸發(fā)器；以及基于時序信息來確定所述組合邏輯電路的中點的。將所述第二鎖存器電路擴展到所述組合邏輯電路的中點，并給鎖存器電路提供雙相非重疊時鐘信號。
【專利說明】用于自動雙相時鐘計時的系統(tǒng)、方法和計算機程序產(chǎn)品
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電路,具體而言涉及電路的雙相時鐘計時(clocking)。
【背景技術(shù)】
[0002]微處理器和圖形處理器這類常規(guī)裝置一般而言都依靠邊沿觸發(fā)式觸發(fā)器來使數(shù)據(jù)路徑管線化(pipeline)以及實現(xiàn)順序邏輯。當兩個邊沿觸發(fā)式觸發(fā)器之間的邏輯有稍許延遲時，尤其是當該延遲接近達到適當?shù)牟僮魉枰谋３謺r間時，通過時序工具在該路徑中插入附加電路以解決保持時間違例(v1lat1n)。除為了確保保持時間違例得到解決外，并不希望插入附加電路，原因在于附加電路會占用管芯(die)上的空間并且在工作期間會消耗功率。
[0003]因而，存在對減小保持時間違例和/或解決與現(xiàn)有技術(shù)相關(guān)聯(lián)的其他問題的需要。

【發(fā)明內(nèi)容】

[0004]本發(fā)明公開了一種用于將設(shè)計從邊沿觸發(fā)時鐘計時轉(zhuǎn)換為雙相非重疊時鐘計時的系統(tǒng)、方法和計算機程序產(chǎn)品。所述方法包括下列步驟:用包含第一鎖存器電路和第二鎖存器電路的鎖存器對替換與組合邏輯電路相連的邊沿觸發(fā)式觸發(fā)器；以及基于時序信息來確定所述組合邏輯電路的中點。將所述第二鎖存器電路擴展(propagate )到所述組合邏輯電路的中點，并給鎖存器電路提供雙相非重疊時鐘信號。
【專利附圖】

【附圖說明】
[0005]圖1A示出了根據(jù)一個實施例的、帶有組合邏輯電路分割塊(split)的使用邊沿觸發(fā)時鐘計時來管線化的路徑；
[0006]圖1B示出了根據(jù)一個實施例的、轉(zhuǎn)換為使用雙相非重疊時鐘計時的圖1A所示的路徑；
[0007]圖1C示出了根據(jù)一個實施例的、帶有分布在鎖存器之間的分割后的組合邏輯電路的圖1B所不的路徑；
[0008]圖2示出了根據(jù)一個實施例的、用于將電路設(shè)計從邊沿觸發(fā)時鐘計時轉(zhuǎn)換為雙相非重疊時鐘計時的方法的流程圖；
[0009]圖3A示出了根據(jù)一個實施例的非還原靜態(tài)鎖存器電路；
[0010]圖3B示出了根據(jù)一個實施例的與還原邏輯相連的非還原靜態(tài)鎖存器電路；
[0011]圖3C不出了根據(jù)一個實施例的雙相非重疊時鐘信號的時序圖；
[0012]圖3D示出了根據(jù)一個實施例的脈沖發(fā)生電路；
[0013]圖4A示出了根據(jù)一個實施例的帶有掃描的轉(zhuǎn)換為使用雙相非重疊時鐘計時的路徑;
[0014]圖4B示出了根據(jù)一個實施例的帶有掃描電路的非還原主鎖存器；[0015]圖5A示出了根據(jù)一個實施例的既使用雙相非重疊時鐘計時又使用邊沿觸發(fā)時鐘計時的路徑；
[0016]圖5B示出了根據(jù)一個實施例的、用于將電路設(shè)計從邊沿觸發(fā)時鐘計時轉(zhuǎn)換為雙相非重疊時鐘計時的方法的流程圖；
[0017]圖6A示出了根據(jù)一個實施例的、包含轉(zhuǎn)換為使用雙相非重疊時鐘計時的設(shè)計的處理器/芯片的框圖；以及
[0018]圖6B示出了一示例性系統(tǒng)，在該系統(tǒng)內(nèi)可以實現(xiàn)前述各種實施例的各種架構(gòu)和/或功能。
【具體實施方式】
[0019]通過將電路設(shè)計轉(zhuǎn)換為使用雙相非重疊時鐘進行時鐘計時(clock)的鎖存器,可以改進使用邊沿觸發(fā)式觸發(fā)器的電路設(shè)計的時序性能。由于雙相時鐘計時使用雙相非重疊時鐘信號以分開啟動主鎖存器和從鎖存器，因而可消除保持時間違例(v1lat1n)。無需將附加電路插入路徑中來解決保持時間違例。而且，兩個相位之間的時間借用(timeborrowing)可使電路對時鐘抖動(jitter)和偏移(skew)的敏感度降低,進一步改進時序余量(timing margin)。
[0020]圖1A示出了根據(jù)一個實施例的、帶有經(jīng)過分割的組合邏輯的包含使用邊沿觸發(fā)時鐘計時的觸發(fā)器105的管線路徑100。組合邏輯已分割成兩部分，具有近似相等的延遲的邏輯電路110和115。組合邏輯是在中點處加以分割的，所述中點為一節(jié)點，其中一信號從觸發(fā)器105的輸出端經(jīng)過邏輯電路110的擴展延遲(propagat1n delay)近似等于該信號經(jīng)過邏輯電路115到觸發(fā)器105的輸入端的擴展延遲。在一個實施例中，所述中點是用生成用于管線路徑100的時序信息的常規(guī)的時序分析工具來加以識別的。
[0021]圖1B示出了根據(jù)一個實施例的、通過將圖1A所示的管線路徑100轉(zhuǎn)換為使用雙相非重疊時鐘計時而形成的管線路徑120。觸發(fā)器105用鎖存器對135A和135B替換。鎖存器135A由clkN直接驅(qū)動且鎖存器135B由Clk_pulse直接驅(qū)動，clkN和Clk_pulse為由脈沖發(fā)生器108輸出的雙相非重疊時鐘脈沖。對于clkN的每個脈沖，脈沖發(fā)生器108生成elk (B卩，經(jīng)反相后的clkN)的縮窄版，其中心位于clkN為低時的時鐘周期內(nèi)的時刻間。盡管管線路徑120像管線路徑100 —樣為功能正常的轉(zhuǎn)換后的管線路徑，但管線路徑120有較大的插入延遲，原因在于在脈沖發(fā)生器108中為確保clkN和Clk_pulse不會由于時鐘偏移而重疊所引入的延遲。
[0022]圖1C示出了根據(jù)一個實施例的、通過將圖1B所示的管線路徑120轉(zhuǎn)換為將鎖存器對的第二鎖存器擴展(propagate)到分割后的組合邏輯的中點而形成的轉(zhuǎn)換后的管線路徑130。鎖存器135A可配置作為包含掃描電路的主鎖存器，且鎖存器135B可配置作為從鎖存器。鎖存器135B擴展到邏輯電路110和邏輯電路115之間的位置。與管線路徑100相t匕，轉(zhuǎn)換后的管線路徑130具有較低的插入延遲、對時鐘偏移和抖動的敏感度非常低，并且可以實現(xiàn)時間借用技術(shù)以滿足時序約束。時間借用允許邏輯電路115較之于邏輯電路110而具有較大的延遲，或反之亦然，從而跨過(across)鎖存器135B而“借用”時間，同時邏輯電路110和邏輯電路115的組合延遲滿足對時鐘周期的時序約束。由于組合邏輯的延遲從一個輸入端到不同的輸出端而變化，因而到鎖存器135B的輸入端的延遲不同于在擴展鎖存器135A之后到鎖存器135A的輸入端的延遲。
[0023]圖2示出了根據(jù)一個實施例的、用于將電路設(shè)計從邊沿觸發(fā)時鐘計時轉(zhuǎn)換為雙相非重疊時鐘計時的方法的流程圖200。在步驟210，用鎖存器對(B卩，主鎖存器電路和從鎖存器電路)替換與組合邏輯電路相連的邊沿觸發(fā)式觸發(fā)器電路。在步驟215，基于時序信息來確定組合邏輯電路的中點。在步驟220，將第二鎖存器電路擴展到組合邏輯電路的中點。在步驟225，給鎖存器對提供雙相非重疊時鐘信號。
[0024]現(xiàn)在將關(guān)于各種可選的架構(gòu)和特征闡明更多例示性信息，利用這些可選的架構(gòu)和特征根據(jù)用戶的期望可以實施或不實施前述的框架(framework)。應予以強烈關(guān)注的是，以下信息是為例示性目的而闡明的，不應被解釋為以任何方式加以限定。以下任何特征都可以在排除或不排除所描述的其他特征的情況下可選地被包含在內(nèi)。
[0025]沿組合邏輯電路內(nèi)的路徑擴展鎖存器可使用用以執(zhí)行自動時序重構(gòu)(retiming)的工具加以實現(xiàn)。在一個實施例中，通過在電路設(shè)計時根據(jù)需要包含兩倍數(shù)目的管線級(stage)，可將使用邊沿觸發(fā)時鐘計時的電路設(shè)計轉(zhuǎn)換為使用雙相非重疊時鐘計時。自動時序重構(gòu)工具可用于貫穿邏輯電路的擴展延遲均勻地分布邊沿觸發(fā)式觸發(fā)器。然后將雙相非重疊時鐘提供給鎖存器對，每個鎖存器對的第一鎖存器接收時鐘信號clkN且每個鎖存器對的第二鎖存器接收時鐘信號clk_pulse。
[0026]當用雙相非重疊時鐘計時代替邊沿觸發(fā)時鐘計時時，時鐘偏移和時鐘抖動的影響被減小。當用具有較小的擴展延遲的一對非還原鎖存器來替換具有較大的插入延遲ts+td。，的每個觸發(fā)器時，插入延遲也被最小化，其中ts為設(shè)置時間且td。,為從時鐘邊沿到輸出端Q的翻轉(zhuǎn)(transit1n)的延遲。
[0027]為了獲得較低的插入延遲，應當使鎖存器的擴展延遲盡可能低。獲得低延遲鎖存器電路的一個途徑是利用邏輯級(logic stage)，其跟隨(follow)鎖存器(S卩，邏輯電路110或邏輯電路115)以提供還原(restoring)放大。因此，鎖存器本身可以是非還原的。然而，非還原靜態(tài)鎖存器應置于靠近跟隨非還原靜態(tài)鎖存器的邏輯級處，以避免會致使鎖存器的鎖存器內(nèi)的存儲器節(jié)點的值翻轉(zhuǎn)(flip)的潛在的交叉干擾問題。換言之，應當對連接非還原靜態(tài)鎖存器的輸出端的配線的長度加以限制，以確保跟隨非還原靜態(tài)鎖存器的邏輯級靠近非還原靜態(tài)鎖存器。
[0028]圖3A示出了根據(jù)一個實施例的非還原靜態(tài)鎖存器電路300。非還原靜態(tài)鎖存器電路300可用于實現(xiàn)圖1C所示的主鎖存器135和/或從鎖存器140。非還原靜態(tài)鎖存器電路包含CMOS傳輸門305和保持器(keeper)子電路。當時鐘輸入(Clk)為高時，傳輸門305將輸入端(D)傳輸至輸出端(Q)，從而使非還原靜態(tài)鎖存器電路300透明。當時鐘輸入為低時，傳輸門截止，且輸出端成為非還原靜態(tài)鎖存器電路300的存儲節(jié)點。當時鐘輸入為低時，保持器子電路激活并還原存儲節(jié)點處由于漏電或噪音而損失的任何電荷，從而使非還原靜態(tài)鎖存器電路300靜態(tài)。
[0029]非還原靜態(tài)鎖存器電路300具有最小的插入延遲。利用埃爾莫(Elmore)延遲模型，非還原靜態(tài)鎖存器電路300的擴展延遲正是RC延遲，其中R為傳輸門305的電阻且C為保持器子電路和跟隨非還原靜態(tài)鎖存器電路300的靜態(tài)柵(static gate)的電容。當非還原靜態(tài)鎖存器電路300位于靠近硅管芯上的靜態(tài)柵時，從驅(qū)動輸入的柵所引出的配線的電容與傳輸門305的電阻是隔離的。[0030]如本文中所使用的，如果信號在之間沒有介入任何邏輯的情況下連至邏輯，則晶體管與該信號直接相連，且如果信號在之間介入有邏輯的情況下連至晶體管，則晶體管與該信號間接相連。介入的邏輯可以是任何類型的分立邏輯(discrete logic)。例如，晶體管可以經(jīng)過包含電流源的附加電路元件而連至地線或電源。
[0031 ] 圖3B示出了根據(jù)一個實施例的、其中非還原靜態(tài)鎖存器電路300與還原邏輯相連的用于信號還原330的電路設(shè)計。為了使非還原靜態(tài)鎖存器電路300中存儲器節(jié)點的擾動最小化，非還原靜態(tài)鎖存器電路300的輸出端應僅連至靜態(tài)柵的輸入端，例如，反相器、緩沖器、NAND, NOR、OR、AND等。靜態(tài)柵產(chǎn)生上拉至VDD或下拉至VSS的輸出(除切換瞬間以外)。非還原靜態(tài)鎖存器電路300的輸出不應直接與傳輸門(互補式或非互補式)相連。如果輸入信號變差(即，不在高電平或不在低電平)，則傳輸至輸出信號Q的信號電平也會變差并且應當輸入到還原邏輯。如圖3B所示，三個非還原靜態(tài)鎖存器電路300驅(qū)動三相輸入“與或非(AND-0R-N0T)”門的輸入端。非還原靜態(tài)鎖存器電路300每個均只驅(qū)動靜態(tài)柵(即，還原邏輯)的輸入端。
[0032]常規(guī)而言，用硬件設(shè)計語言表示電路設(shè)計，并合成表示電路設(shè)計的代碼以制作物理版圖(layout)。使表示單元(例如，非還原靜態(tài)鎖存器電路300、單獨的邏輯門等)的物理版圖分開具體呈現(xiàn)(instatiate)，然后進行布線以連接各種部件之間的信號。在一個實施例中，構(gòu)造包含物理電路版圖的硬宏(hard macro)，其將非還原靜態(tài)鎖存器電路300與非還原靜態(tài)鎖存器電路300的輸出端相連的每個門類型相組合，以確保每個非還原靜態(tài)鎖存器電路300和還原門靠近非還原靜態(tài)鎖存器電路300 (即，對每個非還原靜態(tài)鎖存器電路300和還原門之間的配線的長度加以限制)。使用硬宏時可以使總的電路版圖面積較小。在另一個實施例中，電路布置工具配置為給定極高的優(yōu)先級以保持非還原靜態(tài)鎖存器電路300和還原門之間的配線較短，并執(zhí)行布置后檢查(post-placement check)以確保配線不超過最大長度。
[0033]圖3C示出了根據(jù)一個實施例的雙相非重疊時鐘信號ClkN和Clk_pulse的時序圖350。鎖存器對中的第一非還原靜態(tài)鎖存器電路300 (即，主鎖存器)由clkN (求反后的(negated)時鐘)驅(qū)動。鎖存器對中的第二非還原靜態(tài)鎖存器電路300 (即，從鎖存器)由Clk_pulse驅(qū)動。Clk_pulse為時鐘的縮窄版。換言之,Clk_pulse較之于時鐘周期的一半略窄。設(shè)置非重疊時段A和t2以容許時鐘分布網(wǎng)絡(luò)中的偏移和抖動。
[0034]圖3D示出了根據(jù)一個實施例的脈沖發(fā)生器108。如圖3D所示可以由clkN的提前版(advanced vers1n)和延遲版(retarded vers1n)通過單個NOR門而生成信號Clk_pul Se。通過執(zhí)行帶有生產(chǎn)性偏移(productive skew)的時鐘樹生成可以無成本地生成clkN的提前版和延遲版。
[0035]雙相非重疊時鐘計時方案與常規(guī)的時鐘樹合成和時鐘選通相兼容。時鐘樹合成可以用于分布單個時鐘相位clkN。然后由“或非”門脈沖發(fā)生器生成用于從相位的時鐘clk_pulse。因為脈沖發(fā)生時序是非關(guān)鍵性的，所以能容許量相當大的偏移和延遲變化。通過clkN低選通(gating clkN low)來執(zhí)行時鐘選通。clkN低選通令clk_pulse在時鐘被停止時為高。
[0036]圖4A示出了根據(jù)一個實施例的、使用雙相非重疊時鐘計時的帶有掃描電路400的轉(zhuǎn)換后的管線路徑。通過沿掃描路徑在每個非還原靜態(tài)鎖存器電路300 (示出為主鎖存器135(1)和135(2))前面插入多路復用器(multiplexer)并且增加冗余從鎖存器(示出為非還原靜態(tài)鎖存器電路405 (I)和405(2))，可以將用邊沿觸發(fā)式觸發(fā)器來實現(xiàn)掃描路徑的電路設(shè)計轉(zhuǎn)換為使用雙相非重疊時鐘計時。非還原靜態(tài)鎖存器電路405(1)和405(2)通過Clk_pulse進行時鐘計時，且非還原靜態(tài)鎖存器電路405 (I)接收掃描輸入Sin。當掃描路徑被啟用時，第一多路復用器選擇非還原靜態(tài)鎖存器電路405(1)的輸出用于主鎖存器135(1)的輸入，且第二多路復用器選擇非還原靜態(tài)鎖存器電路405 (2)的輸出用于主控鎖存器135(2)的輸入，以形成掃描路徑。
[0037]圖4B示出了根據(jù)一個實施例的帶有掃描電路的非還原主鎖存器420。與圖4A所示的主鎖存器單元電路相比，多路復用器與接收掃描輸入(Sin)的非還原靜態(tài)鎖存器電路的傳輸門輸入端相結(jié)合，從而在電路設(shè)計中增加掃描時不增加插入延遲。帶有掃描電路的非還原靜態(tài)鎖存器420包含還原反相器450,用于輸出掃描輸出(Sout)的掃描路徑。在通常操作期間，通常時鐘(clkN、elk)信號循環(huán)且掃描時鐘(sclk、sclkN)信號保持處于非激活狀態(tài)(sclk=0, SclkN=I)。在掃描操作期間,通常時鐘(clkN、elk)信號保持處于非激活狀態(tài)(sclk=0, SclkN=I)且掃描時鐘(sclk、sclkN)信號循環(huán)。還原時鐘信號(rclk、rclkN)在兩個狀態(tài)下都循環(huán)，以激活保持器子電路并生成Q和Sout。
[0038]使用雙相非重疊時鐘計時的邏輯塊可以與用邊沿觸發(fā)式觸發(fā)器管線化的邏輯自由混合。使用雙相非重疊時鐘計時的新設(shè)計的電路塊可以與使用邊沿觸發(fā)時鐘計時的現(xiàn)有的電路交互工作。雙相非重疊時鐘計時可以僅應用于電路設(shè)計的關(guān)鍵部分，從而保持使用邊沿觸發(fā)時鐘計時的設(shè)計的平衡。
[0039]圖5A示出了根據(jù)一個實施例的、既使用雙相非重疊時鐘計時又使用邊沿觸發(fā)時鐘計時的混合管線路徑500。主鎖存器535和從鎖存器540包括鎖存器對，所述鎖存器對配置為使用雙相非重疊時鐘，且觸發(fā)器505為邊沿觸發(fā)式觸發(fā)器。主鎖存器535可實現(xiàn)為非還原靜態(tài)鎖存器300或帶有掃描的非還原靜態(tài)鎖存器420。從鎖存器540可實現(xiàn)為非還原靜態(tài)鎖存器300。只要間隔tl比邊沿觸發(fā)式觸發(fā)器505的保持時間大，即可保證混合管線路徑500為保持時間安全(safe)——即使邏輯電路525具有零延遲亦如此?；旌瞎芫€路徑500允許由非還原靜態(tài)鎖存器電路(例如，主鎖存器535和從鎖存器540)驅(qū)動的邏輯電路520和邏輯電路525在一個方向上進行時間借用。邏輯電路520可以使用由邏輯電路510和515所留下的多達半個周期的時序裕量(slack)。邏輯電路525可以使用由邏輯電路520所留下的多達半個周期的時序裕量。時間可以跨過主鎖存器535以及跨過從鎖存器540來“借用”。
[0040]圖5B示出了根據(jù)一個實施例的、用于將電路設(shè)計從邊沿觸發(fā)時鐘計時轉(zhuǎn)換為雙相非重疊時鐘計時的方法的流程圖540。該方法可通過計算機程序來執(zhí)行。在步驟210，用鎖存器對(即，主鎖存器電路和從鎖存器電路)替換與組合邏輯電路相連的邊沿觸發(fā)式觸發(fā)器電路。在一個實施例中，計算機程序運行表示電路設(shè)計的HDL代碼，以用鎖存器對替換邊沿觸發(fā)式觸發(fā)器電路。在步驟215，基于時序信息來確定組合邏輯電路的中點。在一個實施例中，執(zhí)行時序分析工具來生成用于電路設(shè)計的時序信息。在步驟545，將組合邏輯電路分割成第一邏輯塊和第二邏輯塊。
[0041]在步驟550，將第一鎖存器電路的輸出端直接連至第一邏輯塊的輸入端。在步驟555，上述方法確定第一邏輯塊的輸入端是否為還原邏輯，若否，則在步驟560，在繼續(xù)步驟565之前將還原子電路(例如，反相器、緩沖器、邏輯門等)插入第一鎖存器電路的輸出端處。在步驟565，將第一邏輯塊的輸出端直接連至第二鎖存器電路的輸入端。在步驟570，將第二鎖存器電路的輸出端直接連至第二邏輯塊的輸入端。在步驟575，上述方法確定第二邏輯塊的輸入端是否為還原邏輯，若否，則在步驟580，在方法終止之前將還原子電路插入第二鎖存器電路的輸出端處。
[0042]圖6A是示出了根據(jù)一個實施例的、包含轉(zhuǎn)換為使用雙相非重疊時鐘計時的設(shè)計的處理器/芯片650的框圖。I/O電路655可包含焊盤(pad)和其他I/O特定電路，以從系統(tǒng)中的其他裝置發(fā)送和接收信號。I/O電路655基于由I/O電路655所接收的信號來產(chǎn)生輸出。由I/O電路510接收的輸入被輸入到帶有掃描的第一非還原靜態(tài)鎖存器電路420 (I)。由I/O電路655生成的信號輸出到非還原靜態(tài)鎖存器300(1)。組合電路620接收由非還原靜態(tài)鎖存器300 (I)生成的輸出并生成組合輸出，該組合輸出由帶有掃描的第二非還原靜態(tài)鎖存器電路420 (2)接收。帶有掃描的第二非還原靜態(tài)鎖存器電路420 (2)存儲組合輸出并生成用以輸入到組合電路625的輸出。組合電路625的輸出由第二非還原靜態(tài)鎖存器300(2)接收并存儲。第二非還原靜態(tài)鎖存器300 (2)生成用以提供給I/O電路625的輸出。
[0043]圖6B示出了示例性系統(tǒng)600，在該系統(tǒng)內(nèi)可以實現(xiàn)前述各種實施例的各種架構(gòu)和/或功能。如圖所示，系統(tǒng)600設(shè)為包含與通信總線602相連的至少一個中央處理器601。通信總線602可以利用諸如PCI (外圍部件互連)、PC1-Express、AGP (加速圖形端口)、超傳輸或者任何其他總線或?qū)Φ?peer-to-peer)通信協(xié)議這樣的任何合適的協(xié)議。系統(tǒng)600還包含主存儲器604。主存儲器600可以采用在其中存儲控制邏輯(軟件)和數(shù)據(jù)的隨機存取存儲器(RAM)的形式。
[0044]系統(tǒng)600還包含輸入設(shè)備612、圖形處理器606和顯示器608，即，常規(guī)的CRT (陰極射線管)、IXD (液晶顯示器)、LED (發(fā)光二極管)、等離子體顯示器或諸如此類。用戶輸入可以從輸入設(shè)備612接收，例如，鍵盤、鼠標、觸摸板、麥克風等。在一個實施例中，圖形處理器606可包含多個著色模塊、光柵化模塊等。每個前述模塊甚至都可以位于單個半導體平臺上以形成圖形處理單元(GPU)。
[0045]在本說明書中，單個半導體平臺可以是指基于基底單一的(sole unitary)半導體的集成電路或芯片。應予以注意的是，術(shù)語單個半導體平臺也可以是指具有仿真片上操作的增強互連性的多芯片模塊，并且利用常規(guī)的中央處理單元(CPU)和總線實施方案取得實質(zhì)性的改進。當然，各種模塊也可以根據(jù)用戶的期望分開地或以半導體平臺的各種組合布置。非還原靜態(tài)鎖存器300和/或帶有掃描的非還原靜態(tài)鎖存器電路420可結(jié)合在中央處理器601、主存儲器604、次級存儲器610、輸入設(shè)備612、圖形處理器、顯示器608和總線602中的一個或多個內(nèi)。
[0046]系統(tǒng)600還可包含次級存儲器610。次級存儲器610包括例如硬盤驅(qū)動和/或數(shù)字可移除存儲器驅(qū)動器，表現(xiàn)為軟盤驅(qū)動器、磁帶驅(qū)動器、壓密盤驅(qū)動器、數(shù)字通用磁盤驅(qū)動器、記錄裝置、通用串聯(lián)總線(USB)閃存?？梢瞥鎯ζ黩?qū)動器以公知的方式對可移除存儲器單元進行讀取和/或?qū)懭?。計算機程序或計算機控制邏輯算法可以存儲在主存儲器604和/或次級存儲器610中。這類計算機程序在被執(zhí)行時可以啟用系統(tǒng)600以執(zhí)行各種功能。主存儲器604、存儲器610和/或任何其他存儲器都可能是計算機可讀介質(zhì)的示例。
[0047]在一個實施例中，各種前述圖的架構(gòu)和/或功能都可以在中央處理器601、圖形處理器606、能夠?qū)崿F(xiàn)中央處理器601和圖形處理器606兩者的至少部分能力的集成電路(未圖示)、芯片組(即，被設(shè)計為作為用于執(zhí)行相關(guān)功能等的單元來工作并出售的一組集成電路)和/或就此而言的任何其他集成電路的環(huán)境下加以實施。
[0048]再者，各種前述圖的架構(gòu)和/或功能也可以在通用計算機系統(tǒng)、電路板系統(tǒng)、專用于娛樂目的的游戲控制臺系統(tǒng)、專用系統(tǒng)和/或任何其他的所期望的系統(tǒng)的環(huán)境下加以實施。例如，系統(tǒng)600可以采用桌上型電腦、膝上型電腦、服務(wù)器、工作站、游戲控制臺、嵌入式系統(tǒng)和/或任何其他類型的邏輯。再者，系統(tǒng)600可以采用各種其他設(shè)備的形式，包括但不限于個人數(shù)字助理(PDA )設(shè)備、移動電話設(shè)備、電視機等。
[0049]此外，盡管未圖示，但系統(tǒng)600可以連至用于通信目的的網(wǎng)絡(luò)(例如，電信網(wǎng)、局域網(wǎng)(LAN)、無線網(wǎng)、諸如因特網(wǎng)的廣域網(wǎng)(WAN)、對等網(wǎng)絡(luò)、電纜網(wǎng)等)。
[0050]盡管以上已描述了各種實施例，但應予以理解的是，這些實施例僅是通過示例而非限定性方式加以闡述的。因而，優(yōu)選實施例的廣度和范圍不應受任何上述示例性實施例限定，而應當僅依據(jù)所附權(quán)利要求及其等同物加以界定。
【權(quán)利要求】
1.一種方法，包括: 用包含第一鎖存器電路和第二鎖存器電路的鎖存器對替換與組合邏輯電路相連的邊沿觸發(fā)式觸發(fā)器電路； 基于時序信息來確定所述組合邏輯電路的中點； 將所述第二鎖存器電路擴展到所述組合邏輯電路的所述中點；以及 給所述鎖存器對提供雙相非重疊時鐘信號。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述第一鎖存器電路和所述第二鎖存器電路為非還原鎖存器電路。
3.根據(jù)權(quán)利要求1所述的方法，其中，從對所述組合邏輯電路的輸入到所述組合邏輯電路的所述中點的延遲近似等于從所述組合邏輯電路的所述中點到所述組合邏輯電路的輸出的延遲。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述第一鎖存器電路用所述雙相非重疊時鐘信號的第一時鐘信號計時，且所述第二鎖存器電路用所述雙相非重疊時鐘信號的第二時鐘信號計時，所述第二時鐘信號當所述第一時鐘信號為低時在時鐘周期內(nèi)的多個時刻的期間發(fā)生脈沖。
5.根據(jù)權(quán)利要求4所述的方法，其中，所述第一時鐘信號為一時鐘的反轉(zhuǎn)版，且所述第二時鐘信號作為所述時鐘的縮窄版而生成。
6.根據(jù)權(quán)利要求1所述的方法，其中，所述第一鎖存器電路包含掃描電路。
7.根據(jù)權(quán)利要求6所述的方法，其中，所述掃描電路包括掃描路徑上的還原驅(qū)動門。
8.根據(jù)權(quán)利要求1所述的方法，其中，所述第一鎖存器電路的輸出端直接耦連至在所述組合邏輯電路的輸入端處的驅(qū)動門。
9.根據(jù)權(quán)利要求1所述的方法，還包括:對將所述第一鎖存器電路的輸出端耦連至所述組合邏輯電路的輸入端的配線的長度加以限制。
10.根據(jù)權(quán)利要求1所述的方法，還包括:當所述第一鎖存器電路的輸出端未與所述組合邏輯電路內(nèi)的驅(qū)動門直接相耦連時，在該輸出端處插入還原子電路。
11.根據(jù)權(quán)利要求1所述的方法，還包括:當所述第二鎖存器電路的輸出端未與所述組合邏輯電路內(nèi)的驅(qū)動門直接相耦連時，在該輸出端處插入還原子電路。
12.根據(jù)權(quán)利要求1所述的方法，還包括:將所述組合邏輯電路的輸出端直接耦連至邊沿觸發(fā)式觸發(fā)器的輸入端。
13.根據(jù)權(quán)利要求1所述的方法，其中，所述擴展步驟包括: 將所述組合邏輯電路分割成第一邏輯塊和第二邏輯塊； 將所述第一鎖存器的輸出端直接耦連至所述第一邏輯塊的輸入端； 將所述第一邏輯塊的輸出端直接耦連至所述第二鎖存器電路的輸入端； 將所述第二鎖存器電路的輸出端直接耦連至所述第二邏輯塊的輸入端。
14.一種存儲指令的非暫時性計算機可讀存儲介質(zhì)，所述指令當由處理器執(zhí)行時令該處理器執(zhí)行下列步驟: 用包含第一鎖存器電路和第二鎖存器電路的鎖存器對替換與組合邏輯電路相耦連的邊沿觸發(fā)式觸發(fā)器； 基于時序信息來確定所述組合邏輯電路的中點；將所述第二鎖存器電路擴展到所述組合邏輯電路的所述中點；以及 給所述鎖存器對提供雙相非重疊時鐘信號。
15.根據(jù)權(quán)利要求14所述的非暫時性計算機可讀存儲介質(zhì)，其中，所述第一鎖存器電路和所述第二鎖存器電路為非還原鎖存器電路。
16.根據(jù)權(quán)利要求14所述的非暫時性計算機可讀存儲介質(zhì)，其中，從對所述組合邏輯電路的輸入到所述組合邏輯電路的所述中點的延遲近似等于從所述組合邏輯電路的所述中點到所述組合邏輯電路的輸出的延遲。
17.根據(jù)權(quán)利要求14所述的非暫時性計算機可讀存儲介質(zhì)，其中，所述第一鎖存器電路用所述雙相非重疊時鐘信號的第一時鐘信號計時，且所述第二鎖存器電路用所述雙相非重疊時鐘信號的第二時鐘信號計時，所述第二時鐘信號當所述第一時鐘信號為低時在時鐘周期內(nèi)的多個時刻的期間發(fā)生脈沖。
18.根據(jù)權(quán)利要求14所述的非暫時性計算機可讀存儲介質(zhì)，其中，所述第一鎖存器電路的輸出端直接耦連至在所述組合邏輯電路的輸入端處的驅(qū)動門。
19.根據(jù)權(quán)利要求14所述的非暫時性計算機可讀存儲介質(zhì)，還包括:對將所述第一鎖存器電路的輸出端耦連至所述組合邏輯電路的輸入端的配線的長度加以限制。
20.—種系統(tǒng),包括: 存儲器，配置為存 儲電路設(shè)計；和 處理單元，配置為: 用包含第一鎖存器電路和第二鎖存器電路的鎖存器對替換與組合邏輯電路相耦連的邊沿觸發(fā)式觸發(fā)器； 基于時序信息來確定所述組合邏輯電路的中點； 將所述第二鎖存器電路擴展到所述組合邏輯電路的所述中點；以及 給所述鎖存器對提供雙相非重疊時鐘信號。
【文檔編號】G06F1/06GK104038182SQ201310741930
【公開日】2014年9月10日 申請日期:2013年12月27日 優(yōu)先權(quán)日:2013年3月6日
【發(fā)明者】威廉·J·達利 申請人:輝達公司