本申請(qǐng)涉及處理器設(shè)計(jì)領(lǐng)域，尤其涉及一種基于risc-v的高效率流水線微處理器。
背景技術(shù)：
：：1、微處理器憑借其高性能、低功耗、可編程以及高靈活度等諸多優(yōu)點(diǎn)被廣泛應(yīng)用于物聯(lián)網(wǎng)、智能家居、智能穿戴等各個(gè)領(lǐng)域。傳統(tǒng)的基于arm?架構(gòu)的處理器不僅需要支付高昂的授權(quán)使用費(fèi)，并且禁止一切私自改動(dòng)，靈活性較差。2010年，加州大學(xué)伯克利分校發(fā)布risc-v指令集架構(gòu)，用戶可以在基礎(chǔ)指令集的基礎(chǔ)上，根據(jù)自身的應(yīng)用需求擴(kuò)展指令集，以定制各種各樣的處理器架構(gòu)。risc-v指令集精簡(jiǎn)、模塊化設(shè)計(jì)、開源等方面的優(yōu)點(diǎn)，使其受到各大企業(yè)以及研究者的廣泛關(guān)注。2、risc-v微處理器通常使用較深的流水線架構(gòu)以提高指令的并行性，從而獲得更好的性能。然而，流水線在指令的執(zhí)行過(guò)程易受分支指令和訪存指令的影響，導(dǎo)致流水線中斷和性能惡化。一方面，為減少分支指令對(duì)流水線執(zhí)行效率的影響，蜂鳥e203采用靜態(tài)分支預(yù)測(cè)btfn（back?taken?forward?not?taken）方法，一定程度提高了流水線效率。但由于該方法預(yù)測(cè)精度較低，因此流水線效率提升有限。為提高預(yù)測(cè)精度，西部數(shù)據(jù)推出的swerv?eh1設(shè)計(jì)了一種動(dòng)態(tài)分支預(yù)測(cè)方法，即gshare。該方法利用指令地址與全局分支歷史異或運(yùn)算的結(jié)果索引模式歷史表(pattern?history?table，pht)表項(xiàng)，有效提高了預(yù)測(cè)精度。中國(guó)科學(xué)院計(jì)算機(jī)技術(shù)研究所設(shè)計(jì)了“香山”高性能處理器，提出了一種包括ubtb、btb以及tage-sc-l在內(nèi)的三級(jí)預(yù)測(cè)結(jié)構(gòu)，在提高預(yù)測(cè)精度的同時(shí)還獲得了較好的預(yù)測(cè)速度。但是上述方法所提的分支預(yù)測(cè)器通常在流水線的最前端進(jìn)行，預(yù)測(cè)失敗后會(huì)導(dǎo)致“執(zhí)行”到“取指”階段之間的全部指令被丟棄，造成流水線停頓。另一方面，為降低訪存指令對(duì)流水線的影響，目前大多數(shù)順序執(zhí)行結(jié)構(gòu)的開源處理器例如ri5cy、picorv32等，通過(guò)插入氣泡對(duì)流水線進(jìn)行暫停等待訪存指令執(zhí)行結(jié)束，導(dǎo)致順序處理器流水線效率較低。xuantie-910提出了亂序雙發(fā)射訪存處理機(jī)制，每周期能同時(shí)執(zhí)行一條load指令和一條store指令。香山處理器建立了符合rvwmo（risc-v?weak?memory?ordering）內(nèi)存一致性的亂序訪存模型，包含2條load以及2條store流水線，最多支持4條訪存指令同時(shí)執(zhí)行。為實(shí)現(xiàn)訪存指令按序?qū)懟氐臋C(jī)制，以上兩款處理器均采用專用訪存隊(duì)列記錄訪存指令的順序，若訪存指令之間的數(shù)據(jù)相關(guān)性違背內(nèi)存一致性，則沖刷流水線，阻塞后續(xù)指令的執(zhí)行，限制了流水線的執(zhí)行效率。技術(shù)實(shí)現(xiàn)思路1、本發(fā)明的目的在于：為了解決現(xiàn)有的處理器分支指令預(yù)測(cè)失敗導(dǎo)致流水線沖刷周期損失，從而降低執(zhí)行效率的問(wèn)題，提供一種基于risc-v的高效率流水線微處理器。2、本申請(qǐng)的上述目的是通過(guò)以下技術(shù)方案得以實(shí)現(xiàn)的：3、所述微處理器包括：取指單元以及訪存單元；4、所述取指單元包括：pc寄存器、dual_rom存儲(chǔ)器、mini-decoder簡(jiǎn)易譯碼器、bpu分支預(yù)測(cè)單元、三級(jí)地址選擇器、ahb總線、加法器、if\id寄存器；5、所述執(zhí)行與二級(jí)訪存單元包括：id\ex寄存器、ex執(zhí)行單元、forward數(shù)據(jù)前遞單元、mem_1訪存單元、mem_2訪存單元、mux多路選擇器、ex\mem寄存器、mem\wb寄存器、id\ex寄存器、wb回寫單元以及ahb總線；6、所述取指單元用于快速地取出正確的指令；7、所述訪存單元用于高效地執(zhí)行訪存的指令。8、可選的，所述三級(jí)地址選擇器包括：mux1第一級(jí)選擇器、mux2第二級(jí)選擇器、mux3第三級(jí)選擇器。9、可選的，所述mux1第一級(jí)選擇器的輸出端連接mux2第二級(jí)選擇器的第三輸入端，mux2第二級(jí)選擇器的輸出端連接mux3第三級(jí)選擇器的第三輸入端；10、mux2第二級(jí)選擇器的第一輸入端連接pc_stop端口；11、mux3第三級(jí)選擇器的第一輸入端連接pipe_flush端口，第二輸入端連接jump_addr端口，輸出端連接if\id寄存器；12、dual_rom存儲(chǔ)器的第一讀端口連接ahb總線，第二讀端口連接pc寄存器的第一輸出端；13、dual_rom存儲(chǔ)器的第一讀數(shù)據(jù)輸出端口連接ahb總線，第二讀數(shù)據(jù)輸出端口連接mini-decoder簡(jiǎn)易譯碼器；14、mini-decoder簡(jiǎn)易譯碼器的第一輸出端連接bpu分支預(yù)測(cè)單元的輸入端，第二輸出端連接if\id寄存器。15、可選的，所述bpu分支預(yù)測(cè)單元的第一輸出端以及第二輸出端，分別連接三級(jí)地址選擇器的mux1第一級(jí)選擇器的第一輸入端和第三輸入端；16、pc寄存器的第二輸出端連接三級(jí)地址選擇器的mux2第二級(jí)選擇器的第二輸入端以及加法器的輸入端，pc寄存器的輸入端連接mux3第三級(jí)選擇器的輸出端；17、加法器的輸出端連接mux1第一級(jí)選擇器的第二輸入端。18、可選的，所述id\ex寄存器的第一輸出端和第二輸出端分別連接forward數(shù)據(jù)前遞單元的第一輸入端和第二輸入端；19、forward數(shù)據(jù)前遞單元的第一輸出端和第二輸出端分別連接ex執(zhí)行單元的第一輸入端和第二輸入端；20、forward數(shù)據(jù)前遞單元的第三輸入端連接mem_2訪存單元的第一輸出端，第四輸入端連接wb回寫單元的輸出端；21、ex執(zhí)行單元的第一輸出端連接ex\mem寄存器的第一輸入端，第二輸出端連接mem_1訪存單元的輸入端。22、可選的，所述mem_1訪存單元的第一輸出端連接ex\mem寄存器的第二輸入端，mem_1訪存單元的第二輸出端和第三輸出端連接ahb總線；23、ex\mem寄存器的輸出端連接mem_2訪存單元的第一輸入端；24、mem_2訪存單元的第二輸入端和第二輸出端連接ahb總線；25、mem_2訪存單元的第一輸出端連接mem\wb寄存器的輸入端；mem\wb寄存器的輸出端連接wb回寫單元的輸入端。26、本申請(qǐng)?zhí)峁┑募夹g(shù)方案帶來(lái)的有益效果是：27、1.設(shè)計(jì)三級(jí)地址選擇器，使指令提前進(jìn)入流水線，將流水線的沖刷周期從兩個(gè)降低至一個(gè)，提高流水線的執(zhí)行效率，解決了分支指令預(yù)測(cè)失敗導(dǎo)致流水線沖刷周期損失的問(wèn)題。28、2.針對(duì)load/store訪存指令在數(shù)據(jù)出現(xiàn)相關(guān)性時(shí)導(dǎo)致流水線暫停的問(wèn)題，設(shè)計(jì)了一種兩級(jí)流水線結(jié)構(gòu)的訪存方法（mem_1訪存單元和mem_2訪存單元），使load指令在出現(xiàn)數(shù)據(jù)相關(guān)性時(shí)可通過(guò)數(shù)據(jù)前遞單元將load指令取回的數(shù)據(jù)及時(shí)傳遞給之后的指令。此外，對(duì)于store指令，兩級(jí)流水線結(jié)構(gòu)的訪存方法也能使后續(xù)指令能及時(shí)讀取store指令寫入的數(shù)據(jù)。技術(shù)特征：1.一種基于risc-v的高效率流水線微處理器，其特征在于，所述微處理器包括：取指單元以及訪存單元；2.如權(quán)利要求1所述的一種基于risc-v的高效率流水線微處理器，其特征在于，所述三級(jí)地址選擇器包括：mux1第一級(jí)選擇器、mux2第二級(jí)選擇器、mux3第三級(jí)選擇器。3.如權(quán)利要求2所述的一種基于risc-v的高效率流水線微處理器，其特征在于，所述mux1第一級(jí)選擇器的輸出端連接mux2第二級(jí)選擇器的第三輸入端，mux2第二級(jí)選擇器的輸出端連接mux3第三級(jí)選擇器的第三輸入端；4.如權(quán)利要求3所述的一種基于risc-v的高效率流水線微處理器，其特征在于，所述bpu分支預(yù)測(cè)單元的第一輸出端以及第二輸出端，分別連接三級(jí)地址選擇器的mux1第一級(jí)選擇器的第一輸入端和第三輸入端。5.如權(quán)利要求4所述的一種基于risc-v的高效率流水線微處理器，其特征在于，所述pc寄存器的第二輸出端連接三級(jí)地址選擇器的mux2第二級(jí)選擇器的第二輸入端以及加法器的輸入端，pc寄存器的輸入端連接mux3第三級(jí)選擇器的輸出端；6.如權(quán)利要求1所述的一種基于risc-v的高效率流水線微處理器，其特征在于，所述id\ex寄存器的第一輸出端和第二輸出端分別連接forward數(shù)據(jù)前遞單元的第一輸入端和第二輸入端；7.如權(quán)利要求6所述的一種基于risc-v的高效率流水線微處理器，其特征在于，所述forward數(shù)據(jù)前遞單元的第三輸入端連接mem_2訪存單元的第一輸出端，第四輸入端連接wb回寫單元的輸出端；8.如權(quán)利要求7所述的一種基于risc-v的高效率流水線微處理器，其特征在于，所述mem_1訪存單元的第一輸出端連接ex\mem寄存器的第二輸入端，mem_1訪存單元的第二輸出端和第三輸出端連接ahb總線；技術(shù)總結(jié)本申請(qǐng)?zhí)峁┝艘环N基于RISC?V的高效率流水線微處理器，涉及處理器設(shè)計(jì)領(lǐng)域，所述微處理器包括：微處理器包括：取指單元以及訪存單元；取指單元包括：PC寄存器、Dual_Rom存儲(chǔ)器、Mini?Decoder簡(jiǎn)易譯碼器、BPU分支預(yù)測(cè)單元、三級(jí)地址選擇器、AHB總線、加法器、IF\ID寄存器；執(zhí)行與二級(jí)訪存單元包括：ID\EX寄存器、EX執(zhí)行單元、Forward數(shù)據(jù)前遞單元、MEM_1訪存單元、MEM_2訪存單元、MUX多路選擇器、EX\MEM寄存器、MEM\WB寄存器、ID\EX寄存器、WB回寫單元以及AHB總線；取指單元用于快速地取出正確的指令；訪存單元用于高效地執(zhí)行訪存的指令。技術(shù)研發(fā)人員：謝桂輝,王子健受保護(hù)的技術(shù)使用者：中國(guó)地質(zhì)大學(xué)（武漢）技術(shù)研發(fā)日：技術(shù)公布日：2024/9/29