一種多模組之間時(shí)鐘同步電路的制作方法
【專利摘要】本實(shí)用新型涉及一種多模組之間時(shí)鐘同步電路，包括：主模組和若干從模組，主模組設(shè)置有相連接的CPU芯片和RTC芯片，各從模組均設(shè)置有CPU芯片；所述主模組CPU芯片的COM通訊接口與各從模組CPU芯片的COM通訊接口均相連接；所述主模組的RTC芯片INT中斷信號(hào)輸出接口與各從模組的CPU芯片INT信號(hào)接口均相連接。本實(shí)用新型的同步對(duì)時(shí)電路結(jié)構(gòu)簡(jiǎn)單，成本低，對(duì)時(shí)精度高，資源占用小，對(duì)通訊影響小，可靠性高。
【專利說(shuō)明】
一種多模組之間時(shí)鐘同步電路
技術(shù)領(lǐng)域
[0001 ]本實(shí)用新型涉及一種多模組之間進(jìn)行協(xié)同工作的時(shí)鐘同步電路。
【背景技術(shù)】
[0002]通常的多模組設(shè)備，模組之間需要協(xié)同工作，因此多個(gè)模組之間需要做到時(shí)鐘同步。
[0003]現(xiàn)有的多模組之間的時(shí)鐘同步，多是采用普通的通訊信道如RS232，RS485，以太網(wǎng)等發(fā)送對(duì)時(shí)信息完成時(shí)鐘同步過(guò)程，或是采用專用的時(shí)鐘同步方式如IRIG-B對(duì)時(shí)。采用普通的通訊信道對(duì)時(shí)，容易受通訊延時(shí)和通訊阻塞的影響，導(dǎo)致時(shí)鐘同步精度降低，其可靠性也較低，同時(shí)對(duì)通訊設(shè)備資源占用比較高，影響模組間其他信息的交互。而采用專用的IRIG-B對(duì)時(shí)方式，又大大增加成本。提高系統(tǒng)復(fù)雜度，對(duì)設(shè)備維護(hù)運(yùn)行造成不利影響。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型的目的是提供一種低成本、對(duì)時(shí)精度高、資源占用小、可靠性高的時(shí)鐘同步電路。
[0005]本實(shí)用新型采取的技術(shù)方案為:一種多模組之間時(shí)鐘同步電路，包括:主模組和若干從模組，主模組設(shè)置有相連接的CPU芯片和RTC芯片，各從模組均設(shè)置有CPU芯片;所述主模組CHJ芯片的⑶M通訊接口與各從模組CHJ芯片的⑶M通訊接口均相連接;所述主模組的RTC芯片INT中斷信號(hào)輸出接口與各從模組的CPU芯片INT信號(hào)接口均相連接。
[0006]所述主模組RTC芯片具有鬧鐘功能。
[0007]所述從模組CPU芯片具有INT中斷信號(hào)接收功能。
[0008]所述從模組CPU具有信息暫存和計(jì)時(shí)功能。
[0009 ]本實(shí)用新型的原理:主模組的CPU芯片通過(guò)COM通訊接口先向所有從模組CPU芯片發(fā)送預(yù)備對(duì)時(shí)的時(shí)間值，再通過(guò)主模組RTC芯片向從模組CPU發(fā)送時(shí)鐘同步脈沖，從模組接收到時(shí)鐘同步脈沖，將時(shí)鐘設(shè)置為預(yù)備對(duì)時(shí)的時(shí)間值，完成時(shí)鐘同步設(shè)置。
[0010]本實(shí)用新型的同步對(duì)時(shí)電路結(jié)構(gòu)簡(jiǎn)單，成本低，對(duì)時(shí)精度高，資源占用小，對(duì)通訊影響小，可靠性尚。
【附圖說(shuō)明】
[0011 ]圖1是本實(shí)用新型一個(gè)【具體實(shí)施方式】的功能模塊圖。
[0012]圖2是本實(shí)用新型的工作流程圖。
【具體實(shí)施方式】
[0013]圖1為本實(shí)用新型一個(gè)【具體實(shí)施方式】的電路原理框圖，包括設(shè)置于主模組的CPU芯片和RTC芯片(具有鬧鐘功能)以及設(shè)置于η個(gè)從模組的CPU芯片。所述主模組CPU芯片的COM通訊接口與所述從模組CHJ芯片COM通訊接口相連接，所述主模組的RTC芯片INT中斷信號(hào)輸出接口與所述從模組的CPU芯片INT信號(hào)接口(具有INT中斷信號(hào)接收功能)相連接;所述主模組的CPU芯片與RTC芯片相連接。
[0014]圖2為上述【具體實(shí)施方式】的工作方式流程圖，其時(shí)鐘同步流程如下:
[0015]SI主模組的CPU芯片通過(guò)COM通訊接口向各從模組CPU芯片發(fā)送預(yù)備對(duì)時(shí)的時(shí)間點(diǎn)to的信息報(bào)文；
[0016]S2各從模組CPU接收到此信息后，將時(shí)間點(diǎn)t0信息暫存；
[0017]S3主模組的CPU芯片設(shè)置RTC芯片鬧鐘功能，其鬧鐘開(kāi)啟時(shí)間點(diǎn)設(shè)置為tO;
[0018]S4當(dāng)時(shí)間點(diǎn)tO到達(dá)時(shí)，RTC芯片鬧鐘開(kāi)啟；RTC芯片的INT信號(hào)接口電平變換，產(chǎn)生時(shí)鐘同步脈沖，輸出至各從模組CPU芯片的INT信號(hào)接口 ；
[0019]S5各從模組CPU芯片的INT信號(hào)接口接收到從主模組RTC芯片產(chǎn)生的時(shí)鐘同步脈沖中斷信號(hào)后，立即響應(yīng)，將預(yù)先接收的to時(shí)間點(diǎn)信息寫入計(jì)時(shí)器;完成與主模組的時(shí)鐘同步過(guò)程。
【主權(quán)項(xiàng)】
1.一種多模組之間時(shí)鐘同步電路，其特征在于包括:主模組和若干從模組，主模組設(shè)置有相連接的CHJ芯片和RTC芯片，各從模組均設(shè)置有CPU芯片;所述主模組CPU芯片的COM通訊接口與各從模組CPU芯片的COM通訊接口均相連接;所述主模組的RTC芯片INT中斷信號(hào)輸出接口與各從模組的CPU芯片INT信號(hào)接口均相連接。2.根據(jù)權(quán)利要求1所述的多模組之間時(shí)鐘同步電路，其特征在于所述主模組RTC芯片具有鬧鐘功能。3.根據(jù)權(quán)利要求1所述的多模組之間時(shí)鐘同步電路，其特征在于所述從模組CPU芯片具有INT中斷信號(hào)接收功能。4.根據(jù)權(quán)利要求1或2所述的多模組之間時(shí)鐘同步電路，其特征在于所述從模組CHJ具有信息暫存和計(jì)時(shí)功能。
【文檔編號(hào)】G06F1/12GK205450869SQ201620232269
【公開(kāi)日】2016年8月10日
【申請(qǐng)日】2016年3月24日
【發(fā)明人】談賽, 羅欽, 黃翔, 韓韜
【申請(qǐng)人】長(zhǎng)沙威勝信息技術(shù)有限公司