專利名稱：低電電壓控制方法和裝置的制作方法
技術領域：
本發(fā)明涉及在半導體存儲裝置中的內部電壓控制方法和裝置，尤其涉及一種方法和裝置，其可靠地操作易失性半導體存儲器，并減少當進入、退出或工作在低電模式(power down mode)下時通過易失性半導體存儲器中的內部電路的電涌。
背景技術：
對于半導體存儲器設計者來說，長期以來的一個目標就是要設計出更高的單元容量和更快的半導體存儲器，且消耗更少的功率。由于動態(tài)隨機訪問存儲器(DRAM)具有比靜態(tài)隨機訪問存儲器(SRAM)更小的單元尺寸，因此對于給定的芯片尺寸能比SRAM提供更大的存儲器容量，所以在具有空間限制的電子裝置中，會優(yōu)先選擇使用DRAM。然而，DRAM需要不斷刷新，比SRAM耗費多得多的電流。對于在便攜或移動設備中的使用，如果需要更大的電池或者如果該電池需要不斷的再充電，則DRAM的較小尺寸的優(yōu)勢就消失了。隨著移動設備配備了增加的功能和復雜性的增加，對于增強的存儲容量的需求也自然地增加了。因此，低功率DRAM是非常需要的。
已經設計了各種電路以減少DRAM的功率消耗。例如，當DRAM不工作在激活(active)模式下時，DRAM被置于備用或低電模式下，在該模式下提供較小或最小的電流以刷新或保持DRAM數據。授予江(Jang)的美國6,058,063號專利(’063專利)公開了一種電路，用于在備用或低電模式期間操作存儲裝置。外部的時鐘使能信號(CKE)被用于指示低電模式和切斷給諸如輸入緩存器的某些電路的電源。圖1A示出了在’063專利中描述的電路。來自CKE的低電信號PBPUB從低電平變?yōu)楦唠娖?，以便指示低電。通過關斷晶體管31，PBPUB斷開VCC，通過接通晶體管32，將輸出拉到地電平?！?63專利的公開內容通過引用在這里被并入。
近來，幾個DRAM制造商向JEDEC(Joint Electron Device EngineeringCouncil，聯合電子裝置工程理事會)提出建議，以標準化在DRAM中用于控制進入或退出深低電(deep power down，DPD)工作模式的深低電(DPD)信號的使用。提出該建議是為了使用DPD信號以使DRAM在不使用時低電，從而減少功率消耗。
向JEDEC建議的用于指示DPD進入和退出模式的協議在圖1B和1C中示出。圖1B示出了用于DPD進入模式的協議，其中DRAM正在進入深低電模式。如圖1B所示，當時鐘使能(CKE)信號、芯片選擇(CS)信號、寫使能(WE)信號變低，而行和列地址選通(/RAS和/CAS)信號保持高電平時，由一個從低到高的CLOCK信號觸發(fā)，DPD進入模式被指示。圖1C指示了DPD退出。如圖所示，當時鐘使能(CKE)信號變高，由一個從低到高的CLOCK信號觸發(fā)，DPD退出模式被指示。如圖所示，其它信號不影響DPD退出。應該理解，在圖1B和1C中所示的協議僅僅是示例的，為了指示低電進入和退出的目的，對該協議的各種變化可以被使用或采用。
所建議的DPD的使用是為了當DRAM不在頻繁使用時使DRAM低電。因此，在進入DPD模式后，用于提供諸如單元電容器板電壓、內部陣列功率電壓、內部外圍功率電壓、參考功率電壓等電壓到DRAM的內部電路各種內部功率電壓發(fā)生器被關斷。DRAM的幾乎所有輸入緩存器也被關斷，除了將被保持接通以接收DPD退出模式信號的輔助輸入緩沖器。
在完成DPD進入和退出時，大量輸入緩沖器和內部電壓發(fā)生器幾乎在同時被接通和關斷。這引起通過DRAM的大量電涌。大的電涌在電池上引起嚴重的應變(strain)，產生熱量和可能使電路不能工作。另外，在電路中的某些被關斷的節(jié)點可能會漂移到非特定電壓，如果該電路沒有被適當地接通，DRAM的內部電路的誤觸發(fā)也可能發(fā)生。
因此，存在對用最小的電涌來完成DPD進入和退出的裝置和方法的需要。也存在對用于在DRAM工作在、進入或退出DPD模式時防止電路的誤觸發(fā)的方法和裝置的需要。

發(fā)明內容
一種半導體裝置被提供來用于控制半導體存儲器的進入和退出低電模式，該裝置包括多個電壓發(fā)生器，用于向半導體存儲器提供工作電壓；DPD控制器，用于檢測DPD條件和產生DPD信號來控制將工作電壓施加到半導體存儲器上；和偏置電路，用于將多個電壓發(fā)生器中的至少一個的多個節(jié)點偏置為至少一個預定電位以防在進入/退出DPD模式的時候錯誤觸發(fā)電路，其中多個電壓發(fā)生器在DPD模式期間被關斷并在退出DPD模式的時候被接通來向半導體存儲器的內部電路提供工作電壓，還有外圍電壓發(fā)生器用于向外圍電路提供外圍電壓；偏置電路進一步包括一個外部電壓控制電路，用于將外圍電壓偏置為一個不同于內部電路的工作電壓的已知的電位。
最好，在DPD模式下對內部電路的工作電壓的偏置電位基本上為地電平，并且外圍電壓的偏置電位接近外圍電壓控制電路的偏置電壓。外圍電壓控制電路包括一個輸出節(jié)點和一個偏置節(jié)點和至少一個晶體管，該晶體管用于在DPD模式下將輸出節(jié)點切換為通過二極管與偏置節(jié)點連接。半導體存儲器是一個DRAM。
另一種半導體裝置也被提供，它包括多個輸入緩沖器，用于緩沖用于對低電(DPD)條件進行信號通知的包括DPD進入/退出信號的多個DPD型信號；輔助緩沖器，用于個別地緩沖DPD進入/退出信號；多個電壓發(fā)生器，用于向內部電路提供工作電壓；DPD控制電路，用于接收DPD型信號來解碼DPD進入和退出命令和用于當解碼DPD進入命令時輸出電壓發(fā)生器控制信號來關斷電壓發(fā)生器，并關斷除了輔助緩沖器之外的多個緩沖器；自動脈沖發(fā)生器，用于在接收到DPD退出命令的時候產生一個電壓脈沖以啟動內部電路。自動脈沖發(fā)生器包括一個兩輸入邏輯門，用于在兩個輸入之一直接接收DPD退出信號和在兩個輸入的另一個接收DPD退出信號的延遲形式。
按照本發(fā)明的一個方面，電源電壓檢測器被提供來檢測多個電壓發(fā)生器中至少一個的電壓輸出以確定這一個電壓發(fā)生器是否工作在低電模式；互鎖電路，用于接收DPD進入/退出信號和電源電壓檢測器的輸出作為輸入，并用于當DPD進入/退出命令信號通知DPD退出模式和所述一個電壓發(fā)生器輸出一個基本上為地電平的電壓的時候輸出一個DPD退出信號?；ユi電路包括交叉連接的邏輯門，用于當一個電壓發(fā)生器輸出除了基本上為地電平的電壓之外的一個電壓的時候，阻止DPD進入/退出信號的輸出。
還提供了一種方法，用于控制半導體存儲器的進入和退出低電(DPD)模式，包括步驟向多個電壓發(fā)生器提供工作電壓；檢測DPD條件和產生DPD信號來控制將工作電壓施加到半導體存儲器上，其中多個電壓發(fā)生器在DPD模式下被關斷、在從DPD模式退出時被接通，用于向半導體存儲器的內部電路提供工作電壓；并且將多個電壓發(fā)生器的至少一個的多個節(jié)點偏置到至少一個預定的電位以保持多個電壓發(fā)生器的至少一個在DPD模式下的工作。
按照本發(fā)明的另一方面，提供了一種裝置，用于控制半導體存儲器的進入和退出低電(DPD)模式，所述裝置包括用于向多個電壓發(fā)生器提供工作電壓的裝置；用于檢測DPD條件和產生DPD信號來控制向半導體存儲器施加工作電壓的裝置，其中多個電壓發(fā)生器在DPD模式下被關斷并在退出DPD模式時被接通以向半導體存儲器的內部電路提供工作電壓；用于將多個電壓發(fā)生器的至少一個的多個節(jié)點的裝置偏置為一個預定的電位以保持多個電壓發(fā)生器的至少一個在DPD模式下的工作。
按照本發(fā)明的另一個方面，還提供了一種半導體裝置，包括多個輸入緩沖器，用于緩沖用于對低電(DPD)條件進行信號通知的包括DPD進入/退出信號的多個DPD型信號；多個電壓發(fā)生器，用于向內部電路提供工作電壓；用于接收DPD型信號以解碼DPD進入和退出命令和用于當DPD進入命令被解碼的時候輸出電壓發(fā)生器控制信號以關斷電壓發(fā)生器和多個緩沖器的裝置；用于在接收到DPD退出命令的時候產生電壓脈沖的裝置，其中該脈沖被用于啟動內部電路。


通過結合附圖的以下詳細描述，這些和其他的特征、優(yōu)點和目的將變得明顯，在整個附圖中相同的參考符號表示相同的元素，其中圖1A示出了用于操作低電模式的現有技術電路；圖1B示出了深低電(DPD)進入周期的時序圖；圖1C示出了深低電退出周期的時序圖；圖2示出了根據本發(fā)明的一個優(yōu)選實施例的工作在DPD模式下的裝置的方框圖；圖3示出了用于產生自動脈沖信號的電路；圖4示出了根據本發(fā)明的另一個優(yōu)選實施例的工作在DPD模式下的裝置的方框圖；圖5示出了圖4的內部功率電壓檢測器；圖6示出了圖4的互鎖電路；圖7示出了根據本發(fā)明的一個實施例的用于退出DPD的電路；圖8示出了用于分裂出能夠應用于操作圖7的電路的DPD命令信號的裝置；圖9示出了圖8的電路的工作的時序圖；圖10示出了根據本發(fā)明的一個優(yōu)選實施例的用于改變存儲器的內部電路的接通的建立時間的裝置；圖11示出了用于改變DPD命令的速度的一個電路；圖12示出了用于改變DPD命令的速度的另一個電路；圖13示出了在DPD模式過程中用于維持施加到內部電路的電壓的一個電路；和圖14示出了在DPD模式過程中用于維持施加到內部電路的電壓的另一個電路。
具體實施例方式
根據本發(fā)明的優(yōu)選實施例，提供了用于在進入、退出節(jié)電工作模式和在節(jié)電工作模式中操作DRAM的內部電路的裝置和方法。根據本發(fā)明的幾個方面，在節(jié)電模式過程中的漏電流被減少或消除，當退出節(jié)電模式時在電路接通的過程中的電涌量被減少，內部電路的誤觸發(fā)被消除。本發(fā)明的優(yōu)選實施例用于在半導體裝置進入或退出DPD模式時輸入緩存器和內部功率電壓發(fā)生器被接通時減少電涌。根據本發(fā)明的優(yōu)選實施例，例如，通過變化內部功率電壓發(fā)生器的接通的建立時間、變化不同內部功率電壓發(fā)生器或緩沖器的驅動能力、延遲不同電壓發(fā)生器或緩沖器的接通或變化電壓發(fā)生器和輸入緩沖器的信號響應速率(slew rate)，來減少電涌。盡管用深低電(DPD)進入和退出模式描述了本發(fā)明，且所描述的存儲裝置是DRAM，但是應該理解本發(fā)明可以被應用于工作在任何備用或節(jié)電模式下的任何類型的半導體存儲裝置。
圖2是根據本發(fā)明的一個優(yōu)選實施例的用于控制在深低電模式下的DRAM的裝置的方框圖。輸入緩沖器51、52、53、54和55接收諸如/CS、/RAS、/CAS、/WE等的外部輸入信號，并將它們輸出到DPD檢測和控制器150。多個內部功率電壓發(fā)生器210、220、230和240提供諸如板電壓、內部陣列功率電壓、襯底偏置電壓、內部外圍電壓(VINTP)和上升電壓等的各種偏置和參考電壓到存儲裝置的內部電路400。VINTP具有與DRAM的其它內部功率電壓共同的特征。為了闡釋本發(fā)明的實施例的操作，應該理解當VINTP被用于解釋中時，該解釋也適用于DRAM的其它內部功率電壓。簡單說，當DPD檢測和控制器150檢測到來自輸入緩沖器51到55的預先分配的指示DPD進入模式和退出模式(例如，見圖1B和1C)的信號組合時，DPD命令信號(PDPDE)被產生以關斷各種輸入緩沖器51到55和內部功率電壓發(fā)生器210-240。根據本發(fā)明，內部功率電壓發(fā)生器210-240的輸出被拉到VSS或地電平。該特征下面將進一步描述。輸入緩沖器和電壓發(fā)生器被關斷后，很小量的電流流動，功率被節(jié)約。
輔助輸入緩沖器50單獨地接收諸如CKE的用于指示DPD進入和退出的外部低電命令信號。根據本發(fā)明的優(yōu)選實施例，CKE從低變高指示DPD退出，從高變低指示DPD進入。在檢測出低電退出命令后，DPD檢測和控制器150指示在PDPDE的轉變，例如從高到低，并接通輸入緩沖器51到55和內部功率電壓發(fā)生器210-240，通過輸入緩沖器提供外部數據的通過和施加偏置和參考電壓到內部電路400。
在DPD模式過程中，隨著內部功率電壓發(fā)生器210-240被關斷，內部電路400的電路被無偏置(unbiased)，該電路的許多節(jié)點會漂移到某個不特定的電壓電平。當這些電路被接通時，該不特定電壓電平可能錯誤地觸發(fā)鎖存器或其它對電壓電平敏感的裝置。如果在接通前一個電壓脈沖被施加到該漂移節(jié)點，則誤觸發(fā)被消除。自動脈沖發(fā)生器300檢測來自輔助輸入緩沖器50的DPD退出命令，產生脈沖AP。該AP脈沖被送到內部電路400以初始化內部電路的接通。自動脈沖AP被施加到在存儲裝置的內部電路400內的鎖存器電路的節(jié)點。圖3示出了示例的自動脈沖發(fā)生器。如圖3所示，由輔助緩沖器50(CKEB)緩沖的CKE信號被直接施加到兩輸入NOR門310輸入端之一。同一CKEB信號被通過一系列反向器320、325和330以反向和延遲該CKEB信號以在NOR門310的輸出端產生脈沖AP。該自動脈沖發(fā)生器產生具有等于反向器320、325和330的延遲的脈沖寬度正運行脈沖(positive going pulse)。對本領域的技術人員而言，應該可以理解，通過具有如圖3中所示的等價結構的電路且使用NAND門可以產生低運行脈沖(low-going pulse)。由DPD命令信號PDPDE代替CKEB信號，也可以產生AP脈沖。
圖4示出了根據本發(fā)明的另一個實施例的在進入或退出低電模式的過程中用于控制DRAM的內部電壓發(fā)生器和緩沖器的裝置的方框圖。該實施例采用了這樣的電路，即，通過如果內部功率電壓發(fā)生器210，220，230或240被檢測為處于非特定電壓電平則“封鎖(lock out)”外部低電信號CKE，來防止誤進入或退出DPD。根據本發(fā)明，內部功率電壓檢測器200和互鎖電路100被用于檢測內部功率電壓發(fā)生器210-240的電壓輸出和防止在DPD退出命令被收到時電壓發(fā)生器的接通處于漂移或非特定電壓電平。
內部功率電壓檢測器200的一個實施例如圖5所示，互鎖電路100的一個實施例如圖6所示。參考圖4、5和6，DPD檢測和控制器150輸出控制信號PDPDE，其被連接到輸入緩沖器51到55和內部功率電壓發(fā)生器210-240，以便在進入或退出DPD模式的過程中變換，例如PDPDE的低到高的變換指示DPD進入模式，PDPDE的高到低的變換指示DPD退出模式。PDPDE信號被連接到圖5中的電路的晶體管MP2、MP3和MN2以便當該電路已經進入DPD模式(PDPDE從低變換到高)時接通內部功率電壓檢測器。隨著PDPDE變?yōu)楦唠娖剑w管MP2和MN2被接通，通過晶體管85到晶體管84和通過晶體管MN2到VSS提供偏置電壓。PDPDE在高電平時，晶體管MP3保持截止狀態(tài)，因此節(jié)點1漂移在晶體管84的輸出端。代表性的內部功率電壓發(fā)生器(例如210)在VINTP的輸出被連接到晶體管84的輸入端，晶體管84在VINTP變?yōu)榈碗娖綍r導通。在該結構中，當內部功率電壓發(fā)生器在VINTP的輸出為低電平且在DPD模式的過程中PDPDE為高電平時，節(jié)點1被拉低到VSS或地電壓，內部功率電壓檢測器200在PDPDHB的輸出為低電平。當VINTP為高電平且PDPDE為高電平時，在節(jié)點1的電壓電平，即晶體管84的輸出是非特定的，依晶體管84的狀態(tài)而定，晶體管84的狀態(tài)又依VINTP的電壓電平而定。如果該電路已經退出DPD模式則PDPDE信號為低電平，晶體管MP2和MN2被截止，晶體管84不被偏置。晶體管MP3被接通以拉升節(jié)點1為高電平，即外部偏置電壓VCC的電壓。因此，當該電路在忙碌模式時，內部功率電壓檢測器200被禁止使能且PDPDHB為高電平。
參考圖6，互鎖電路被用于防止誤DPD退出狀態(tài)。內部功率電壓檢測器200在PDPDHB的輸出被施加到NAND門72，其交叉連接(cross-couple)到NAND門71，NAND門71又在其輸入端接收CKEB，即從輔助緩沖器50(圖4)輸出的信號，它是一個CKE的緩沖信號，用于指示DPD進入或退出。在DPD模式的過程中CKEB處于低電平。門71在節(jié)點2的輸出被強制為高電平，門72的交叉連接的輸出為高電平，以使能門72。隨著PDPDHB變?yōu)楦唠娖剑T72的兩個輸入端都是高電平，節(jié)點3為低電平，其被施加到NAND門71的輸入端，以禁止使能NAND門71，使得無論CKEB的電平如何，其輸出節(jié)點2都是高電平。因此，阻礙非有意的CKEB信號觸發(fā)DPD退出。當PDPDHB變低時CKEB信號被通過。換言之，在PDPDHB信號變低后，無論CKEB信號在低或高電平都可以被發(fā)送到節(jié)點2。低CKEB信號來自DPD退出命令?；ユi電路100在PDPD_EXIT的輸出被連接到DPD檢測和控制器150，以禁止使能PDPDE信號的產生，直到由互鎖電路100通過了CKEB信號。
當電路從DPD模式退出時，內部緩存器和電壓發(fā)生器接通，以施加偏置和參考電壓到DRAM的內部電路。在一些情況下，當偏置和參考電壓被施加時，存在無意的DC通路，可能會流過過大的電流。例如，參考圖1A的現有技術電路，當低電命令PBPUB從低變高時，晶體管MP0被關斷，而晶體管MN0被接通。在一個短暫的時刻，晶體管MP0和MN0都導通。如果在該時間段MP1導通，則從VCC通過MP0、MP1和MN0到地，存在電流通路。過大的電流會流過直到MP0完全被關斷。同樣地，當進入低電模式時，PBPUB從高變低，在晶體管MN0完全被關斷之前晶體管MP0可能會導通，電流可能從VCC通過MP1流到VSS。
圖7示出了能夠應用于內部功率電壓發(fā)生器的電路，用于在進入和退出DPD模式時接通或關斷電壓發(fā)生器而沒有過大的電流流過或誤觸發(fā)。
圖8示出了用于將DPD命令信號PDPDE分裂為信號PDPDE0和PDPDE1以施加到圖7的電路的電路。圖7和圖8的操作保證了晶體管MP4和MN4不同時導通。圖9示出了由圖8的電路從PDPDE產生的PDPDE0和PDPDE1信號的時序圖。參考圖8和9，PDPDE命令信號分別通過延遲器101和102被施加到兩輸入NOR門103和兩輸入NAND門104。在發(fā)生PDPDE從低到高的脈沖后，NOR門103的輸出立即從高變低，通過反向器105就產生了PDPDE0的從低到高的脈沖。由于NAND門104的兩個輸入端都是高電平，它的輸出才是低電平，所以PDPDE1的從低到高變化(通過反向器104)直到從低到高的變化通過延遲器102到達NAND門104的第二個輸入端時才發(fā)生。因此，PDPDE1的從低到高變化的發(fā)生晚于PDPDE0至少延遲器102的時間量。相反地，當PDPDE從高變低時，NAND門104的輸出從低變高，PDPDE1通過反向器106從高變低。PDPDE0僅當NOR門103的兩個輸入都是低電平時才從高變低。PDPDE0的從高到低變化的發(fā)生晚于PDPDE1至少延遲器101的時間量。
現在參考圖7，隨著PDPDE0施加到晶體管MP4，PDPDE1施加到施加到晶體管MN4，在深低電進入模式(PDPDE從低電平變成高電平)的過程中，通過PMOS晶體管MP4，內部功率電壓發(fā)生器被關斷，隨著在PDPDE0變高后PDPDE1變高，NMOS晶體管MN4僅在MP4被關斷后才被接通，切斷了VCC。內部功率電壓被拉低到VSS，沒有電流通過MP4流動，通過MN4到VSS。在深低電退出模式中，PDPDE從高變低，PDPDE1在PDPDE0變低前變低(見圖9)。因此，在晶體管MP4被接通之前，晶體管MN4被關斷，以便為電路提供偏置電壓和使內部功率電壓模式正常地工作?？梢钥闯鰣D7和8的電路防止了在DPD進入和退出操作過程中在圖7的電路中的VCC和VSS之間的任何的瞬態(tài)DC通路和電流流動。
用于工作以便進入和退出深低電模式的電路的另一個考慮是電流浪涌。當電路被低電供電或處于DPD模式時，輸入緩沖器和內部功率電壓發(fā)生器被關斷，最小量的電流流經該電路。當電路退出DPD模式時，在DPD模式中被關斷的輸入緩存器和內部功率電壓發(fā)生器現在幾乎同時被接通，引起大的電流浪涌，其嚴重地損傷電池，并可能使半導體存儲裝置的內部電路不能工作。本發(fā)明的優(yōu)選實施例是為了減少當半導體設備進入或退出DPD模式時輸入緩沖器和內部功率電壓發(fā)生器被接通時的電流浪涌。根據本發(fā)明的優(yōu)選方法，例如，通過改變內部功率電壓發(fā)生器的接通的建立時間、改變不同的內部功率電壓發(fā)生器或緩存器的驅動容量、延遲不同電壓發(fā)生器或緩存器的接通或改變電壓發(fā)生器和輸入緩沖器的信號響應速率來減少電涌。
圖10示出了用于改變內部功率電壓發(fā)生器的驅動建立的一個實施例。參考圖10，當該設備處于DPD模式時，DPD命令信號PDPDE為高電平，其導出信號PDPDE0和PDPDE1也是高電平。晶體管115被接通以拉低內部功率電壓VINTP為VSS。晶體管117被接通以使VCC到晶體管113和114的門極以保持他們關斷。當檢測到DPD退出命令時，(PDPDE0和PDPDE1從低到高)，晶體管117被關斷，晶體管115被關斷。來自內部功率電壓發(fā)生器的內部參考功率電壓被提供以接通晶體管TX10、TX11和TX12，以將節(jié)點N10拉到VSS。晶體管114(驅動器1)開始接通以驅動內部功率電壓VINTP為VCC。晶體管112接收PDPDE0的延遲信號作為門極輸入，用于在晶體管114接通后接通晶體管112。在晶體管112接通后，晶體管113被偏置以接通，用于提供VINTP的另外的驅動容量?？梢钥闯?，提供到半導體裝置的內部電路400的內部功率電壓VINTP的接通速率可以通過改變晶體管114的大小和通過增加晶體管113而改變。因此，如果不同大小的驅動器(例如，晶體管114)在不同的內部功率電壓發(fā)生器中，則提供到半導體裝置的內部電路400的不同部分的內部功率電壓可以以不同的速率被接通。有利的是，根據本發(fā)明的示例實施例偏置內部電路400的不同速率可以減少當DPD退出時的電涌。
用于改變內部功率電壓的接通的另一個方法是通過改變內部功率電壓發(fā)生器的接通。根據本發(fā)明的一個實施例，DPD命令信號PDPDE被延遲，從而該命令在不同的時間到達不同的內部功率電壓發(fā)生器，從而使內部功率電壓發(fā)生器在不同的時間被接通。圖11和12示出了用于改變DPD命令信號PDPDE的到達時間的示例實施例。參考圖11，DPD命令信號PDPDE通過諸如121的反相器/放大器被送到內部功率電壓發(fā)生器210、220、230和240。該信號被施加到內部功率電壓發(fā)生器(S1、S2、...、SN)的速度可以通過改變電阻R1、R2、...、RN和電容C1、C2、...、CN的大小來單獨地調節(jié)。施加到反相器/放大器的不同的RC時間常數將將改變PDPDE到達S1、S2、...、SN的時間，從而在不同的時間接通/關斷內部功率電壓發(fā)生器。
參考圖12，DPD命令信號PDPDE通過一系列緩存器126、127、128、129被饋入，緩存器126到129每個具有一個內在的延遲。S1、S2、S3、...、SN信號施加到各個功率電壓發(fā)生器210、220、...、240。通過選擇不同的緩存器126、127、128、129的輸出以施加到內部功率電壓發(fā)生器，使得內部功率電壓發(fā)生器在不同的時間被導通。
根據本發(fā)明的另一個方面，當諸如DRAM的半導體裝置處于深低電模式時，施加到半導體裝置的內部電路400的從內部功率電壓發(fā)生器輸出的電壓通常被拉低到地電平或VSS，從而僅有最小的電流流過內部電路400。在某些情況下，即使在DPD模式，維持某部分內部電路400在VSS以外的預定電壓電平可能是有利的。例如，在所有時間，即使是在低電模式，維持外圍或增壓電路(boost circuit)在預定電壓電平可能是有利的，從而所作用的電路不必從地電平被接通，或者可以以快得多的速率被接通。圖13和14示出了本發(fā)明的實施例，用于以VINTP提供電壓到內部電路400。參考圖13的根據本發(fā)明的一個實施例，用于維持預定電壓電平在VINTP的電路，DPD命令信號PDPDE通過反相器131被施加到晶體管132。反相器131和晶體管132通過外部的功率電壓VCC被偏置，在低電模式中，PDPDE是高電平，晶體管132被接通，將VCC拉到晶體管134的門極，將其接通。在內部功率電壓VINTP的電壓被向VCC拉高到預定電平。該電平在DPD模式中被維持。在VINTP的預定電壓電平是VCC的電壓電平減去晶體管134作為二極管工作時的門限電壓降和當晶體管132被接通時在其上的電壓降。晶體管133被連接以提供另外的電壓降，其值等于二極管的門限電壓。當需要時，連接在晶體管133兩端的保險絲可以被切去。金屬線連接可以被選擇性地使用來取代保險絲，以改變在VINTP的電壓電平。當裝置從DPD模式退出時，DPD命令信號PDPDE從高變低，關斷晶體管132和晶體管134。然后在VINTP的內部功率電壓被漂移，從內部功率電壓發(fā)生器210、220、...、240的任何一個施加的電壓被施加到VINTP，以便在正常工作電壓下工作。
參考圖14，提供了根據本發(fā)明的優(yōu)選實施例的用于在DPD模式中提供預定增壓的電路。類似于圖13的電路，當在DPD模式中PDPDE為高電平時，晶體管136被接通。施加到內部電路400內的增壓電路的內部增壓VPP，通過晶體管138被拉向外部功率電壓VCC，晶體管138以二極管的結構被連接。晶體管138最好是NMOS晶體管。晶體管137為增壓VPP的電平提供另外的電壓調節(jié)。如果需要，連接在晶體管137兩端的保險絲可以被切去以便提供另外電壓降，其值等于晶體管137的門限電壓。另外，對本領域的技術人員而言，很明顯金屬線可以被用于取代保險絲。當半導體裝置從DPD模式退出時，PDPDE變低，晶體管136和138關斷，增壓VPP被漂移，由內部功率電壓發(fā)生器之一產生的電壓來驅動，以便提供VPP正常的工作電壓。因此，內部功率電壓發(fā)生器可以被選擇性地制造，以便在低電模式中在其它內部功率電壓發(fā)生器被關斷且電壓被拉低到VSS時可以維持在預定電平。
在附圖和說明書中，已經公開了本發(fā)明的示例的優(yōu)選實施例，盡管采用了具體的術語和具體類型的裝置，但是他們僅是用于普通的和描述的意義，而非用于限定的目的。例如，盡管描述了具體的邏輯電路門或電子部件以實現本發(fā)明的優(yōu)選實施例，但是本領域的技術人員可以用等價的邏輯或電子部件來實現這些功能。因此，本發(fā)明的各種修改和變化在上面的指導下是可能的。因此，應該理解，在所附權利要求的范圍內，本發(fā)明可以以不同于這里所具體描述的方式的方式被實施。
權利要求
1.一種半導體裝置，用于控制半導體存儲器的進入和退出低電(DPD)模式，所述半導體裝置包括多個電壓發(fā)生器，用于提供工作電壓到所述半導體存儲器；DPD控制器，用于檢測DPD狀態(tài)和產生DPD信號以控制將所述工作電壓施加到所述半導體存儲器；和偏置電路，用于將多個電壓發(fā)生器中的至少一個的多個節(jié)點偏置為至少一個預定電位，以防在進入/退出DPD模式的時候錯誤觸發(fā)電路。
2.如權利要求1所述的裝置，其中多個電壓發(fā)生器在DPD模式期間被關斷并在退出DPD模式的時候被接通，以便向半導體存儲器的內部電路和用于向外圍電路提供外圍電壓的外圍電壓發(fā)生器提供工作電壓；偏置電路進一步包括一個外部電壓控制電路，用于將外圍電壓偏置為一個不同于內部電路的工作電壓的已知的電位。
3.如權利要求2所述的裝置，其中在DPD模式下對內部電路的工作電壓的偏置電位基本上為地電平，并且外圍電壓的偏置電位接近外圍電壓控制電路的偏置電壓。
4.如權利要求2所述的裝置，其中外圍電壓控制電路包括一個輸出節(jié)點和一個偏置節(jié)點和至少一個晶體管，該晶體管用于在DPD模式下將輸出節(jié)點切換為通過二極管與偏置節(jié)點連接。
5.如權利要求1所述的裝置，其中多個電壓發(fā)生器包括一個另外的附加的內部增壓電壓發(fā)生器，用于提供增壓電壓，其中偏置電路進一步包括一個增壓電壓控制電路，用于將增壓電壓偏置為已知的電平，該電平不同于對內部電路的工作電壓的偏置電平。
6.如權利要求5所述的裝置，其中在DPD模式期間對內部電路的工作電壓的偏置電平基本上為地電平，并且增壓電壓的偏置電平接近增壓控制電路的偏置電壓(VCC)。
7.如權利要求5所述的裝置，其中增壓電壓控制電路包括一個輸出節(jié)點和一個偏置節(jié)點和至少一個晶體管，該晶體管用于在DPD模式下將輸出節(jié)點切換為通過至少一個二極管與偏置節(jié)點連接。
8.如權利要求1所述的裝置，其中所述半導體存儲器是一個DRAM。
9.一種半導體裝置，包括多個輸入緩沖器，用于緩沖用于對低電(DPD)條件進行信號通知的包括DPD進入/退出信號的多個DPD型信號；輔助緩沖器，用于個別地緩沖DPD進入/退出信號；多個電壓發(fā)生器，用于向內部電路提供工作電壓；DPD控制電路，用于接收DPD型信號，以解碼DPD進入和退出命令，以及用于當解碼DPD進入命令時輸出電壓發(fā)生器控制信號來關斷電壓發(fā)生器，并關斷除了所述輔助緩沖器之外的多個緩沖器；自動脈沖發(fā)生器，用于在接收到DPD退出命令的時候產生一個電壓脈沖。
10.如權利要求9所述的裝置，其中所述脈沖被用于啟動內部電路。
11.如權利要求9所述的裝置，其中自動脈沖發(fā)生器包括一個兩輸入邏輯門，用于在兩個輸入之一直接接收DPD退出信號和在兩個輸入的另一個接收DPD退出信號的延遲形式。
12.如權利要求9所述的裝置，其中所述半導體存儲器是一個DRAM。
13.如權利要求9所述的裝置，還包括電源電壓檢測器，用于檢測多個電壓發(fā)生器中至少一個的電壓輸出以確定這一個電壓發(fā)生器是否工作在低電模式；互鎖電路，用于接收DPD進入/退出信號和電源電壓檢測器的輸出作為輸入，并用于當DPD進入/退出命令信號通知DPD退出模式和所述一個電壓發(fā)生器輸出一個基本上為地電平的電壓的時候輸出一個DPD退出信號。
14.如權利要求9所述的裝置，其中互鎖電路包括交叉連接的邏輯門，用于當一個電壓發(fā)生器輸出除了基本上為地電平的電壓之外的一個電壓的時候，阻止DPD進入/退出信號的輸出。
15.一種半導體裝置，包括多個電壓發(fā)生器，用于向內部電路提供工作電壓；低電(DPD)控制電路，用于接收DPD型信號來解碼DPD進入和退出命令，和用于當解碼DPD進入命令時輸出電壓發(fā)生器控制信號來關斷電壓發(fā)生器；電源電壓檢測器，用于檢測多個電壓發(fā)生器中至少一個的電壓輸出，以確定這一個電壓發(fā)生器是否工作在低電模式；互鎖電路，用于接收DPD進入/退出信號和電源電壓檢測器的輸出作為輸入，并用于當DPD進入/退出命令信號通知DPD退出模式和所述一個電壓發(fā)生器輸出一個基本上為地電平的電壓的時候，輸出一個DPD退出命令。
16.如權利要求15所述的裝置，其中互鎖電路包括交叉連接的邏輯門，用于當一個電壓發(fā)生器輸出除了基本上為地電平的電壓之外的一個電壓的時候，阻止DPD進入/退出信號的輸出。
17.如權利要求15所述的裝置，還包括自動脈沖發(fā)生器，用于在接收到DPD退出命令的時候產生一個電壓脈沖以啟動內部電路。
18.如權利要求15所述的裝置，其中所述內部電路是半導體存儲器的內部電路。
19.如權利要求18所述的裝置，其中所述半導體存儲器是一個DRAM。
20.如權利要求15所述的裝置，其中自動脈沖發(fā)生器包括一個兩輸入邏輯門，用于在兩個輸入之一直接接收DPD退出信號和在兩個輸入的另一個接收DPD退出信號的延遲形式。
21.一種用于控制半導體存儲器的進入和退出低電(DPD)模式的方法，包括步驟向多個電壓發(fā)生器提供工作電壓；檢測DPD條件和產生DPD信號，以控制將工作電壓施加到半導體存儲器上，其中多個電壓發(fā)生器在DPD模式下被關斷、在從DPD模式退出時被接通，用于向半導體存儲器的內部電路提供工作電壓；以及將多個電壓發(fā)生器的至少一個的多個節(jié)點偏置到至少一個預定的電位以保持多個電壓發(fā)生器的至少一個在DPD模式下的工作。
22.如權利要求21所述的方法，還包括向外圍電路提供外圍電壓的步驟，并且偏置步驟還包括將外圍電壓偏置為已知的電平，該電平不同于內部電路的工作電壓。
23.如權利要求22所述的方法，其中在DPD模式期間對內部電路的工作電壓的偏置電平基本上為地電平，并且外圍電壓的偏置電平接近外圍電壓控制電路的偏置電壓。
24.如權利要求21所述的方法，還包括提供增壓電壓的步驟，其具有不同于提供給內部電路的工作電壓的偏置電平的已知的電平。
25.如權利要求24所述的方法，其中在DPD模式期間對內部電路的工作電壓的偏置電平基本上為地電平，并且增壓電壓的偏置電平接近增壓電壓控制電路的偏置電壓(VCC)。
26.一種用于控制從半導體存儲器的進入和退出低電(DPD)模式的裝置，包括用于向多個電壓發(fā)生器提供工作電壓的裝置；用于檢測DPD條件和產生DPD信號來控制向半導體存儲器施加工作電壓的裝置，其中多個電壓發(fā)生器在DPD模式下被關斷并在退出DPD模式時被接通以向半導體存儲器的內部電路提供工作電壓；和用于將多個電壓發(fā)生器的至少一個的多個節(jié)點偏置為一個預定的電位以保持多個電壓發(fā)生器的至少一個在DPD模式下的工作的裝置。
27.如權利要求26所述的裝置，還包括用于向外圍電路提供外圍電壓的裝置，并且偏置步驟進一步包括將外圍電壓偏置為不同于內部電路的工作電壓的已知的電平。
28.如權利要求26所述的裝置，還包括用于檢測多個電壓發(fā)生器的至少一個的電壓輸出的裝置，用于確定這一個電壓發(fā)生器是否工作在低電模式中；和互鎖裝置，用于接收DPD進入/退出信號和電源電壓檢測器的輸出作為輸入，并用于當DPD進入/退出命令信號通知DPD退出模式和所述一個電壓發(fā)生器輸出基本上為地電平的一個電壓的時候，輸出一個DPD退出命令。
29.如權利要求28所述的裝置，其中互鎖裝置包括交叉連接邏輯門，用于當一個電壓發(fā)生器輸出除了基本上為地電平的電壓之外的一個電壓的時候，阻止DPD進入/退出信號的輸出。
30.一種半導體裝置，包括多個輸入緩沖器，用于緩沖用于對低電(DPD)條件進行信號通知的包括DPD進入/退出信號的多個DPD型信號；多個電壓發(fā)生器，用于向內部電路提供工作電壓；用于接收DPD型信號以解碼DPD進入和退出命令和用于當DPD進入命令被解碼的時候輸出電壓發(fā)生器控制信號以關斷電壓發(fā)生器和多個緩沖器的裝置；用于在接收到DPD退出命令的時候產生電壓脈沖的裝置，其中該脈沖被用于啟動內部電路。
31.如權利要求30所述的裝置，其中用于產生的裝置包括一個兩輸入邏輯門，用于在兩個輸入之一直接接收DPD退出信號和在兩個輸入的另一個接收DPD退出信號的延遲形式。
全文摘要
一種控制半導體存儲器的進入和退出低電(DPD)模式的半導體裝置,包括:多個電壓發(fā)生器,提供工作電壓;DPD控制器,檢測DPD條件,產生DPD信號,控制施加工作電壓到半導體存儲器;偏置電路,將至少一個電壓發(fā)生器的多個節(jié)點偏置為至少一個預定電位以防在進入/退出DPD模式時誤觸發(fā)電路。另一種半導體裝置包括:多個輸入緩沖器,緩沖多個DPD型信號;輔助緩沖器,個別緩沖DPD進入/退出信號;多個電壓發(fā)生器,向內部電路提供工作電壓;DPD控制電路,接收DPD型信號以解碼DPD進入和退出命令,解碼DPD進入命令時輸出電壓發(fā)生器控制信號以關斷電壓發(fā)生器,關斷除輔助緩沖器外的多個緩沖器;自動脈沖發(fā)生器,收到DPD退出命令時產生電壓脈沖以啟動半導體裝置的內部電路。
文檔編號G11C5/14GK1384505SQ0211618
公開日2002年12月11日 申請日期2002年4月23日 優(yōu)先權日2001年4月27日
發(fā)明者崔鐘賢, 柳濟煥, 李宗彥, 張賢淳 申請人:三星電子株式會社