專利名稱：Dram中的自動隱藏刷新及其方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路存儲器，并且更具體地，涉及一種具有串行數(shù)據(jù)和緩存行突發(fā)模式的動態(tài)隨機存取存儲器(DRAM)。
背景技術(shù)：
動態(tài)隨機存取存儲器(DRAM)是公知的存儲器類型，其依賴電容器存儲表示兩個邏輯狀態(tài)的電荷。DRAM集成電路用作例如，用于個人計算機和工作站的存儲器模塊。
通常，趨向于在系統(tǒng)中并入較少的存儲器件。存儲器件使用更寬的總線，例如32比特寬的總線，嘗試實現(xiàn)更高的帶寬，以適應(yīng)更快的處理器。然而，對更寬的總線計時以獲得更高的帶寬，增加了功耗，并且引起了關(guān)于系統(tǒng)的開關(guān)噪聲問題。
因此，需要一種DRAM，其能夠在不增加存儲器件的功耗和不引起有關(guān)噪聲的嚴(yán)重問題的前提下，提供更高的帶寬。


由本發(fā)明的優(yōu)選實施例的詳細(xì)描述，結(jié)合下面的附圖，本發(fā)明的前面的和另外的以及更加具體的目的和優(yōu)點，對于本領(lǐng)域的技術(shù)人員是顯而易見的圖1以框圖的形式說明了根據(jù)本發(fā)明的集成電路存儲器。
圖2以框圖的形式說明了圖1的收發(fā)器。
圖3以框圖的形式說明了圖1的存儲器的模式寄存器。
圖4以框圖的形式說明了關(guān)于圖1的存儲器的串行地址分組組織。
圖5以框圖的形式說明了關(guān)于圖1的存儲器的串行數(shù)據(jù)分組組織。
圖6以框圖的形式說明了具有圖1的存儲器的存儲器系統(tǒng)。
具體實施例方式
通常，在一個實施例中，本發(fā)明提供了一種存儲器，其具有多個存儲器單元、用于接收低電壓高頻差分地址和數(shù)據(jù)信號的接收器、和用于傳送高頻低電壓差分地址和數(shù)據(jù)信號的串行發(fā)送器。為了描述所說明的實施例，關(guān)于串行信號的高頻意味著大于約2千兆比特每秒。而且，低電壓差分信號具有約200至300毫伏(mV)的電壓擺幅。
傳送和接收串行地址和數(shù)據(jù)信號允許以相對提供并行地址和數(shù)據(jù)信號的存儲器較低的功耗高速度地操作。而且，可以極大地減少封裝集成電路的管腳數(shù)目。
在另一實施例中，存儲器可以操作于兩種不同的模式中的一個模式。在正常模式中，根據(jù)本發(fā)明的DRAM的操作與任何傳統(tǒng)的DRAM相似。在緩存行模式中，該DRAM使用擴展模式寄存器比特字段，用于控制緩存行寬度。緩存行寬度可被設(shè)定為，在來自單一地址的一個突發(fā)中寫或讀完整的緩存行。完全隱藏刷新模式允許在操作于緩存行模式的同時適時刷新存儲器單元。在擴展模式寄存器中預(yù)留用戶可編程比特字段，以存儲刷新操作之間的最大允許時間周期。數(shù)據(jù)通過插入在多個存儲庫或者存儲器單元的存儲庫中，存儲在存儲器陣列中。在隱藏刷新模式的操作過程中，訪問一半的存儲庫，同時刷新另一半的存儲庫。在另一實施例中，針對存儲器單元的每個存儲庫提供刷新計數(shù)器?；谒⑿掠嫈?shù)器同時鐘計數(shù)器的比較，生成Ready/Hold信號。當(dāng)刷新計數(shù)器指出存儲器單元的至少一個存儲庫達(dá)到臨界時間周期時，Ready/Hold信號用于通知處理器，將停止數(shù)據(jù)傳輸以允許刷新操作，由此必須開始正常刷新，以保持?jǐn)?shù)據(jù)完整性。臨界時間周期可以是刷新周期中剩余的最大時間。為了提供較好的系統(tǒng)可靠性，對于接收/傳送的信息未通過奇偶類型檢驗的情況，提供BadRxData信號。
在另一實施例中，兩個或多個集成電路存儲器可以鏈接在一起，以提供高速度低功率的存儲器系統(tǒng)。
圖1以框圖的形式說明了根據(jù)本發(fā)明的實施例的集成電路存儲器10。存儲器10包括存儲器陣列12、命令解碼器40、地址緩沖器42、控制信號生成器44、模式寄存器46、突發(fā)計數(shù)器48、數(shù)據(jù)控制和鎖存電路50、讀數(shù)據(jù)緩沖器52、寫數(shù)據(jù)緩沖器54、收發(fā)器56、時鐘計數(shù)器58、刷新計數(shù)器60、62、64和66、以及準(zhǔn)備就緒控制和緩沖器68。存儲器陣列12包括存儲器陣列、或存儲庫14、16、18和20、行解碼器22、24、26和28以及列解碼器30、32、34和36。
存儲器陣列12是在位線和字線交點(未示出)處連接的存儲器單元陣列。存儲器單元可被組織為存儲器單元的多個存儲庫，諸如例如存儲庫14、16、18和20。行和列解碼器同每個存儲庫14、16、18和20相關(guān)聯(lián)，用于響應(yīng)接收地址選擇存儲器單元。例如，行解碼器22和列解碼器30用于選擇存儲庫14中的一個或多個存儲器單元。應(yīng)當(dāng)注意，在所說明的實施例中，存儲器單元是傳統(tǒng)的動態(tài)隨機存取存儲器(DRAM)單元，其具有電容器和存取晶體管。電容器用于存儲表示所存儲的邏輯狀態(tài)的電荷。存取晶體管用于在存取存儲器單元時，響應(yīng)選定字線將該電容器連接到位線。在其它的實施例中，存儲器陣列12可以包括其它的存儲器單元類型，這些存儲器單元需要或不需要周期性刷新，以維持所存儲的邏輯狀態(tài)。
使用雙線高速(大于2千兆比特每秒)低壓差分(200-300mV擺幅)地址信號，以分組的形式向存儲器10串行提供地址信息。地址分組包括報頭和地址比特以及其它的總線協(xié)議部分。地址分組80在圖4中說明并且在后面描述。在收發(fā)器56的輸入接線端處提供差分地址信號CA/CA*。應(yīng)當(dāng)注意，信號名稱后面的星號(*)指出該信號是具有相同名稱但不具有星號的信號的邏輯補。后面將更加詳細(xì)地描述收發(fā)器56。在解碼后，進(jìn)入地址分組的收發(fā)器56向地址緩沖器42和命令解碼器40提供地址和報頭信息。如后面將更加詳細(xì)描述的，命令解碼器40接收報頭信息，該報頭信息包括例如，讀和寫指令以及用于確定存儲器10操作于緩存行模式還是正常模式的控制比特。將地址分組的剩余部分提供給地址緩沖器42。地址緩沖器42的輸出接線端連接到模式寄存器46。來自地址分組的報頭信息存儲在模式寄存器46和命令解碼器40中。傳統(tǒng)上，隨后將地址部分提供給行和列解碼器。
模式寄存器46的輸出接線端向突發(fā)計數(shù)器48和控制信號生成器44的輸入接線端提供了標(biāo)為“MODE”的模式信號。突發(fā)計數(shù)器48的輸出接線端連接到讀數(shù)據(jù)緩沖器52和寫數(shù)據(jù)緩沖器54。將來自控制信號生成器44的控制信號提供給數(shù)據(jù)控制和鎖存電路50、行解碼器22、24、26和28、列解碼器30、32、34和36、時鐘計數(shù)器58以及刷新計數(shù)器60、62、64和66的輸入端。列解碼器30、32、34和36雙向連接到數(shù)據(jù)控制和鎖存電路50。讀緩沖器52具有連接到數(shù)據(jù)控制和鎖存電路50的輸入端和連接到收發(fā)器56的輸出端。寫數(shù)據(jù)緩沖器54具有連接到收發(fā)器56的輸入端和連接到數(shù)據(jù)控制和鎖存電路50的輸出端。收發(fā)器56包括用于提供/接收標(biāo)為“TxDQ/TxDQ*”、“RxDQ/RxDQ*”、“TxDQ CHAIN/TxDQ CHAIN*”、“RxDQ CHAIN/RxDQ CHAIN*”、和“CA CHAIN/CA CHAIN*”的差分?jǐn)?shù)據(jù)信號的接線端。而且，收發(fā)器56接收標(biāo)為“REF CLK”的參考時鐘信號，并且作出響應(yīng)，提供標(biāo)為“Tx CLK”的內(nèi)部時鐘信號。為了允許存儲器系統(tǒng)在單一的時鐘域上操作，收發(fā)器56使用彈性緩沖器，確保離開接收路徑的數(shù)據(jù)跨越發(fā)送器時鐘域(Tx CLK)，該時鐘域是由存儲器系統(tǒng)的剩余部分使用的時鐘域。此外，收發(fā)器56提供標(biāo)為“BAD Rx DATA”的信號，如后面所將描述的。
存儲器10是管線的，并且其操作使用高速差分時鐘信號定時。時鐘計數(shù)器58是存取周期計數(shù)器，并且具有用于接收Tx CLK的輸入端和連接到準(zhǔn)備就緒控制和緩沖器68的輸出端。每個行解碼器22、24、26和28分別連接到刷新計數(shù)器66、64、62和60，以接收刷新地址。此外，每個刷新計數(shù)器60、62、64和66接收來自控制信號生成器44的控制信號，以用于指出何時刷新存儲器單元陣列14、16、18和20。連接準(zhǔn)備就緒控制和緩沖器68以接收來自時鐘計數(shù)器58和每個刷新計數(shù)器60、62、64和66的值。作為響應(yīng)，準(zhǔn)備就緒控制電路68向處理器(未示出)輸出標(biāo)為“READY/HOLD”的控制信號。應(yīng)當(dāng)注意，連接到存儲器10的處理器將通過用于存儲用于配置存儲器10的模式寄存器控制比特的寄存器配置。
在操作中，將差分地址信號CA/CA*串行提供給收發(fā)器56的雙線輸入接線端。收發(fā)器56使包含地址和控制數(shù)據(jù)的分組80解碼和并行化(圖4)。如果在分組80中檢測到錯誤，則斷言BadRxData信號，以警告處理器重新發(fā)送地址。在收發(fā)器解碼和并行化之后，將報頭和地址信息提供給命令解碼器40和地址緩沖器42的輸入端。根據(jù)存取是讀存取還是寫存取，如地址分組80的控制比特84所確定的，向收發(fā)器56提供差分?jǐn)?shù)據(jù)信號RxDQ/RxDQ*，并由收發(fā)器56提供TxDQ/TxDQ*。為了寫數(shù)據(jù)，接收、解碼和并行化分組90(圖5)。解碼和并行化通過與處理地址分組的方式相似的方式進(jìn)行。對接收自陣列12的數(shù)據(jù)編碼，并且由收發(fā)器56計算FCS(幀檢驗序列)比特。將形成的分組驅(qū)動到TxDQ輸出端上。可替換地，可以在相同的雙線接線端上提供或接收串行地址或數(shù)據(jù)分組作為RxDQ/RxDQ*，任選地消除對包括存儲器10的封裝存儲器件上的4個管腳(CA/CA*和CACHAIN/CA CHAIN*)的需要。在一個實施例中，通過指派模式寄存器46中的寄存器比特以將串行地址或串行數(shù)據(jù)重新配置為復(fù)用的傳輸串行差分地址和數(shù)據(jù)，可以實現(xiàn)該配置?；跁r隙將數(shù)據(jù)和地址分組提供給雙線接線端。該配置將允許關(guān)閉同CA/CA*和CA CHAIN/CACHAIN*相關(guān)聯(lián)的地址總線。該地址和數(shù)據(jù)的復(fù)用將減少功率，這以額外的延時為代價。將DC ADDRESS提供給地址緩沖器42的第二輸入接線端。當(dāng)在存儲器模塊中將多個集成電路存儲器10鏈接在一起時，使用DC ADDRESS確認(rèn)正在存取哪個存儲器集成電路，并且使該存儲器能夠被存取，如后面圖6的討論中描述的。地址信號報頭信息的一個比特確定存儲器操作于正常模式還是緩存行模式。在另一實施例中，模式寄存器中的比特確定存儲器操作于緩存行模式還是正常模式。
當(dāng)存儲器10操作于緩存行模式時，使用單一的地址通過串行DQ接線端或管腳，讀或?qū)懲暾木彺嫘?。?dāng)存儲器10操作于正常模式時，使用單一的地址存取一個位置，并且開始具有傳統(tǒng)突發(fā)長度的存取，例如8比特或16比特的突發(fā)。對于串行操作，較長的突發(fā)是更高效的。通過設(shè)定圖4的報頭控制比特84中的控制比特，選擇關(guān)于緩存行的突發(fā)長度和正常突發(fā)長度。串行地址信號CA/CA*在模式寄存器設(shè)置過程中從地址緩沖器傳遞到模式寄存器46。響應(yīng)來自地址分組的控制比特84和在地址信息位置中提供的操作碼，其包括用于選擇緩存行突發(fā)長度的比特，設(shè)定模式寄存器46。在一個實施例中，在模式寄存器46的擴展模式寄存器70(圖3)中設(shè)定緩存行的長度。下文中將更加詳細(xì)地描述擴展模式寄存器70。提供模式信號MODE以設(shè)定突發(fā)計數(shù)器48中的比特數(shù)目。而且，提供MODE信號至控制信號生成器44。控制信號生成器44提供信號CONTROL SIGNALS，以基于MODE信號控制行解碼器22、24、26和28、列解碼器30、32、34和36、刷新計數(shù)器60、62、64和66、時鐘計數(shù)器58以及數(shù)據(jù)控制和鎖存電路50的操作。地址緩沖器42提供地址信號ROW ADDRESS和COLUMN ADDRESS。ROW ADDRESS信號和COLUMN ADDRESS信號選擇存儲器單元陣列12中的位置，以依賴操作模式開始緩存行突發(fā)或正常突發(fā)。
在緩存行突發(fā)的過程中，突發(fā)數(shù)據(jù)被插入在選定存儲庫的兩個子存儲庫之間，例如，兩個相等的部分，或者存儲單元存儲庫14的半個陣列15和17。數(shù)據(jù)被插入在選定存儲庫中，以允許在數(shù)據(jù)突發(fā)時未被存取的半個陣列中的刷新操作。例如，如果在緩存行讀操作中緩存行突發(fā)來自陣列14，所讀的用于充填緩存行的數(shù)據(jù)突發(fā)交替地來自存儲庫14的子存儲庫15或17。具體地，在256比特緩存行突發(fā)的情況中，128比特突發(fā)來自子陣列15，并且128比特突發(fā)來自子陣列17。通過數(shù)據(jù)控制和鎖存電路50提供數(shù)據(jù)，使其離開存儲器陣列12。數(shù)據(jù)控制和鎖存電路50提供定時，并且在將數(shù)據(jù)提供給讀數(shù)據(jù)緩沖器52之前，提供另外的地址解碼。在編碼和串行化數(shù)據(jù)之后，收發(fā)器56提供串行差分?jǐn)?shù)據(jù)分組，用于自存儲器10輸出。同樣地，收發(fā)器56處理進(jìn)入的數(shù)據(jù)并且將并行化數(shù)據(jù)傳遞到寫數(shù)據(jù)緩沖器54。使用圖5中說明的格式，通過收發(fā)器56串行輸入或輸出數(shù)據(jù)分組。
存儲器10提供使用全自動隱藏刷新或傳統(tǒng)刷新的選項。擴展模式寄存器的一個比特用于選擇在緩存行模式中是否啟動自動隱藏刷新選項。可替換地，使用正常刷新模式。在所說明的實施例中，隱藏刷新僅在存儲器10處于緩存行模式中時可用作選項。在隱藏刷新模式中，存儲器單元的一個或多個存儲庫在另一存儲庫中出現(xiàn)緩存行突發(fā)時被刷新。此外，刷新可以在當(dāng)前未被讀或?qū)懙陌雮€存儲庫上實現(xiàn)。使用半個存儲庫減少或消除了其中不能刷新存儲庫的數(shù)據(jù)模式的可能性。在其中未使用某些或全部其它的存儲庫的其它模式中，隱藏刷新可以繼續(xù)是不受阻礙的。換言之，通過在讀或?qū)懥硪话氪鎯斓耐瑫r刷新一半存儲庫，實現(xiàn)了隱藏刷新。
在DRAM中，存儲器單元電容器的電荷泄漏，以及FET(場效應(yīng)晶體管)結(jié)泄漏隨溫度變化。因此，隨著溫度增加，將需要更頻繁地刷新存儲器單元。通過在擴展模式寄存器70的標(biāo)為RMC(刷新最大時鐘)的比特字段76中設(shè)定關(guān)于完全刷新的最大時鐘數(shù)目，可以使存儲器10的刷新速率相對制造商指明的刷新速率變化。例如通過示出了刷新速率相對于溫度和電壓的曲線圖，可以確定比特字段76中的待設(shè)定的值。存儲器制造商將需要提供該曲線圖，以允許調(diào)節(jié)刷新速率。
在設(shè)置擴展模式寄存器時，同存儲器10相關(guān)聯(lián)的處理器將寄存關(guān)于完全刷新的最大時鐘周期數(shù)目，并且將該信息傳輸?shù)酱鎯ζ?。這提供了以關(guān)于特定溫度和電壓的最優(yōu)化的刷新速率刷新存儲器的優(yōu)點。而且，這允許僅在必要時頻繁地刷新存儲器，以提供關(guān)于特定溫度的可靠的數(shù)據(jù)存儲。此外，相比于基于根據(jù)最大刷新時間揀選的關(guān)于部件的最差情況溫度、電壓和進(jìn)程變化，使用固定的較高的刷新速率的存儲器，較少的刷新周期將降低存儲器的功耗。
任選地提供標(biāo)為“READY/HOLD”的準(zhǔn)備就緒/保持信號，用于在數(shù)據(jù)管理是差的并且刷新速率具有余量，停止處理器的讀/寫以允許正常的自刷新。在對應(yīng)于存儲器陣列12的存儲庫20、18、16和14的刷新計數(shù)器60、62、64和66中計數(shù)每個存儲庫的刷新操作。例如，存儲器單元陣列14經(jīng)由行解碼器22連接到刷新計數(shù)器66。刷新計數(shù)器60、62、64和66對刷新操作的次數(shù)計數(shù)，并且向它們各自的存儲器單元陣列20、18、16和14提供刷新地址。字線計數(shù)器被初始化在存儲庫中的最大地址處，并且遞減計數(shù)到最低地址。時鐘計數(shù)器被初始化到RMC值。使用準(zhǔn)備就緒控制和緩沖器68中的比較器將刷新計數(shù)器60、62、64和66中的值同時鐘計數(shù)器58的值比較。將剩余的用于完成每個存儲庫中的刷新更新操作的周期數(shù)目同所需用于完成刷新用于控制READY/HOLD信號的時鐘計數(shù)器58中剩余時鐘數(shù)目比較。如果剩余的用于完成刷新的任何刷新計數(shù)器60、62、64和66的計數(shù)值等于或者任選地接近通過存儲在比特字段76中的RMC值初始化的計數(shù)器上的時鐘計數(shù)數(shù)目，則斷言READY/HOLD信號，因此停止處理器的讀或?qū)懖僮?，以允許在完成時鐘計數(shù)器58的計數(shù)之前完成刷新操作。在完成時鐘計數(shù)時，時鐘計數(shù)器58和刷新計數(shù)器均被重置到開始條件。
圖2以框圖的形式說明了圖1的存儲器的收發(fā)器56。收發(fā)器56包括接收路徑107和發(fā)送路徑109。接收路徑107包括接收器放大器110、自適應(yīng)均衡器112、解串行化器和時鐘提取114、解碼器116、解嵌入器118和接收器鎖相環(huán)(PLL)120。發(fā)送路徑109包括發(fā)送器放大器122、串行化器124、編碼器126、嵌入器128和發(fā)送器PLL 130。
串行互連的使用提供了集成電路具有相對低的管腳數(shù)目的優(yōu)點。而且，相比于具有并行互連的集成電路，串行互連的使用可以提供具有相對低的功耗的集成電路。然而，串行高速數(shù)據(jù)鏈路或互連的使用至少需要某些信號處理和開銷，以便于確?？煽康臄?shù)據(jù)傳送。根據(jù)一個實施例，在物理層接口處定義源同步高速串行鏈路，即，電氣接口和存儲器-存儲器控制器鏈路協(xié)議。串行鏈路使用分組、帶內(nèi)控制符號和編碼數(shù)據(jù)，向接收鏈路伙伴提供信息。該信息可以包括，例如，分組的開端和末端比特、特定的控制符號、循環(huán)冗余校驗、存儲器地址和存儲器數(shù)據(jù)。使用開放系統(tǒng)接口(OSI)術(shù)語，鏈路使用物理編碼子層(PCS)和物理介質(zhì)附屬(PMA)子層，在鏈路的發(fā)送端處將分組安置在串行比特流中，并且用于在鏈路的接收端處提取該比特流。PCS使用數(shù)據(jù)編碼對在鏈路上傳送和接收的數(shù)據(jù)編碼和解碼。傳送編碼的一個示例是在光纖通道(X3.230)和千兆比特以太網(wǎng)(IEEE 802.3z)中定義的8b/10b編碼器/解碼器，其中數(shù)據(jù)的每個字節(jié)被轉(zhuǎn)換為10比特DC平衡流(1和0的數(shù)目相等)，并且連續(xù)的1或0的最大數(shù)目是5。使用碼冗余確保每個10比特的流具有“充分的”信號變換，以允許時鐘提取，并且使具有6個1和4個0的碼后面是具有6個0和4個1的碼，反之亦然。出于該原因，每個8比特組具有表示其的兩個10比特碼組。一個10比特碼組用于使1多于0的“游程不一致”平衡，而另一個在0多于1的游程不一致時使用。選定的數(shù)個剩余的10比特碼組被用作控制/命令碼，并且剩余部分將被檢測為無效碼，如果被檢測到，則其應(yīng)指出傳送錯誤。被稱為停頓字符的10比特碼組中的特定的7比特模式(0011111XXX和1100000XXX)，僅在數(shù)個命令碼中出現(xiàn)，并且用于啟動時鐘同步和字對準(zhǔn)。PCS還可以用于添加編碼側(cè)的空閑序列、符號對準(zhǔn)和接收側(cè)的數(shù)據(jù)重建和字對準(zhǔn)。PMA子層執(zhí)行10比特碼組的串行化和解串行化。PMA子層還可以負(fù)責(zé)時鐘提取，并且負(fù)責(zé)使接收的比特流同10比特碼組邊界對準(zhǔn)。
根據(jù)本發(fā)明的存儲器系統(tǒng)使用差分電流引導(dǎo)驅(qū)動器，其與其它的高速串行接口中使用的驅(qū)動器相似，如IEEE 802.3 XAUI定義接口和10千兆比特每秒以太網(wǎng)接口。由于根據(jù)本發(fā)明的一個實施例的接口主要用于芯片-芯片互連，因此使用低峰峰電壓擺幅，由此收發(fā)器56使用的總的功率是相對低的。
收發(fā)器56包括用于接收和解碼來自物理介質(zhì)的地址、數(shù)據(jù)和控制符號的接收路徑107，以及用于編碼和向物理介質(zhì)傳送地址、數(shù)據(jù)和控制符號的發(fā)送路徑109。接收路徑107使用AC連接確保使用不同的物理配置和/或不同的技術(shù)的驅(qū)動器和接收器之間的互操作性。接收器放大器110感應(yīng)跨越片上源終端阻抗的差分信號。接收放大器110的輸出被提供給自適應(yīng)均衡器112。自適應(yīng)均衡器112補償物理介質(zhì)引起的接收信號的失真。在均衡化之后，解串行化器和時鐘提取114的時鐘提取模塊采用串行數(shù)據(jù)并且使用數(shù)據(jù)變換，以生成時鐘。定時參考(例如鎖相環(huán))采用較低頻率的參考時鐘REF CLK，并且生成較高頻率的時鐘Rx CLK，其具有由接收信號變換確定的頻率。然后接收器提取的時鐘Rx CLK可以用作關(guān)于接收路徑107中剩余功能的定時參考。自適應(yīng)均衡器112的輸出被提供給解串行化器和時鐘提取114。該模塊執(zhí)行接收信號的串-并轉(zhuǎn)換。此時，仍對接收器信號編碼。解碼器116執(zhí)行信號的解碼。在8b/10b編碼信號的情況中，離開解串行化器114的每個10比特碼組被解碼為8比特數(shù)據(jù)碼組(存儲器地址或存儲器數(shù)據(jù))或者控制符號。解碼器116具有模式檢測器，其在接收流中搜索共同模式，并且使用該模式使數(shù)據(jù)流的字邊界與時鐘信號Rx CLK同步。地址、數(shù)據(jù)和控制符號字被提供給解嵌入器118。解嵌入器118使用彈性緩沖器，允許從接收器時鐘域到存儲器時鐘域(Tx CLK)的通信。解嵌入器118生成適當(dāng)?shù)目刂祈憫?yīng)，并且將數(shù)據(jù)和地址分組為所需的總線寬度。隨后這些信號離開收發(fā)器56到達(dá)寫數(shù)據(jù)緩沖器54、命令解碼器緩沖器40和地址緩沖器42。當(dāng)檢測到無效碼時，或者如果檢測到幀檢驗序列錯誤，則激活收發(fā)器BadRxData信號，警告發(fā)送處理器重新發(fā)送數(shù)據(jù)。圖4和圖5中說明的幀檢驗序列(FCS)是分組中的字段，其使用循環(huán)冗余校驗和(CRC)檢測傳送中的錯誤。使用數(shù)學(xué)算法生成該校驗和，并且使其附加到分組。CRC的值取決于消息的內(nèi)容。接收器56重新計算接收分組的CRC，并且將其同附加的CRC比較。如果該值匹配，則假設(shè)消息是無錯誤的。
收發(fā)器56的發(fā)送路徑109具有其自己的時鐘生成器模塊130。發(fā)送器PLL 130基本上是時鐘倍頻器，其采用參考時鐘REF CLK并且生成具有更高頻率的時鐘信號Tx CLK。然后，發(fā)送器時鐘Tx CLK可以用作關(guān)于發(fā)送路徑中的剩余功能的定時參考，并且可由存儲器10中的剩余模塊使用。地址、數(shù)據(jù)和控制符號字嵌入器128接收其來自地址緩沖器42、讀數(shù)據(jù)緩沖器52、命令解碼器緩沖器40的輸入，并且接收來自分組的控制信息。編碼器126使用適當(dāng)?shù)木幋a方法編碼待傳送的流，并且包括CRC編碼，以允許在接收時確定關(guān)于分組的準(zhǔn)確性。在8b/10b編碼器的情況中，編碼器126將8比特組的每個組編碼為適當(dāng)?shù)?0比特碼組，其維持確保DC平衡的游程不一致。編碼器的輸出被提供給串行化器124。串行化器124執(zhí)行傳送數(shù)據(jù)流的并-串轉(zhuǎn)換。然后將該串行化數(shù)據(jù)流提供給發(fā)送器放大器122。在一個實施例中，發(fā)送器放大器122可被實現(xiàn)為差分電流引導(dǎo)驅(qū)動器。
圖3以框圖的形式說明了圖1的存儲器10的模式寄存器46的擴展模式寄存器10。擴展模式寄存器10具有標(biāo)為“CLW”(緩存行寬度)的比特字段72，用于選擇操作的緩存行寬度模式，并且選擇在單一的突發(fā)過程中從存儲器10讀出的或者寫入到存儲器10的數(shù)據(jù)的寬度。作為示例，在所說明的實施例中，使用2個比特選擇三個不同的寬度中的一個。比特字段72中的值
可以指出，選擇緩存行模式，并且其具有128比特的突發(fā)長度。而且，比特字段72中的值
可以指出，選擇緩存行模式，并且其具有256比特的突發(fā)長度。同樣地，比特字段72中的值[1，0]可以指出，選擇緩存行模式，并且其具有512比特的突發(fā)長度。為了在正常模式中使用存儲器10，比特字段72可以具有值[1，1]。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)認(rèn)識到，比特字段72可以包括不同數(shù)目的比特，用于允許更多或更少的緩存行寬度，并且待選擇的特定的緩存行寬度可以是不同的。而且，可以以不同的組合使用該比特，以選擇所說明的寬度。例如，可以使用
替換[1，1]，以指出存儲器操作于正常模式而非緩存行模式?？梢允褂妙~外的比特提供更多的選項。
比特字段74是任選的比特字段，并且包括用于在完全隱藏刷新模式和傳統(tǒng)刷新模式之間選擇的一個比特。在另一實施例中，通過在圖4的比特字段84的控制比特中包括隱藏刷新控制比特，可以選擇隱藏刷新模式?？梢詢H在緩存行模式中使用完全隱藏刷新模式，但是可以在緩存行模式和正常模式中使用傳統(tǒng)的刷新模式。
在所說明的實施例中，比特字段76包括用于存儲RMC(刷新最大時鐘)的8個比特。在隱藏刷新模式中使用RMC定義刷新周期。所有的存儲器單元必須在達(dá)到比特字段76中存儲的RMC計數(shù)數(shù)目之前刷新。如果預(yù)期存儲器操作的周圍環(huán)境溫度是相對低的，或者操作電壓低于指明的最大電壓，則刷新速率可以長于制造商關(guān)于存儲器的說明書中定義的刷新速率，通常多出一個數(shù)量級。降低刷新速率可以減少關(guān)于電池供電的應(yīng)用的功耗。
圖4以框圖的形式說明了關(guān)于圖1的存儲器的串行地址分組80。串行地址分組80作為低電壓差分信號CA/CA*被處理器提供給存儲器10。在地址分組80中，比特字段82包括用于定義分組開始的比特。比特字段84包括多個控制比特，用于設(shè)置存儲器操作。例如，一個比特可用于確定存儲器被存取用于讀還是寫。而且，一個比特可用于比特HR，確定是否使用上文描述的自動隱藏刷新模式。比特字段86包括標(biāo)為“DC地址”的2個比特，用于在不止一個存儲器被鏈接在一起時，如圖6中說明的，對所存取的存儲器尋址。在所說明的實施例中，比特字段86中的2個比特允許鏈接高達(dá)4個集成電路存儲器，用于在例如，個人計算機的存儲器模塊中使用。在其它的實施例中，在比特字段86中包括額外的比特允許將多于4個的集成電路存儲器鏈接在一起。比特字段85用于存儲如上文所述的FCS比特。比特字段88用于存儲由比特字段86選擇的存儲器中的待存取的地址。比特字段88中的比特數(shù)目取決于存儲器單元的數(shù)目和存儲器的組織。比特字段89包括“末端比特”，用于指出地址分組的末端。
圖5以框圖的形式說明了關(guān)于圖1的存儲器串行數(shù)據(jù)分組90。數(shù)據(jù)分組90作為低電壓差分信號RxDQ/RxDQ*同地址分組80一起被傳送到存儲器10。在數(shù)據(jù)分組90中，比特字段91包括用于指出數(shù)據(jù)分組的開端的比特。比特字段92包括讀數(shù)據(jù)或?qū)憯?shù)據(jù)，其取決于存儲器操作是讀還是寫。比特字段92中包括的數(shù)據(jù)比特數(shù)目可以是任何數(shù)目。在一個實施例中，數(shù)據(jù)比特的數(shù)目等于緩存行寬度。比特字段93包括數(shù)據(jù)分組的末端比特。比特字段94包括FCS比特，如上文圖2的討論中描述的。
圖6以框圖的形式說明了通過圖1的存儲器實現(xiàn)的存儲器系統(tǒng)100。存儲器系統(tǒng)100連接到處理器108，并且包括存儲器10、102、104和106。每個存儲器102、104和106與如圖1-5中說明的和上文所述的存儲器10相似。在存儲器系統(tǒng)100中，存儲器10具有用于自處理器108接收差分地址信號CA/CA*的輸入端，和用于在處理器108和存儲器系統(tǒng)100之間傳送差分?jǐn)?shù)據(jù)信號TxDQ/TxDQ*和RxDQ/RxDQ*的雙向接線端。而且，存儲器10具有用于向存儲器102的地址輸入端提供差分地址信號CA CHAIN/CA CHAIN*的輸出端，和用于在存儲器10和存儲器102的接線端之間傳送差分?jǐn)?shù)據(jù)信號TxDQ CHAIN/TxDQCHAIN*的接線端。存儲器102具有用于向存儲器104的地址輸入端提供差分地址信號CA1 CHAIN/CA1 CHAIN*的輸出端，和用于傳遞針對和來自存儲器104的數(shù)據(jù)接線端的數(shù)據(jù)信號TxDQ1 CHAIN/TxDQ1CHAIN*和RxDQ1 CHAIN/RxDQ1 CHAIN*的接線端。同樣地，存儲器104將地址信號CA2 CHAIN/CA2 CHAIN*傳遞到存儲器106的地址輸入端，并且在存儲器104和106的雙向接線端之間傳遞數(shù)據(jù)信號TxDQ2CHAIN/TxDQ2 CHAIN*和RxDQ2 CHAIN/RxDQ2 CHAIN*。
在接收地址和數(shù)據(jù)時，并且在將數(shù)據(jù)傳送到鏈中的下一存儲器時，鏈接的存儲器沒有必要使用接收路徑和發(fā)送路徑中提供的全部功能。例如，在CA/CA*處接收的串行地址可以通過接收器放大器110，并使用自適應(yīng)均衡器112，然后直接通過發(fā)送器放大器122并且外發(fā)到CACHAIN/CA CHAIN*。使用接收器時鐘實現(xiàn)發(fā)送器放大器的功能。同樣地，可以接收RxDQ/RxDQ*并且經(jīng)由自適應(yīng)均衡器112通過RxDQCHAIN/RxDQ CHAIN*將其重新傳送到發(fā)送器放大器122。如圖6中說明的，基于鏈中的位置針對每個存儲器調(diào)節(jié)地址延時和CAS(列地址選通)延時。
每個存儲器10、102、104和106具有用于接收2比特芯片地址信號DC ADDRESS的2個輸入端。如圖6中說明的，對于存儲器系統(tǒng)100的每個存儲器，該2比特地址的值是唯一的。例如，存儲器10被指派DC ADDRESS
，存儲器102被指派DC ADDRESS
，存儲器104被指派DC ADDRESS[1，0]，并且存儲器106被指派DC ADDRESS[1，1]。作為示例，當(dāng)自處理器108傳遞在比特字段86中具有[1，0]的地址分組80時，存取存儲器104，以接收來自比特字段88的地址(參看圖4)。將具有多個串行差分信號CA/CA*的形式的地址分組80提供給存儲器10的差分地址輸入接線端。地址分組80被提供給地址緩沖器42，其中其隨即作為差分信號CA CHAIN/CA CHAIN*離開存儲器10，并且被提供給存儲器102的地址輸入接線端。以相似的方式將地址分組提供給每個其它的存儲器。響應(yīng)該地址分組，存儲器104將在讀操作過程中向處理器108提供數(shù)據(jù)分組90，或者在寫操作過程中接收來自處理器108的數(shù)據(jù)分組90。例如，如果存儲器存取是來自存儲器104的讀操作，則經(jīng)由存儲器102和10將數(shù)據(jù)分組提供給處理器108。由于串行地址和數(shù)據(jù)信號的時鐘是非常高速的，諸如例如，超過2千兆比特每秒，因此相比于可比的傳統(tǒng)DRAM，可以以較低的功耗非常迅速地提供數(shù)據(jù)。
處理器108必須包含同存儲器10、102、104和106的寄存器和接口相似的寄存器和接口，以便于能夠初始化存儲器10、102、104和106，并且正確地驅(qū)動存儲器10、102、104和106共享的總線。
本領(lǐng)域的技術(shù)人員將容易地想到針對此處選擇的用于說明目的的實施例的多種變化方案和修改方案。為了使該修改方案和變化方案不偏離本發(fā)明的范圍，其必須涵蓋于本發(fā)明的范圍中，該范圍僅由附屬權(quán)利要求的公平解釋所限定。
權(quán)利要求
1.一種集成電路存儲器，包括存儲器陣列，其具有可刷新存儲器單元的多個存儲庫；多個刷新計數(shù)器，所述多個刷新計數(shù)器中的刷新計數(shù)器用于對所述多個存儲庫中的一個對應(yīng)的存儲庫中的刷新操作次數(shù)計數(shù)；和時鐘計數(shù)器，其連接到多個刷新計數(shù)器，所述時鐘計數(shù)器用于利用可選擇的預(yù)定值進(jìn)行初始化，所述可選擇的預(yù)定值用于確定關(guān)于刷新操作的剩余的最大時間。
2.如權(quán)利要求1所述的集成電路存儲器，進(jìn)一步包括控制電路，用于將所述多個刷新計數(shù)器中的每個刷新計數(shù)器中的計數(shù)值同所述最大時間比較，并且當(dāng)所述多個刷新計數(shù)器中的一個刷新計數(shù)器中的計數(shù)值等于所述最大時間時，停止針對集成電路存儲器的存取，以允許完成刷新操作。
3.如權(quán)利要求1所述的集成電路存儲器，其中基于預(yù)期的集成電路存儲器操作的溫度，確定用于確定關(guān)于刷新操作的剩余的最大時間的所述可選擇的預(yù)定值。
4.一種用于刷新存儲器的方法，所述存儲器具有被組織為多個存儲庫的多個可刷新存儲器單元，包括對存儲器進(jìn)行存取，用于突發(fā)操作；在突發(fā)操作過程中檢測針對所述多個存儲庫中的一個存儲庫的存?。缓晚憫?yīng)于突發(fā)操作，刷新在突發(fā)操作過程中所述多個存儲庫中未被存取的存儲庫的存儲器單元。
5.如權(quán)利要求4所述的方法，進(jìn)一步包括確定所述多個存儲庫中的存儲庫的刷新周期中剩余的最大時間；和將所述剩余的最大時間存儲在寄存器比特字段中。
6.如權(quán)利要求5所述的方法，其中基于預(yù)期存儲器操作的溫度，確定刷新周期中剩余的最大時間。
7.如權(quán)利要求5所述的方法，其中基于預(yù)期存儲器操作的電壓，確定刷新周期中剩余的最大時間。
8.如權(quán)利要求4所述的方法，進(jìn)一步包括選擇性地啟動自動隱藏刷新的操作模式，其中在自動隱藏刷新操作模式過程中，自動地檢測所述多個存儲庫中的一個存儲庫的存取，由此可以刷新所述多個存儲庫中的其它存儲庫。
9.一種用于刷新存儲器的方法，所述存儲器具有被組織為多個存儲庫的多個可刷新存儲器單元，包括確定用于刷新所述多個存儲庫中的存儲庫的剩余的最大時間；和將所述剩余的最大時間存儲在用戶可編程寄存器的比特字段中。
10.如權(quán)利要求9所述的方法，進(jìn)一步包括在突發(fā)操作過程中檢測針對所述多個存儲庫中的一個存儲庫的存?。缓驮谑Ｓ嗟淖畲髸r間中，響應(yīng)于突發(fā)操作，刷新在突發(fā)操作過程中所述多個存儲庫中未被存取的存儲庫的存儲器單元。
全文摘要
存儲器(10)具有多個存儲器單元、用于接收低電壓高頻差分地址信號的串行地址端口(47)和用于接收高頻低電壓差分?jǐn)?shù)據(jù)信號的串行輸入/輸出數(shù)據(jù)端口(52、54)。存儲器(10)可以操作于兩個不同的模式中的一個模式，即正常模式和緩存行模式。在緩存行模式中，存儲器可以存取來自單一地址的完整的緩存行。在操作于緩存行模式中時，完全隱藏刷新模式允許適時的刷新操作。數(shù)據(jù)通過插入在多個子陣列(15、17)中，存儲在存儲器陣列(14)中。在隱藏刷新模式操作過程中，存取一個子陣列(15)同時刷新另一個子陣列(17)?？梢詫蓚€或多個存儲器(10)鏈接在一起，以提供高速低功率存儲器系統(tǒng)。
文檔編號G11C7/10GK1957422SQ200580016887
公開日2007年5月2日 申請日期2005年4月28日 優(yōu)先權(quán)日2004年5月26日
發(fā)明者佩里·H·派萊伊 申請人:飛思卡爾半導(dǎo)體公司