專利名稱：用于自刷新具有溫度補償自刷新的存儲器單元的動態(tài)隨機存取存儲器設(shè)備及方法
技術(shù)領(lǐng)域：
0001本發(fā)明總的涉及半導(dǎo)體集成電路，更具體地，本發(fā)明涉及具有自刷新功能的動態(tài)隨機存取存儲器設(shè)備和用于自刷新動態(tài)隨機存取存儲器的數(shù)據(jù)存儲單元的方法以及用在動態(tài)隨機存取存儲器設(shè)備中的自刷新控制器。

背景技術(shù)：
0002在動態(tài)隨機存取存儲器(DRAM)集成電路設(shè)備中，DRAM單元陣列典型地以行和列布置，使得特定的DRAM單元可以通過指定其在陣列中的行和列來尋址。字線將單元的行連接到探測單元中數(shù)據(jù)的一組位線讀出放大器。然后在讀取操作中，選擇或者“列選擇”讀出放大器中的數(shù)據(jù)子集用于數(shù)據(jù)輸出。從典型地以存儲電容器中所存儲的電荷的形式的存儲數(shù)據(jù)在相對短暫的時間段后將會消失的意義上，DRAM單元是“動態(tài)的”。因此，為了保持信息，必須周期性刷新DRAM單元的內(nèi)容。存儲電容器的充電或放電狀態(tài)必須以重復(fù)的方式重新應(yīng)用到單獨的存儲器單元。刷新操作之間可允許的最大時間量由組成DRAM單元陣列的電容器的電荷存儲能力決定。DRAM制造商通常指定一個刷新時間，用于確保DRAM單元中的數(shù)據(jù)保持。
0003刷新操作與讀操作相似，但是沒有從位線讀出放大器輸出數(shù)據(jù)。在讀出放大器讀出單元中的數(shù)據(jù)之后，進行恢復(fù)操作，使數(shù)據(jù)重新被寫入單元中。因此，數(shù)據(jù)被“刷新”。通過根據(jù)行地址啟動字線，并且啟動讀出放大器，執(zhí)行刷新操作。此外，通過操作讀出放大器而不接收外部刷新地址，也可以執(zhí)行刷新操作。在此情況中，集成在DRAM芯片中的刷新地址計數(shù)器在接收外部起始地址之后產(chǎn)生一個行地址。
0004通常，刷新操作分為“自動刷新”和“自刷新”。在芯片運行期間，當(dāng)周期性產(chǎn)生和接收刷新命令時，發(fā)生自動刷新操作。在自動刷新期間，中斷對到芯片的其它命令的接收，并且執(zhí)行刷新。然后，芯片被允許接收和執(zhí)行其他命令。自刷新操作是在休眠或者待機模式中時，為了保持已經(jīng)寫入存儲器單元的數(shù)據(jù)，在DRAM內(nèi)執(zhí)行的刷新操作。本領(lǐng)域內(nèi)的普通技術(shù)人員理解休眠模式典型地為設(shè)備的低功耗操作模式，其中不會或者將不會執(zhí)行操作。
0005為了執(zhí)行自刷新操作，當(dāng)芯片在所謂“休眠”模式中運行時，建立單元數(shù)據(jù)的定期內(nèi)部讀取和該數(shù)據(jù)重寫以防數(shù)據(jù)損失。內(nèi)部定時器控制自刷新的頻率。自刷新控制電路包括內(nèi)部振蕩器、分頻器和刷新計數(shù)請求模塊。還可以包括溫度監(jiān)控和可變刷新速率控制電路。在具有自刷新功能的已知DRAM集成電路中，當(dāng)需要時，設(shè)備自動地切換到自刷新模式執(zhí)行自刷新。
0006為了獲取高速運行和高密度的集成電路，引入諸如90nm、65nm、45nm的深亞微米CMOS工藝制程并且用于實現(xiàn)許多半導(dǎo)體集成電路設(shè)備。使用深亞微米工藝制程，MOS晶體管尺寸被按比例減小(即，減小了最小晶體管的尺寸)并且晶體管的門限電壓(Vth)降低。但是，降低的門限電壓導(dǎo)致顯著的亞門限泄漏(即，當(dāng)晶體管柵極電壓低于門限電壓時所存在的泄漏電流)，并且因此基于此降低的門限電壓的半導(dǎo)體集成電路在正常操作和功耗節(jié)省模式的操作中都更耗能。由于DRAM單元包括用于耦合存儲電容器到位線的最小尺寸的存取晶體管，所存儲的電荷可經(jīng)過該存取晶體管從存儲電容器快速泄漏。因此，需要更頻繁的“自刷新”操作。
0007圖1A示出存在于傳統(tǒng)DRAM中的自刷新控制器，并且圖1B示出圖1A中所示DRAM設(shè)備的信號的相對時序。參見圖1A和1B，“自刷新”模式，也稱為休眠模式，可以由命令信號111激活。響應(yīng)具有自刷新進入命令“SELF-REF ENTRY”的命令信號111，自刷新模式探測器113啟用自刷新模式信號115使其激活為“高”(即，“高”邏輯電平電壓Vdd)。響應(yīng)“高”自刷新模式信號115，初始化內(nèi)部振蕩器117來開始產(chǎn)生自刷新振蕩信號119，所述自刷新振蕩信號具有預(yù)定的脈沖周期Tosc和脈沖寬度Twosc。自刷新請求發(fā)生器121組合振蕩信號119和其它信號，并且隨后產(chǎn)生自刷新請求振蕩信號123。請求信號123啟用內(nèi)部行地址計數(shù)器125來產(chǎn)生具有正確內(nèi)部行地址的地址信號127。行地址譯碼器129譯碼內(nèi)部行地址用于提供已譯碼的地址信號131，使得激活所選擇的字線。當(dāng)自刷新模式探測器113接收到命令信號111上的自刷新退出命令“SELF-REF EXIT”時，自刷新模式信號115變?yōu)椤暗汀?即，“低”邏輯電平電壓Vss)并且內(nèi)部振蕩器117禁止，使得停止產(chǎn)生振蕩信號119。此后，不再提供用于刷新DRAM存儲器單元的自刷新請求信號123。
0008傳統(tǒng)DRAM中的自刷新控制器包括接收補償信號143的補償控制器141。補償控制器141提供控制信號145給內(nèi)部振蕩器117來調(diào)整振蕩脈沖周期Tosc以覆蓋隨溫度變化的較寬范圍的DRAM單元保持時間。通常，溫度越高，就需要越高頻刷新，溫度越低，則需要越低頻刷新。如果補償信號143包括改變設(shè)備溫度的信息，內(nèi)部振蕩器117調(diào)整或者改變脈沖周期Tosc。響應(yīng)于設(shè)備溫度，自刷新重復(fù)率(其直接涉及脈沖周期Tosc)可變化控制(“溫度補償自刷新(TCSR)”)。由于電流泄漏取決于設(shè)備溫度，當(dāng)設(shè)備溫度下降到額定值以下，自刷新重復(fù)率因此可以變得較長，當(dāng)設(shè)備溫度增到額定值以上，其可以變得較短。
0009多種類型的存儲器單元可以被用作DRAM單元。例如，金屬-絕緣體-金屬(MIM)單元現(xiàn)在被用在存儲器設(shè)備中，特別用于基于邏輯的嵌入存儲器。例如，在90nm工藝的情況下，基于溝道單元的DRAM設(shè)備具有20fF的較大的電容。另一方面，MIM電容器單元具有6fF的電容。與堆疊或者溝道單元不同，由于基于邏輯的工藝所固有的小電容量和大的泄漏，MIM單元不能確保足夠長的刷新特性。從而，需要盡力提高MIM單元的刷新特性。在邏輯實現(xiàn)中，刷新特性和電流泄漏的不確定使得增加DRAM芯片中的相關(guān)邏輯塊變得困難。目前，DRAM設(shè)備廣泛應(yīng)用于需要更長電池壽命的移動產(chǎn)品中。在移動產(chǎn)品中，為了延長電池壽命，TCSR功能現(xiàn)在作為補充特征的其中之一。TCSR功能基于諸如移動產(chǎn)品的設(shè)備所經(jīng)歷的溫度來控制刷新時間周期。單元工藝和環(huán)境溫度的特性為兩個獨立因素，其可以動態(tài)要求改變刷新時間周期。
0010限于小電容量的存儲器單元，如同MIM單元，可以容易地在短時間周期內(nèi)失去數(shù)據(jù)極性。因此，相關(guān)電路應(yīng)該可以靈活改變或者調(diào)整刷新時間周期用于覆蓋所有可能的刷新時間特性。當(dāng)采用TCSR功能作為其中一個特征時，用于此問題的方案可以增加邏輯電路的量和其復(fù)雜性。公知的，刷新時間隨溫度而指數(shù)地變差。因此，存在兩個可以改變刷新時間周期的因素，就是溫度和由于不可避免的工藝變化和源于缺陷的問題引起的固有刷新特性。
0011所述問題在以下文獻中提出并討論(i)S.Takase等人所著的＂A 1.6-GByte/s DRAM with flexible mapping redundancy technique andadditional refresh scheme＂，IEEE Journal of Solid-State Circuits，卷34，第1600-1606頁，1999年十一月，IEEE Journal of Solid-State Circuits；(ii)Y.ldei等人所著的＂Dual-period self-refresh scheme for low-power DRAM′s withon-chip PROM mode register＂，IEEE Journal of Solid-State Circuits，卷33，第253-259頁，1998年二月；和(iii)T.Tsuruda等人所著的＂High-speed/high-bandwidth design methodologies for on-chip DRAM core multimediasystem LSI′s＂，IEEE Journal of Solid-State Circuits，卷32，第477-482頁，1997年三月。這些文獻示出根據(jù)泄漏電平和溫度如何產(chǎn)生自刷新時間和單元刷新時間特性。但他們并沒有提及為移動產(chǎn)品中的主要特征的任一TCSR主題和如何組合兩個刷新時間改變因素。傳統(tǒng)上，TCSR和刷新時間特性已被作為單獨的問題加以考慮，每個都具有單獨的和獨立的解決方案。
0012因此，期望提供一種相合并的邏輯方案用于這兩個單獨問題，而不需要由于獨立邏輯解決方案帶來的較大的面積損耗。期望提供一種具有DRAM單元的存儲器設(shè)備，所述DRAM單元具有多種的刷新時間特性和TCSR功能。


發(fā)明內(nèi)容
0013本發(fā)明的目的是提供一種改進的動態(tài)隨機存取存儲器(DRAM)設(shè)備、用于自刷新具有溫度補償自刷新功能的存儲器單元的方法以及用于動態(tài)DRAM設(shè)備的自刷新控制器。
0014根據(jù)本發(fā)明的一個方面，本發(fā)明提供一種動態(tài)隨機存取存儲器(DRAM)設(shè)備，包括以行和列布置的DRAM單元的陣列和用于在自刷新模式中控制所述DRAM單元的數(shù)據(jù)刷新率的刷新電路。所述陣列的每一DRAM單元被耦合到相應(yīng)行的字線和相應(yīng)列的位線。
0015所述刷新電路包括模式探測電路，用于探測所述自刷新模式的進入和退出來提供自刷新模式信號。同樣，所述刷新電路也包括振蕩電路，用于響應(yīng)所述自刷新模式信號產(chǎn)生振蕩信號來提供基本時間周期。此外，所述刷新電路包括刷新時間改變電路，用于響應(yīng)與所述DRAM設(shè)備相關(guān)的工藝變化和與DRAM設(shè)備相關(guān)的溫度改變的兩個刷新時間改變因素的其中之一來改變所述基本時間周期，從而提供改變的時間周期。所述刷新時間改變電路還響應(yīng)另一刷新時間改變因素來改變已改變的時間周期，從而提供用于自刷新的進一步改變的時間周期。
0016例如，所述刷新時間改變電路包括第一和第二改變電路。所述第一改變電路響應(yīng)一個刷新時間改變因素改變所述振蕩信號的重復(fù)周期，并且提供具有所改變的時間周期的第一周期改變信號。所述第二改變電路響應(yīng)另一刷新時間改變因素改變所述第一周期改變信號的重復(fù)周期，并且提供具有進一步改變的時間周期的第二周期改變信號。因此，由所述第一和第二改變電路改變所述基本時間周期以提供用于自刷新所述陣列的DRAM單元的進一步改變的時間周期。
0017有利地，所述第一改變電路包括第一頻率產(chǎn)生電路，用于響應(yīng)具有振蕩頻率的所述振蕩信號產(chǎn)生第一組m個頻率信號。m個頻率信號的每一個具有和振蕩頻率相關(guān)的不同的頻率，其中，m為大于1的整數(shù)。同樣，包括第一選擇電路用于從所述第一組m個頻率信號中選擇一個信號，使得所選擇的信號被提供作為所述第一周期改變信號。
0018所述第二改變電路包括第二頻率產(chǎn)生電路，用于響應(yīng)所述第一周期改變信號產(chǎn)生第二組n個頻率信號。n個頻率信號的每一個具有和振蕩信號相關(guān)的不同的頻率，其中，n為大于1的整數(shù)。還包括第二選擇電路用于從所述第二組n個頻率信號中選擇一個信號，使得所述選擇的信號被提供作為所述第二周期改變信號。
0019例如，所述第一頻率產(chǎn)生電路包括第一分頻電路，其根據(jù)第一參數(shù)劃分所述振蕩頻率并且產(chǎn)生所述第一組m個頻率信號。所述第一選擇電路選擇所述m個所劃分的不同頻率信號的一個信號。所述第二頻率產(chǎn)生電路包括第二分頻電路，其根據(jù)第二參數(shù)劃分所述第一周期改變信號的頻率，以產(chǎn)生所述第二組n個頻率信號。所述第二選擇電路選擇所述n個所劃分的不同頻率信號的一個信號。
0020有利地，所述DRAM設(shè)備具有因素提供電路，其提供與所述DRAM設(shè)備相關(guān)的工藝變化以及與所述DRAM設(shè)備相關(guān)的溫度改變的因素。例如，所述因素提供電路包括第一和第二第一因素提供器，用于指定所述第一和第二參數(shù)。所述第一頻率產(chǎn)生電路根據(jù)所述指定的第一參數(shù)劃分所述振蕩信號的頻率。所述第二因素提供器根據(jù)所述指定的第二參數(shù)劃分所述第一周期劃分信號的頻率。
0021有利地，所述第一因素提供器包括工藝變化提供器，其提供工藝變化碼，用于指定所述第一參數(shù)。所述工藝變化碼來自包括DRAM特性的工藝變化。第二因素提供器包括溫度改變提供器，其提供溫度改變碼，用于指定第二參數(shù)。所述溫度改變碼來自從DRAM設(shè)備感測的溫度改變。所述工藝變化提供器包括第一發(fā)生器，其產(chǎn)生表示DRAM特性的多個變化的所述工藝變化碼。溫度改變提供器包括第二發(fā)生器，其產(chǎn)生表示所感測的溫度變化的多個溫度改變的溫度改變碼。
0022例如，所述第一發(fā)生器包括第一譯碼器，其譯碼所述多個變化和提供所述工藝變化碼。所述第二發(fā)生器包括第二譯碼器，其譯碼多個溫度改變和提供溫度改變碼。所述第一選擇電路包括第一信號選擇電路，其選擇所述第一組頻率信號的m個所劃分頻率的其中之一并且提供所選擇的信號作為所述第一周期改變信號。所述第二選擇電路包括第二信號選擇電路，其選擇第二組頻率信號的n個所劃分頻率的其中之一并且提供所選擇的信號作為所述第二周期改變信號。
0023例如，工藝變化提供器包括編碼提供器，其提供表示2i的變化碼，i表示為正或負(fù)整數(shù)的所指定的第一參數(shù)。第一分頻電路將振蕩頻率除以2i。溫度改變提供器包括另一編碼提供器，其提供表示2j的溫度改變碼，j表示正或負(fù)整數(shù)的所指定的第二參數(shù)。第二分頻電路將所述第一周期改變信號的頻率除以2j。
0024替代地，所述第一分頻電路和所述第二分頻電路可以被交換。因此，由所述分頻器根據(jù)溫度改變首先劃分所述基本時間周期，并且之后根據(jù)工藝變化還劃分所述分頻信號。
0025所述頻率產(chǎn)生電路可以包括倍頻器，其提供具有倍增頻率和經(jīng)劃分的重復(fù)周期的輸出信號。通過所述電路，劃分所述基本時間周期并且因此提供所劃分的刷新周期。
0026在另一方面，本發(fā)明提供一種用于自刷新動態(tài)隨機存取存儲器(DRAM)設(shè)備的方法，所述DRAM設(shè)備包括以行和列布置的DRAM單元的陣列，所述陣列的每一DRAM單元被耦合到相應(yīng)行的字線和相應(yīng)列的位線。所述DRAM設(shè)備可在自刷新模式和非自刷新模式中運行。通過所述方法，提供自刷新模式信號。所述信號分別在自刷新模式和非自刷新模式中啟用和禁止。
0027響應(yīng)所述自刷新模式信號產(chǎn)生振蕩信號來提供基本時間周期。響應(yīng)與所述DRAM設(shè)備相關(guān)的工藝變化和與DRAM設(shè)備相關(guān)的溫度改變的兩個刷新時間改變因素的其中之一來改變所述基本時間周期。提供改變的時間周期。還響應(yīng)另一刷新時間改變因素來改變所改變的時間周期，從而提供用于自刷新的進一步改變的時間周期。
0028有利地，根據(jù)一個刷新時間改變因素改變所述振蕩信號的重復(fù)周期。提供具有所改變的時間周期的第一周期改變信號。根據(jù)另一刷新時間改變因素進一步改變所述第一周期改變信號的重復(fù)周期。提供具有進一步改變的時間周期的第二周期改變信號。
0029例如，根據(jù)第一參數(shù)劃分所述振蕩頻率來產(chǎn)生具有m個所劃分頻率的第一組m個頻率信號。所述具有m個所劃分頻率的第一組頻率信號的一個選擇為提供所選擇的信號作為所述第一周期改變信號。
0030有利地，根據(jù)第二參數(shù)劃分所述第一周期改變信號的頻率來產(chǎn)生具有n個所劃分頻率的第二組n個頻率信號。所述第二頻率信號中的一個選擇為提供所選擇的信號作為所述第二周期改變信號。
0031在又一方面中，本發(fā)明提供一種自刷新控制器，用于可以選擇性地在自刷新模式和非自刷新模式中運行的動態(tài)隨機存取存儲器(DRAM)設(shè)備中，所述DRAM設(shè)備包括以行和列布置的DRAM單元的陣列，所述陣列的每一DRAM單元被耦合到相應(yīng)行的字線和相應(yīng)列的位線。所述自刷新控制器包括模式探測電路，用于探測所述自刷新模式的進入和退出來提供自刷新模式信號；也包括振蕩電路，用于響應(yīng)所述自刷新模式信號產(chǎn)生振蕩信號來提供基本時間周期；并且包括刷新時間改變電路，用于響應(yīng)與所述DRAM設(shè)備相關(guān)的工藝變化和與DRAM設(shè)備相關(guān)的溫度改變的兩個刷新時間改變因素的其中之一來改變所述基本時間周期，從而提供改變的時間周期，并且還響應(yīng)另一刷新時間改變因素來改變所改變的時間周期，從而提供用于自刷新的進一步改變的時間周期。
0032存在改變刷新時間周期的兩個因素，即溫度和由不可避免的工藝變化和源于缺陷的問題產(chǎn)生的固有刷新特性。根據(jù)本發(fā)明的實施例，本發(fā)明提供DRAM設(shè)備和用于自刷新存儲器單元的方法，所述存儲器單元具有寬范圍刷新時間控制，用于將溫度和固有刷新特性的兩個刷新時間改變因素的組合。
0033對本領(lǐng)域普通技術(shù)人員來說，通過結(jié)合附圖閱讀本發(fā)明的下面的具體實施例的描述，本發(fā)明的其它方面和特征是清晰的。



0034結(jié)合附圖，僅通過示例來說明本發(fā)明的一些實施例，其中 圖1A的框圖示出存在于傳統(tǒng)動態(tài)隨機存取存儲器(DRAM)設(shè)備中的具有溫度補償自刷新(TCSR)功能的自刷新操作； 圖1B示出圖1A中所示的自刷新操作中的信號的相對時序； 圖2A的框圖示出根據(jù)本發(fā)明的實施例的具有自刷新功能的DRAM設(shè)備； 圖2B的框圖示出圖2A中所示的自刷新控制器； 圖3A和3B的框圖示出根據(jù)本發(fā)明的一個實施例的DRAM設(shè)備； 圖4示出圖3A和3B中所示的DRAM設(shè)備的信號的時序； 圖5的框圖示出圖3A和3B中所示的DRAM設(shè)備的第一刷新時間改變器和第二刷新時間改變器； 圖6A的框圖示出圖3A和3B中所示的DRAM設(shè)備的基本時間周期發(fā)生器； 圖6B-6D的示意圖示出圖6A中的所示的基本時間周期發(fā)生器的詳細(xì)電路； 圖7A的框圖示出圖3A和3B中所示的DRAM設(shè)備的刷新周期選擇器； 圖7B的示意圖示出圖7A中所示的刷新周期選擇器的詳細(xì)電路； 圖8A的框圖示出圖5中所示的振蕩信號分頻器； 圖8B的示意圖示出圖8A中所示的振蕩信號分頻器的詳細(xì)電路； 圖9的示意圖示出圖8B中所示的受控反相器邏輯電路； 圖10A的框圖示出圖5中的所示的選擇控制器； 圖10B的示意圖示出圖10A中所示的選擇控制器的詳細(xì)電路； 圖11A的框圖示出圖5中所示的振蕩信號倍增器； 圖11B的示意圖示出圖11A中所示的振蕩信號倍增器的詳細(xì)電路； 圖12A的框圖示出圖3A和3B中的DRAM設(shè)備的溫度補償自刷新(TCSR)請求器； 圖12B的示意圖示出圖12A中所示的TCSR請求器的詳細(xì)電路； 圖13A的框圖示出圖5中所示的振蕩信號分頻器； 圖13B的示意圖示出圖13A中所示的的振蕩信號分頻器的詳細(xì)電路； 圖14A的框圖示出圖5中所示的選擇控制器； 圖14B的示意圖示出圖14A中所示的選擇控制器的詳細(xì)電路； 圖15A的框圖示出圖5所示的振蕩信號倍增器； 圖15B的示意圖示出圖15A所示的振蕩信號倍增器的詳細(xì)電路； 圖16的流程圖示出圖3A和3B中所示的DRAM設(shè)備的刷新時間操作； 圖17A和17B的框圖示出根據(jù)本發(fā)明的另一個實施例的DRAM設(shè)備；和 圖18的流程圖示出圖17A和17B中所示的DRAM設(shè)備的刷新時間操作。

具體實施例方式0035下面在對本發(fā)明具體實施例的詳細(xì)描述中，將參照作為此處一部分的說明書附圖，并且對本發(fā)明可以實施的特定具體實施例的圖解也在其中示出。這些實施例描述的足夠詳細(xì)，以使本領(lǐng)域普通技術(shù)人員能夠?qū)崿F(xiàn)本發(fā)明，應(yīng)當(dāng)理解，也可使用其他實施例，并且可以在不脫離本發(fā)明范圍的情況下做出邏輯的、電的和其他改變。因此，下面的詳細(xì)描述不應(yīng)理解成限制的意義，并且本發(fā)明的保護范圍由所附的權(quán)利要求確定。
0036總的來說，本發(fā)明提供包括在動態(tài)隨機存取存儲器(DRAM)設(shè)備中的陣列中的存儲器單元的自刷新。所述DRAM設(shè)備可以是分立元件或者嵌入到一個較大系統(tǒng)中。
0037如前所述，圖1A中示出現(xiàn)有技術(shù)的DRAM設(shè)備在自刷新周期期間執(zhí)行自刷新操作。在寬的自刷新定時器選項可以選擇具有分頻器的自刷新脈沖周期的情況中，自刷新脈沖周期可以在工藝變化指定的范圍中調(diào)整。在傳統(tǒng)方法中，調(diào)整工藝變化用于實現(xiàn)在可以接受的時間周期變化中的正確的刷新時間來使用，使得可以使用優(yōu)選的自刷新值。
0038根據(jù)本發(fā)明的實施例通過分頻器提供自刷新時間選項的寬范圍，用于選擇自刷新脈沖周期，例如，從122ns到7808ns，該分頻器用于根據(jù)工藝變化執(zhí)行調(diào)整功能。因此，此實施例有效地擴展刷新時間覆蓋的范圍，包括單元特性變化?；谒⑿聲r間的單元特性，自刷新時間值可以與溫度補償自刷新(TCSR)功能一起改變。在一個實施例中，可以首先響應(yīng)工藝變化并進而響應(yīng)所感測的溫度來調(diào)整自刷新時間。在另一實施例中，可以首先響應(yīng)所感測的溫度并進而響應(yīng)工藝變化來調(diào)整自刷新時間值。
0039根據(jù)本發(fā)明的實施例當(dāng)前在DRAM設(shè)備的上下文中描述，并且更具體地，在用于自刷新陣列中的DRAM單元的刷新控制器的上下文中描述。
0040圖2A示出根據(jù)本發(fā)明的實施例的DRAM設(shè)備。圖2B示出圖2A中所示的自刷新控制器。參見圖2A和圖2B，DRAM單元的陣列200具有多個字線WL0-WL(N-1)和多個位線BL0和BL0*—BLM和BLM*。N行乘(M+1)列的陣列200包括用于存儲數(shù)據(jù)位和將被刷新的多個DRAM單元MS(即，MS(0，0)到MS(N-1，M))。例如，N為4096并且陣列200具有字線WL0-WL4095。每一DRAM單元包括存取晶體管和電荷存儲電容器(未示出)。多個位線讀出放大器SA0-SAM與陣列200耦合。位線被布置為折疊位線(互補位線對)并且BL0和BL0*—BLM和BLM*的每一個互補位線對被連接到相應(yīng)的位線讀出放大器。位線讀出放大器SA0-SAM通過一對各自列地址晶體管(未示出)連接到數(shù)據(jù)總線(未示出)。當(dāng)需要存取數(shù)據(jù)到陣列200時，所述列地址晶體管對通過各自列地址信號激活。在描述中，“*”表示反相或者相反的邏輯。
0041在DRAM單元的陣列200中，例如，由例如(N+1)位信號代表刷新行地址信號。地址譯碼器205譯碼所述地址并且所譯碼的地址控制行尋址。每一個存儲器單元與相關(guān)聯(lián)的字線和互補位線對的一個位線相耦合。通過連接到各自互補位線對的位線讀出放大器可以讀取數(shù)據(jù)。在讀操作中，激活字線并且與相關(guān)位線一起共享位電荷。根據(jù)列地址，位線上的總邏輯電平被應(yīng)用到數(shù)據(jù)總線。
0042在自刷新操作模式中刷新陣列200的單元。由自刷新控制器201和模式探測器203執(zhí)行陣列200的DRAM單元的刷新操作，所述模式探測器203響應(yīng)命令(COMMAND)信號探測自刷新模式的進入和退出?；谒綔y的自刷新的進入和退出，確定自刷新進入和退出之間的時間周期。響應(yīng)行地址，執(zhí)行自刷新操作來刷新陣列200中的DRAM單元。
0043自刷新控制器201提供有工藝變化(以工藝變化因素Fp表示)和溫度改變(以溫度補償因素Ft表示)，其改變時間用于控制在自刷新模式中存儲在DRAM單元中的數(shù)據(jù)的自刷新。例如，工藝變化表示可以與制造工藝一起變化的DRAM設(shè)備的特性。例如，溫度改變可以由DRAM設(shè)備本身感測得到并且可以與操作條件一起變化。
0044響應(yīng)所探測的自刷新進入和退出，自刷新控制器201的基本時間發(fā)生器206產(chǎn)生包括重復(fù)周期或者基本時間周期Tosc并且具有振蕩頻率Fosc(＝1/Tosc)的振蕩信號。根據(jù)基于工藝變化的倍增因素Kp，基本時間周期Tosc由第一時間改變器207(包括分頻器和時間周期倍增器)倍增。第一時間改變器207根據(jù)工藝變化因素Fp，提供包括倍增的時間周期Tosc1(Kp×Tosc)并且具有所劃分的頻率Fosc1(＝Fosc/Kp＝1/Tosc1)的分頻振蕩信號。倍增的時間周期Tosc1還根據(jù)基于溫度補償?shù)谋对鲆蛩豄t由第二時間改變器209(包括分頻器和時間周期倍增器)進行倍增。第二時間改變器209提供包括進一步倍增時間周期Tosc2(＝Kt×Tosc1)并且具有進一步分頻Fosc2(＝Fosc1/Kt＝1/Tosc2)的進一步分頻振蕩信號。該進一步分頻振蕩信號被提供給地址譯碼器205用于自刷新。因此，在DRAM設(shè)備中，最初產(chǎn)生的基本時間周期Tosc首先被第一時間改變器207劃分，并且然后被第二時間改變器209劃分。從而，根據(jù)工藝變化因素Fp執(zhí)行第一調(diào)整功能，并且根據(jù)溫度補償因素Ft執(zhí)行基于調(diào)整時間周期的進一步調(diào)整功能。因此，通過兩步時間改變實現(xiàn)較寬范圍的調(diào)整。
0045圖3A和3B示出根據(jù)本發(fā)明的實施例的DRAM設(shè)備。圖4示出圖3A和3B中所示的DRAM設(shè)備的信號的時序。圖5示出圖3A和3B中所示的第一和第二刷新時間改變器。第一和第二刷新時間改變器的每一個包括分頻器和倍增器。由與非門和傳輸門實現(xiàn)第一和第二刷新時間改變器的倍增器邏輯。
0046參見圖3-5，通過由存儲器控制器(未示)提供的命令信號211可以激活“自刷新”模式，也稱為“休眠”模式。響應(yīng)具有自刷新進入命令“SELF-REF ENTRY”的命令信號211，自刷新模式探測器213啟用自刷新模式信號215(在時間T1)，使得被激活為“高”(即，“高”邏輯電平電壓Vdd)。響應(yīng)“高”自刷新模式信號215，初始化基本時間周期發(fā)生器217，用于開始具有基本振蕩信號Fbo(例如，8.2Mhz)和基本時間周期Tbo(例如，122ns)的基本振蕩信號219的產(chǎn)生。
0047基本振蕩信號219被提供給第一刷新時間改變器221。第一刷新時間改變器221提供具有所劃分的頻率Fdo1和倍增的周期Tmp1的第一分頻信號223到第二刷新時間改變器225。第二刷新時間改變器225提供具有進一步所劃分的頻率Fdo2和進一步倍增周期Tmp2的進一步分頻和倍增信號作為自刷新請求信號227。響應(yīng)自刷新請求信號227，內(nèi)部行地址計數(shù)器229產(chǎn)生具有恰當(dāng)?shù)膬?nèi)部行地址的地址信號231。行地址譯碼器233譯碼內(nèi)部行地址來提供經(jīng)過譯碼的地址信號235，使得DRAM單元的陣列237的所選字線被激活。DRAM單元的陣列237具有和圖2A所示的陣列200相似的結(jié)構(gòu)。
0048當(dāng)自刷新模式探測器213接收命令信號211上的自刷新退出命令“SELF-REF EXIT”時，自刷新模式信號215變?yōu)椤暗汀?即，“低”邏輯電平電壓Vss)并且停止基本時間周期發(fā)生器217，使得停止基本振蕩信號219的產(chǎn)生(在時間T2)。因此，自刷新模式信號215停止。自此，不再提供自刷新請求信號227用于執(zhí)行自刷新DRAM存儲器單元，直到提供下一個自刷新命令。在時間T1之前和時間T2之后的操作模式稱為“正常模式”并且在時間T1和時間T2之間的操作模式稱為“自刷新模式”。通過電源電壓和地電平電壓線饋送高和低邏輯電平電壓Vdd和Vss。
0049電壓探測器212執(zhí)行功率探測功能，由此提供包括在所探測的功率信號214中的功率穩(wěn)定信號Spwo和功率下降信號Spdn。當(dāng)饋送給DRAM設(shè)備的電源電壓Vdd穩(wěn)定在期望操作電壓電平時，提供功率穩(wěn)定信號Spwo來執(zhí)行正常振蕩操作。當(dāng)電壓Vdd深度下降，提供功率下降信號Spdn來停止正常振蕩操作。功率穩(wěn)定信號Spwo和功率下降信號Spdn被提供給偏置電壓發(fā)生器247。
0050工藝變化特性提供器210提供工藝變化值信號241、周期值信號251和刷新周期值信號261。刷新周期值信號261包括為刷新時間特性“rfc0”、“rfc1”和“rfc2”(即，三位)的工藝變化相關(guān)值。工藝變化值信號241包括工藝變化相關(guān)值“rfc3”(即，一位)。周期值信號251包括工藝變化相關(guān)值“rfc4”(即，一位)。提供工藝變化相關(guān)值是公知的技術(shù)。
0051根據(jù)工藝變化因素Fpv，提供刷新周期值信號261。刷新周期選擇器263譯碼因素Fpv為基于工藝變化的參數(shù)Pi，作為工藝變化因素信號265。第一刷新時間改變器221的振蕩信號分頻器285產(chǎn)生m個分頻的一組分頻信號(分頻振蕩信號286)，其中m為大于1的整數(shù)，例如7。
0052工藝變化值信號241被饋送到工藝變化監(jiān)控器243，其進而提供工藝變化監(jiān)控信號245給偏置電壓發(fā)生器247。工藝變化監(jiān)控器243監(jiān)控包括在工藝變化值信號241中的工藝變化(工藝變化相關(guān)值“rfc3”)并且產(chǎn)生工藝變化監(jiān)控信號245。響應(yīng)工藝變化監(jiān)控信號和功率穩(wěn)定信號Spwo以及功率下降信號Spdn，偏置電壓發(fā)生器247產(chǎn)生包括被饋送到基本時間發(fā)生器217的p溝道柵極電壓Vgp和n溝道柵極電壓Vgn的偏置電壓信號249。
0053提供周期值信號251(工藝變化相關(guān)值“rfc4”)給基本時間周期控制器253，其進而提供周期控制信號255給基本時間周期發(fā)生器217。工藝變化相關(guān)值“rfc4”涉及DRAM設(shè)備的單元的電容值。例如，所述單元為具有相對較大泄漏的MIM單元。因此，周期控制信號255包括電容器基準(zhǔn)電壓Vcap。響應(yīng)包括在周期值信號251中的電容量變化，基本時間周期控制器253產(chǎn)生提供給基本時間周期發(fā)生器217的電容器基準(zhǔn)電壓Vcap。
0054包括刷新時間特性“rfc0”、“rfc1”和“rfc2”的工藝變化相關(guān)值的三位的刷新周期值信號261被送入刷新周期選擇器263，其隨后提供工藝變化因素信號265到第一刷新時間改變器221。工藝變化因素信號265包括基于工藝變化的參數(shù)Pi用于分頻和時間周期倍增。工藝變化因素信號265包括工藝變化-分頻信號266dv和工藝變化-倍增信號267mx。工藝變化-分頻信號266dv被饋送給振蕩信號分頻器285并且工藝變化-倍增信號267mx被發(fā)送給選擇控制器287。響應(yīng)工藝變化因素信號265，第一刷新時間改變器221改變基本時間周期Tbp，并且提供第一分頻信號223給第二刷新時間改變器225。相應(yīng)于部分工藝變化因素信號265的倍增信號283也被從選擇控制器287饋送給第二刷新時間改變器225。
0055DRAM設(shè)備中優(yōu)選地使用公知電路元件集成的溫度傳感器271提供相應(yīng)于其所感測到的溫度或者溫度改變的溫度信號273，以實現(xiàn)溫度補償自刷新(TCSR)。響應(yīng)溫度信號273，TCSR請求器275提供TCSR信號277給TCSR譯碼器279，其隨后提供溫度補償因素信號281給第二刷新時間改變器225。溫度補償因素信號281包括基于溫度補償?shù)膮?shù)Pj用于分頻和時間周期倍增。溫度補償因素信號281包括溫度補償-分頻信號282dv和溫度補償-倍增信號284mx。響應(yīng)溫度補償-分頻信號282dv、溫度補償-倍增信號284mx和倍增信號283，第二刷新時間改變器225改變第一分頻信號223的頻率并且提供具有進一步分頻的自刷新請求信號227。自刷新請求信號227包括進一步分頻或基本時間周期Tbp的經(jīng)過倍增的時間周期。
0056溫度補償因素信號281和工藝變化因素信號265都被提供給缺省控制器276，其隨后可以提供缺省信號278給第二刷新時間改變器225。所述缺省信號表示0.5ms的最小的刷新時間。第二刷新時間改變器225根據(jù)(最小刷新時間的)缺省操作，提供自刷新請求信號227并且因此內(nèi)部行地址計數(shù)器229設(shè)置用于刷新時間Trf的缺省設(shè)置。
0057TCSR請求器275根據(jù)溫度補償因素Ftc提供TCSR信號277。TCSR譯碼器279譯碼因素Fpv為基于溫度補償?shù)膮?shù)Pj作為溫度補償因素信號281，使得第二刷新時間改變器225的振蕩信號分頻器291產(chǎn)生n個所分頻率的一組分頻信號(分頻振蕩信號292)。其中，n為大于1的整數(shù)，例如4。
0058第一刷新時間改變器221和第二刷新時間改變器225的其他細(xì)節(jié)在圖5中示出，并在以下討論。
0059參見圖5，圖3A中所示的第一刷新時間改變器221包括振蕩信號分頻器285、選擇控制器287和振蕩信號倍增器289。振蕩信號分頻器285接收來自基本時間周期發(fā)生器217的基本振蕩信號219并且響應(yīng)工藝變化-分頻信號266dv來提供分頻振蕩信號286給選擇控制器287。工藝變化-分頻信號266dv和工藝變化-倍增信號267mx包括基于工藝變化的參數(shù)Pi。根據(jù)基于工藝變化的參數(shù)Pi劃分基本振蕩信號Fbo的基本振蕩頻率并且相應(yīng)地倍增基本時間周期Tbo。例如，基于工藝變化的倍增因素Kpv為2Pi，則頻率Fbo被2Pi分頻?；诠に囎兓膮?shù)Pi由工藝變化-分頻信號266dv和工藝變化-倍增信號267mx所指明。
0060分頻振蕩信號286被提供給接收工藝變化-倍增信號267mx的選擇控制器287。選擇控制器287響應(yīng)工藝變化-倍增信號267mx來提供分頻振蕩信號288給振蕩信號倍增器289。振蕩信號倍增器289提供具有倍增周期Tmp1(＝Kpv×Tbp)和分頻Fdo1(＝Fbo/Kpv)的第一分頻信號223。
0061在DRAM設(shè)備的示例性實施例中，可以存在七個給定的工藝變化情況，稱為PV0-PV6。表1示出可以用于每一情況中的基于工藝變化的參數(shù)Pi和基于工藝變化的倍增因素Kpv之間的關(guān)系。
表1 0062這樣，根據(jù)從七個工藝變化PV0-PV6得到的基于工藝變化的參數(shù)Pi，基于工藝變化的倍增因素Kpv發(fā)生改變，并且因此倍增的時間周期Tmp1發(fā)生改變。
0063第二刷新時間改變器225包括振蕩信號分頻器291、選擇控制器293和振蕩信號倍增器295。振蕩信號分頻器291接收來自第一時間改變器221的振蕩信號倍增器289的第一分頻信號223。振蕩信號分頻器291響應(yīng)溫度補償-分頻信號282dv，提供分頻振蕩信號292給選擇控制器293。選擇控制器293響應(yīng)溫度補償-倍增信號284mx，提供分頻振蕩信號294的倍增器值給振蕩信號倍增器295。溫度補償-分頻信號282dv和溫度補償-倍增信號284mx包括在溫度補償因素信號281中，組成基于溫度補償?shù)膮?shù)Pj。響應(yīng)分頻振蕩信號294和倍增信號283，振蕩信號倍增器295提供具有進一步的倍增周期Tmp2(＝Ktc×Tmp1)和進一步的分頻Fdo2(＝Fdo1/Ktc)的自刷新請求信號227。
0064在DRAM設(shè)備的示例性實施例中，可以存在四個給定溫度改變情況，稱為TS0-TS3。例如，基于溫度補償?shù)谋对鲆蛩豄tc為2Pj，并且頻率Fdo1被2Pj分頻。基于溫度補償?shù)膮?shù)Pj由溫度補償-分頻信號282dv和溫度補償倍增信號284mx表示。表2示出用于每一情況的基于溫度補償?shù)膮?shù)Pj和基于溫度補償?shù)谋对鲆蛩豄tc之間的關(guān)系。
表2 0065這樣，根據(jù)從四個溫度改變TS0-TS3得到的基于溫度補償?shù)膮?shù)Pj，基于溫度補償?shù)谋对鲆蛩豄tc發(fā)生改變，并且因此倍增的時間周期Tmp2改變。
0066參見圖4，在自刷新模式中，所產(chǎn)生的基本振蕩信號219具有基本時間周期Tbp(頻率Fbo＝1/Tbp)和脈寬Twbp的一系列脈沖。在示例性的DRAM設(shè)備中，刷新周期(RC)被設(shè)置在4096個周期，并且編程用于七個工藝變化PV0-PV6的補償。關(guān)于七個變化PV0-PV6的相應(yīng)一個，給定刷新時間周期Tp。表3示出七個工藝變化和刷新時間Trf作為結(jié)合單元刷新特性的目標(biāo)刷新時間。刷新時間Trf隨四個溫度改變(TS0-TS3)的改變?nèi)缦? 表3
0067在表3中，#1表示缺省操作，其中刷新時間Trf被設(shè)置為“0.5ms”，而與工藝變化和溫度改變值無關(guān)。這樣，七個工藝變化PV0-PV6和四個溫度改變是改變或者調(diào)整刷新時間Trf的因素。表4示出示例性DRAM設(shè)備中的刷新時間Trf的可能情況。注意到基本時間周期Tbp為122ns。
表4 0068在表4中，#1表示(最小刷新時間的)“缺省”操作并且刷新時間周期Tp被設(shè)置為“122ns”，并且因此刷新時間Trf被設(shè)置為0.5ms。
0069如表4中所示，根據(jù)七個變化PV0-PV6和溫度改變TS0-TS3的相應(yīng)一個給定刷新時間周期Tp。對于給定的工藝變化PV，產(chǎn)生不同的刷新時間Trf。以下將示例描述強調(diào)的情況(工藝變化PV0-PV6和時間改變TS1)。
0070圖6A示出圖3A和3B中所示的基本時間周期發(fā)生器217。所述基本時間周期發(fā)生器217接收到的所探測的功率信號214包括來自電壓探測器212的功率穩(wěn)定信號Spwo和功率下降信號Spdn、來自偏置電壓發(fā)生器247的p溝道柵極電壓Vgp和n溝道柵極電壓Vgn以及來自基本時間周期控制器253的電容器基準(zhǔn)電壓Vcap，如圖3A和3B所示。
0071圖6B到6D示出基本時間周期發(fā)生器217的詳細(xì)電路?；緯r間發(fā)生器217由偏置控制反相器形成，包括PMOS和NMOS晶體管、電壓Vdd和Vss之間的串聯(lián)連接的PMOS和NMOS晶體管以及邏輯電路。參見圖6A和6B，基本時間周期發(fā)生器217包括內(nèi)部振蕩器，用于產(chǎn)生基本時間周期振蕩信號用于自刷新。內(nèi)部振蕩器使用由偏置電壓發(fā)生器247提供的p溝道柵極電壓Vgp和n溝道柵極電壓Vgn來運行。響應(yīng)自刷新模式信號215中的“自刷新”命令，由功率穩(wěn)定信號Spwo和功率下降信號Spdn激活基本時間周期發(fā)生器217。
0072基本時間周期發(fā)生器217產(chǎn)生具有基本振蕩頻率Fbo和基本時間周期Tpb的基本振蕩信號219，用于自刷新DRAM設(shè)備的單元。使用電容器基準(zhǔn)電壓Vcap可變控制基本時間周期Tpb。P溝道柵極電壓Vgp和n溝道柵極電壓Vgn被饋送到分別包括在基本時間周期發(fā)生器217的PMOS和NMOS晶體管的柵極。P溝道柵極電壓Vgp低于Vdd至少PMOS晶體管的閾值電壓以導(dǎo)通它們。N溝道柵極電壓Vgn高于電壓Vss至少NMOS晶體管的閾值電壓以導(dǎo)通它們。
0073功率穩(wěn)定信號Spwo被饋送到反相器311，其反相輸出信號被饋送到或非門313的一個輸入，或非門的另一個輸入用于接收功率下降信號Spdn。來自或非門313的邏輯輸出信號被饋送到反相器315、兩個與非門317和319以及PMOS晶體管321和323的柵極。來自反相器315的反相輸出信號被饋送到NMOS晶體管313、333和335的柵極。從電壓Vdd和Vss的終端之間串聯(lián)連接的PMOS晶體管343和NOMS晶體管345的耦合漏極獲取內(nèi)部振蕩信號341。例如，Vdd和Vss為電源電壓。內(nèi)部振蕩信號341被饋送到與非門317，其輸出信號被饋送到與非門319。與非門319的邏輯輸出信號被反相器347反相，其所反相的信號為由基本時間周期發(fā)生器217提供的基本振蕩信號219(“osc”)。與非門319和反相器347形成與邏輯電路。
0074來自與非門317的邏輯輸出信號也被饋送到偏置控制反相器351的輸入終端，偏置控制反相器351包括PMOS晶體管361、NMOS晶體管363、附加PMOS晶體管365和附加NMOS晶體管367。偏置控制反相器351的輸出終端連接到另一偏置控制反相器353的輸入終端和NMOS晶體管335的漏極。偏置控制反相器353的輸出終端被連接到PMOS晶體管321的漏極。偏置控制反相器351和353具有相同的電路結(jié)構(gòu)。
0075兩個PMOS晶體管371和373以及二極管連接的NMOS晶體管375串聯(lián)連接在電壓Vdd和Vss的終端之間。PMOS晶體管377的源極連接到PMOS晶體管371和373的耦合的漏極和源極。PMOS晶體管377的漏極連接到NMOS晶體管379的漏極，其柵極連接到NMOS晶體管375的柵極。PMOS晶體管381、383和NMOS晶體管385串聯(lián)在電壓Vdd和Vss的終端之間。類似地，PMOS晶體管387、389和NMOS晶體管391串聯(lián)在電壓Vdd和Vss的終端之間。此外，PMOS晶體管393和NMOS晶體管395、397串聯(lián)在電壓Vdd和Vss的終端之間。
0076p溝道柵極電壓Vgp被饋送到PMOS晶體管的柵極并且n溝道柵極電壓Vgn被饋送到NMOS晶體管的柵極。電容器基準(zhǔn)電壓Vcap被饋送到PMOS晶體管377的柵極的漏極，其連接至偏置控制反相器353的輸出?；緯r間周期發(fā)生器217振蕩，并且隨電壓Vgp、Vgn和Vcap一起，基本時間周期發(fā)生器217改變其振蕩頻率。
0077當(dāng)電源電壓Vdd穩(wěn)定在期望的操作電壓電平時，功率穩(wěn)定信號Spwo為“高”并且功率下降信號Spdn為“低”。來自或非門313的邏輯輸出為“高”并且因此內(nèi)部振蕩信號341被與非門317、319和反相器347反相。反相器347的反相輸出信號被提供作為基本振蕩信號219。當(dāng)電源電壓Vdd不穩(wěn)定并且沒有達到期望的操作電壓電平時，功率穩(wěn)定信號Spwo為“低”。來自反相器313的輸出為“低”，并且因此導(dǎo)通PMOS晶體管321和323。PMOS晶體管377的柵極變?yōu)椤案摺辈⑶也粓?zhí)行振蕩操作。在電源電壓Vdd深度下降的情況中，功率下降信號Spdn變?yōu)椤案摺?。來自或非門313的邏輯輸出變?yōu)椤暗汀辈⑶乙虼艘膊粓?zhí)行振蕩操作。
0078圖7A示出圖3A和3B中所示的DRAM設(shè)備的刷新周期選擇器263。參見圖7A，刷新周期選擇器263接收包括刷新時間特性“rfc0”、“rfc1”和“rfc2”的刷新周期值信號261并且提供包括基于工藝變化的參數(shù)Pi的工藝變化因素信號265。工藝變化因素信號265包括工藝變化-分頻信號266dv的八個刷新時間位信號“ref_time<7>”-“ref_time<0>”和工藝變化-倍增信號267mx的八個刷新倍增位信號“ref_mux<7>”-“ref_mux<0>”。
0079圖7B示出刷新周期選擇器263的詳細(xì)電路，包括用于譯碼刷新時間特性的輸入與邏輯塊410和用于提供來自所譯碼的刷新時間特性的刷新時間位和刷新倍增位的輸出或邏輯塊440。
0080參見圖7A和7B，刷新周期選擇器263接收包括刷新時間特性“rfc0”、“rfc1”和“rfc2”的工藝變化相關(guān)值的刷新周期值信號261。刷新時間特性“rfc0”、“rfc1”和“rfc2”被饋送到輸入與邏輯塊410，其包括八個與非門411-418、三個反相器421-423和八個反相器431-438。一個與非門(例如，與非門411)和連接到其輸出的一個反相器(例如，反相器431)形成與邏輯電路。輸入與邏輯塊410的邏輯輸出被饋送到輸出或邏輯塊440，其包括八個或非門441-448和八個反相器451-458。一個或非門(例如，或非門441)和一個連接到其輸出的反相器(例如，反相器451)形成或邏輯電路。
0081與非門411接收三個刷新時間特性“rfc2”、“rfc1”和“rfc0”并且其與非邏輯輸出信號由反相器431反相。反相器431的反相輸出信號被饋送到或非門441的一個輸入，其余下的輸入被下拉至Vss電壓電平。與非門412接收刷新時間特性“rfc2”和“rfc1”以及刷新時間特性“rfc0”的反相邏輯信號“rfc0*”，并且其與非邏輯輸出信號由反相器432反相。反相器432的反相輸出信號被饋送到或非門442的一個輸入。與非門413接收刷新時間特性“rfc2”和“rfc0”以及刷新時間特性“rfc1”的反相邏輯信號“rfc1*”，并且其與非邏輯輸出信號由反相器433反相。反相器433的反相輸出信號被饋送到或非門443的一個輸入。與非門414接收刷新時間特性“rfc1”和“rfc0”以及刷新時間特性“rfc2”的反相邏輯信號“rfc2*”，并且其與非邏輯輸出信號由反相器434反相。反相器434的反相輸出信號被饋送到或非門444的一個輸入。與非門415接收刷新時間特性“rfc2”以及反相邏輯信號“rfc1*”和“rfc0*”，并且其與非邏輯輸出信號由反相器435反相。反相器435的反相輸出信號被饋送到或非門445的一個輸入。與非門416接收刷新時間特性“rfc1”以及反相邏輯信號“rfc2*”和“rfc0*”，并且其與非邏輯輸出信號由反相器436反相。反相器436的反相輸出信號被饋送到或非門446的一個輸入。與非門417接收刷新時間特性“rfc0”以及反相邏輯信號“rfc2*”和“rfc1*”，并且其與非邏輯輸出信號由反相器437反相。反相器437的反相輸出信號被饋送到或非門447的一個輸入。與非門418接收反相邏輯信號“rfc2*”、“rfc1*”和“rfc0*”，并且其與非邏輯輸出信號由反相器438反相。反相器438的反相輸出信號被饋送到或非門448的一個輸入。反相器451-457的輸出信號分別被饋送到或非門442-448的其它輸出。
0082來自反相器431、432、433、434、435、436、437和438的輸出邏輯信號分別為刷新倍增信號“ref_mux<7>”、“ref_mux<6>”、“ref_mux<5>”、“ref_mux<4>”、“ref_mux<3>”、“ref_mux<2>”、“ref_mux<1>”和“ref_mux<0>”，并且這些信號可以被視為工藝變化-倍增信號267mx的部分。來自反相器451、452、453、454、455、456、457和458的輸出邏輯信號分別是刷新時間信號“ref_time<7>”、“ref_time<6>”、“ref_time<5>”、“ref_time<4>”、“ref_time<3>”、“ref_time<2>”、“ref_time<1>”和“ref_time<0>”，并且這些信號可以被認(rèn)為是工藝變化-分頻信號266dv的部分。工藝變化-分頻信號266dv和工藝變化-倍增信號267mx包括在工藝變化因素信號265中。
0083刷新周期選擇器263的邏輯如下 B7(表示“ref_mux<7>”)＝rfc2×rfc1×rfc0 A7(表示“ref_time<7>”)＝B7 B6(表示“ref_mux<6>”)＝rfc2×rfc1×rfc0* A6(表示“ref_time<6>”)＝B6+A7 B5(表示“ref_mux<5>”)＝rfc2×rfc1*×rfc0 A5(表示“ref_time<5>”)＝B5+A6 B4(表示“ref_mux<4>”)＝rfc2*×rfc1×rfc0 A4(表示“ref_time<4>”)＝B4+A5 B3(表示“ref_mux<3>”)＝rfc2×rfc1*×rfc0* A3(表示“ref_time<3>”)＝B3+A4 B2(表示“ref_mux<2>”)＝rfc2*×rfc1×rfc0* A2(表示“ref_time<2>”)＝B2+A3 B1(表示“ref_mux<1>”)＝rfc2*×rfc1*×rfc0 A1(表示“ref_time<1>”)＝B1+A2 B0(表示“ref_mux<0>”)＝rfc2*×rfc1*×rfc0* A0(表示“ref_time<0>”)＝B0+A1 0084表5為刷新時間特性“rfc0”、“rfc1”和“rfc2”以及刷新周期選擇器263的譯碼邏輯輸出的真值表。根據(jù)刷新時間特性“rfc0”、“rfc1”和“rfc2”，提供倍增輸出“ref_mux”和“ref_time”，如表5所示 表5

0085圖8A示出圖5所示的振蕩信號分頻器285。參見圖8A，振蕩信號分頻器285接收來自基本時間周期發(fā)生器217的基本振蕩信號219和來自工藝變化因素信號265的工藝變化-分頻信號266dv。振蕩信號分頻器285提供包括分頻振蕩信號486osc的分頻振蕩信號286。在本實施例中，工藝變化-分頻信號266dv的一位信號“ref_time<7>”不發(fā)送給振蕩信號分頻器285。
0086圖8B示出振蕩信號分頻器285的詳細(xì)電路。參見圖8A和8B，基本振蕩信號219由反相器511反相，并且其反相輸出信號被提供給三態(tài)反相器電路521和523的非反相輸入、三態(tài)反相器電路517和519的反相輸入以及反相器527。來自反相器527的反相信號被饋送到三態(tài)反相器電路521和523的反相輸入以及三態(tài)反相器電路517和519的非反相輸入。三態(tài)反相器電路517和521的信號輸出互相耦合并且所耦合的輸出連接到與非門513的一個輸入。類似地，三態(tài)邏輯電路519和523的信號輸出互相耦合，并且所耦合的輸出連接到與非門515的一個輸入。
0087注意到所示的前述電路元件用于從一個相應(yīng)變化分頻信號(266dv)產(chǎn)生單個分頻振蕩信號(486osc)。因此，存在七個同樣的電路(duplicate circuit)。因此，輸入信號ref_time<0:6>表示一組從ref_time<0>到ref_time<6>的單獨信號，同時輸出信號osc<0:6>表示一組從osc<0>到osc<6>的單獨信號。
0088如來自圖7A和7B中所示的刷新周期選擇器263的信號組ref_time<0:6>所示，工藝變化-分頻信號266dv被饋送到與非門513和515的其它輸入。與非門513的輸出信號被饋送到兩個三態(tài)邏輯電路517和519的信號輸入。與非門515的輸出信號被饋送到三態(tài)邏輯電路523和反相器525的信號輸入。三態(tài)邏輯電路521、517、519和523具有圖9所示的相同的結(jié)構(gòu)。反相器525的反相輸出信號被饋送到三態(tài)邏輯電路521的信號輸入。與非門515的輸出信號被反相器529反相用于產(chǎn)生包括分頻振蕩信號486osc的分頻振蕩信號286，如信號組osc<0:6>所示。
0089參見圖9，三態(tài)邏輯電路具有信號輸入IN、信號輸出OUT、反相輸入INP和非反相輸入INN。三態(tài)邏輯電路包括串聯(lián)的PMOS晶體管851和NMOS晶體管853以及附加的PMOS晶體管855和NMOS晶體管857。PMOS晶體管855插入PMOS晶體管851的源極和電源電壓Vdd的電源線之間。NMOS晶體管857插入NMOS晶體管853的源極和接地電平電壓Vss的電源線之間。PMOS晶體管851和NOMS晶體管853的柵極互相耦合，并且所耦合的柵極連接到信號輸入IN。PMOS晶體管851和NMOS晶體管853的源極互相耦合，并且所耦合的源極連接到信號輸出OUT。PMOS晶體管855和NMOS晶體管857的柵極分別連接到反相輸入INP和非反相輸入INN。
0090再次參見圖8A和8B，根據(jù)工藝變化-分頻信號266dv的七位“ref_time<0>”-“ref_time<6>”，基本振蕩信號219的頻率Fbo被劃分為分頻振蕩信號486osc的一組m位信號“osc<0>”-“osc<6>”，其中，m是大于1的整數(shù)，例如7。用于分頻和時間周期倍增的七位信號“ref_time<0>”-“ref_time<6>”的邏輯狀態(tài)參見上面表5中的A0-A6。
0091分頻振蕩信號486osc的7位信號“osc<0>”-“osc<6>”具有表6中所示的不同頻率F286。在表6中，基于工藝變化的倍增因素Kpv通過Kpv＝2Pi給定，其中，Pi為0、1、2、3、4、5和6。
表6 0092圖10A示出圖5中所示的選擇控制器287。參見圖10A，選擇控制器287接收來自刷新周期選擇器263的工藝變化-倍增信號267mx和來自振蕩信號分頻器285的分頻振蕩信號486osc。但是，工藝變化-倍增信號267mx的一位“ref_mux<7>”不饋送到選擇控制器287。響應(yīng)工藝變化-倍增信號267mx和分頻振蕩信號486osc，選擇控制器287提供分頻振蕩信號288，包括七位工藝變化-倍增信號487mx、七位反相工藝變化-倍增信號488mx*和七位分頻振蕩信號489osc。
0093圖10B示出選擇控制器287的詳細(xì)電路。參見圖10A和10B，選擇控制器包括反相器邏輯塊540，其包括七個反相器542、544、546、548、550、552和554。反相器542、544、546、548、550、552和554反相工藝變化-倍增信號267mx的七個位信號“ref_mux<0>”、“ref_mux<1>”、“ref_mux<2>”、“ref_mux<3>”、“ref_mux<4>”、“ref_mux<5>”和“ref_mux<6>”，并且提供作為反相工藝變化-倍增信號488mx*的部分的七位反相信號“ref_mux_b<0>”、“ref_mux_b<1>”、“ref_mux_b<2>”、“ref_mux_b<3>”、“ref_mux_b<4>”、“ref_mux_b<5>”、“ref_mux_b<6>”。工藝變化-倍增信號267mx的位信號“ref_mux<0>”-“ref_mux<6>”通過反相器邏輯塊540，而沒有被反相，如同七位工藝變化-倍增信號487mx的七個位信號“ref_mux<0>”-“ref_mux<6>”。工藝變化-倍增信號267mx的七個位信號“ref_mux<0>”、“ref_mux<1>”、“ref_mux<2>”、“ref_mux<3>”、“ref_mux<4>”、“ref_mux<5>”和“ref_mux<6>”被七個反相器542-554反相。七位“ref_mux<0>”-“ref_mux<6>”的邏輯狀態(tài)參見表5中的B0-B6。類似地，提供分頻振蕩信號486osc的七個位信號“osc<0>”、osc<1>”、osc<2>”、“osc<3>”、“osc<4>”、osc<5>”和“osc<6>”，而沒有被反相，作為分頻振蕩信號489osc。
0094圖11A示出圖5中所示的振蕩信號倍增器289。參見圖11A，振蕩信號倍增器289接收來自圖10B所示的反相器邏輯塊540的工藝變化-倍增信號487mx、補償工藝變化-倍增信號488mx*和分頻振蕩信號489osc。振蕩信號倍增器289提供第一分頻信號223。
0095圖11B示出振蕩信號倍增器289的詳細(xì)電路。參見圖11A和11B，振蕩信號倍增器289包括源極供以Vdd電壓的七個PMOS晶體管561、565、568、572、575、579和582。來自選擇控制器287(見圖10A和10B)的七個位信號““ref_mux<0>”、“ref_mux<1>”、“ref_mux<2>”、“ref_mux<3>”、“ref_mux<4>”、“ref_mux<5>”和“ref_mux<6>”被分別提供給PMOS晶體管561、565、568、572、575、579和582的柵極，并且分別提供給七個傳輸門562、566、569、573、576、580和583的n溝道柵極。反相位“ref_mux_b<0>”、“ref_mux_b<1>”、“ref_mux_b<2>”、“ref_mux_b<3>”、“ref_mux_b<4>”、“ref_mux_b<5>”、“ref_mux_b<6>”被分別提供給傳輸門562、566、569、573、576、580和583的p溝道柵極。分頻振蕩信號486osc的位信號“osc<0>”、osc<1>”、osc<2>”、“osc<3>”、“osc<4>”、osc<5>”和“osc<6>”被分別提供給傳輸門562、566、569、573、576、580和583的信號輸入。
0096傳輸門562的信號輸出連接至PMOS晶體管561的漏極和與非門563的一個輸入。傳輸門566的信號輸出連接至PMOS晶體管565的漏極和與非門563的另一個輸入。傳輸門569的信號輸出連接至PMOS晶體管568的漏極和與非門570的一個輸入。傳輸門573的信號輸出連接至PMOS晶體管572的漏極和與非門570的另一個輸入。傳輸門576的信號輸出連接至PMOS晶體管575的漏極和與非門577的一個輸入。傳輸門580的信號輸出連接至PMOS晶體管579的漏極和與非門577的另一個輸入。傳輸門583的信號輸出連接至PMOS晶體管582的漏極和反相器584。
0097與非門563和570的輸出連接到或非門586，其輸出連接至與非門589的輸入。與非門577和反相器584的輸出連接到或非門587，其輸出連接到與非門589的另一個輸入。與非門589的輸出由反相器590反相，以產(chǎn)生第一分頻信號223。與非門589和反相器590形成與邏輯電路。
0098當(dāng)信號位“ref_mux<0>”為“高”(即，信號位“ref_mux_b<0>”為“低”)時，輸入振蕩位信號“osc<0>”傳輸通過并到達傳輸門562的輸出，并且提供給與非門563。當(dāng)信號“ref_mux<0>”為“低”，輸入振蕩位信號“osc<0>”無法傳輸通過傳輸門562。其它傳輸門以同樣方式運行。當(dāng)信號位“ref_mux<1>”為“高”時，振蕩位信號“osc<1>”通過傳輸門566提供給與非門563。類似地，當(dāng)信號“ref_mux<2>”為“高”時，振蕩位信號“osc<2>”通過傳輸門569提供給與非門570。當(dāng)信號“ref_mux<3>”為“高”時，振蕩位信號“osc<3>”通過傳輸門573提供給與非門570。當(dāng)信號“ref_mux<4>”為“高”時，振蕩位信號“osc<4>”通過傳輸門576提供給與非門577。當(dāng)信號“ref_mux<5>”為“高”時，振蕩位信號“osc<5>”通過傳輸門580提供給與非門577。當(dāng)信號“ref_mux<6>”為“高”時，振蕩位信號“osc<6>”通過傳輸門583傳輸，并且所傳輸?shù)男盘栍煞聪嗥?84反相。來自反相器584的反相輸出信號被饋送到或非門587。
0099來自與非門563和570的輸出信號被饋送到或非門586，其輸出信號被饋送到與非門589的一個輸入。來自與非門577和反相器584的輸出信號被饋送到或非門587，其輸出信號被饋送到與非門589的另一輸入。與非門589的輸出信號由反相器590反相，并且成為第一分頻信號223。
0100表5中以“B6”-“B0”示出工藝變化-倍增信號487mx的位信號“ref_mux<6>”-“ref_mux<0>”的邏輯狀態(tài)。反相的工藝變化-倍增信號488mx*的“ref_mux_b<6>”-“ref_mux_b<0>”為位信號“ref_mux<6>”-“ref_mux<0>”的反相狀態(tài)。根據(jù)位信號“ref_mux<6>”-“ref_mux<0>”和“ref_mux_b<6>”-“ref_mux_b<0>”，選擇七個位信號“osc<0>”-“osc<6>”的其中之一，并且提供所選擇的信號作為第一分頻信號223。第一分頻信號223具有分頻Fdo1和倍增周期Tmp1。
0101圖12A示出圖3A和3B中的DRAM設(shè)備的TCSR譯碼器279。圖12B示出TCSR譯碼器279的詳細(xì)電路。參見圖12A，TCSR譯碼器接收來自TCSR請求器275的TCSR信號277，并且提供包括四位溫度補償-分頻信號282dv和四位溫度補償-倍增信號284mx的溫度補償因素信號281。
0102圖12B示出TCSR譯碼器279的詳細(xì)電路。參見圖12A和12B，TCSR信號277的兩位輸入邏輯信號“TC1”和“TC0”被饋送到輸入與邏輯塊610，其包括四個與非門611、612、613、和614，兩個信號反相的反相器617和619以及四個反相器621、622、623和624。輸入邏輯信號“TC1”和“TC0”由溫度傳感器271(見圖3A和3B)感測的溫度改變導(dǎo)出。此處，輸入邏輯信號“TC1”和“TC0”表示所測量的溫度。一個與非門(例如，與非門611)和一個連接至其輸出的反相器(例如，反相器621)形成與邏輯電路。輸入與邏輯塊610的邏輯輸出被饋送到輸出或邏輯塊630，其包括四個或非門631、632、633和634以及四個反相器636、637、938和639。一個或非門(例如，或非門631)和一個連接至其輸出的反相器(例如，反相器636)形成或邏輯電路。
0103與非門611接收輸入邏輯信號“TC1”和“TC0”并且其與非邏輯輸出信號由反相器621反相。反相器621的所反相的輸出信號被饋送到或非門631的一個輸入，其另一個輸入連接到Vss電壓電平。與非門612接收輸入邏輯信號“TC1”和輸入邏輯信號“TC0”的反相邏輯信號“TC0*”，并且其與非邏輯輸出信號由反相器622反相。反相器622的反相輸出信號被饋送到或非門632的一個輸入。與非門613接收輸入邏輯信號“TC1”的反相邏輯信號“TC1*”和輸入邏輯信號“TC0”，并且其與非邏輯輸出信號由反相器623反相。由反相器623反相的輸出信號被饋送到或非門633的一個輸入。與非門614接收反相邏輯信號“TC1*”和“TC0*”，并且其與非邏輯輸出信號由反相器624反相。反相器624的反相輸出信號被饋送到或非門634的一個輸入。
0104或非門631的邏輯輸出信號由反相器636反相，并且其反相輸出信號被提供給或非門632的另一輸入。或非門632的邏輯輸出信號由反相器637反相，并且其反相輸出信號被提供給或非門633的另一輸入?；蚍情T633的邏輯輸出信號由反相器638反相，并且其反相輸出信號提供給或非門634的另一輸入?；蚍情T634的邏輯輸出信號由反相器639反相。
0105來自反相器621、622、623和624的輸出邏輯信號分別是TCSR倍增信號“tcsr_mux<3>”、“tcsr_mux<2>”、“tcsr_mux<1>”和“tcsr_mux<0>”。來自反相器636、637、638和639的輸出邏輯信號分別是TCSR時間信號“tcsr_time<3>”、“tcsr_time<2>”、“tcsr_time<1>”和“tcsr_time<0>”。
0106TCSR譯碼器279的邏輯如下 D3(其表示“tcsr_mux<3>”)＝TC1×TC0 C3(其表示“tcsr_time<3>”)＝D3 D2(其表示“tcsr_mux<2>”)＝TC1×TC0* C2(其表示“tcsr_time<2>”)＝D2+C3 D1(其表示“tcsr_mux<1>”)＝TC1*×TC0 C1(其表示“tcsr_time<1>”)＝D1+C2 D0(其表示“tcsr_mux<0>”)＝TC1*×TC0* C0(其表示“tcsr_time<0>”)＝D0+C1 0107圖12B中所示的電路的邏輯由表7中所示的真值表給出。
表7

0108如表7所示，由兩位信號“TC0”和“TC1”表示的溫度改變以四個示例給出。TCSR譯碼器279譯碼兩位“TC0”和“TC1”，并且提供具有四位“tcsr_time<0>”-“tcsr_time<3>”的溫度補償-分頻信號282dv和具有四位“tcsr_mux<0>”-“tcsr_mux<3>”的溫度補償-倍增信號284mx?！皌csr_time<0>”-“tcsr_time<3>”的邏輯狀態(tài)參見表7中的“C0”-“C3”。同樣，“tcsr_mux<0>”-“tcsr_mux<3>”的邏輯狀態(tài)參見表7中的“D0”-“D3”。
0109圖13A示出圖5中所示的振蕩信號分頻器291。參見圖13A，振蕩信號分頻器291接收來自第一刷新時間改變器221的第一分頻信號223和來自圖12A和12B中所示的TCSR譯碼器279的溫度補償-分頻信號282dv，并且提供包括四個分頻振蕩信號492osc的分頻振蕩信號292。
0110圖13B示出振蕩信號分頻器291的詳細(xì)電路。參見圖13A和13B，第一分頻信號223由反相器651反相，并且所反相的信號被提供給三態(tài)反相器電路661和663的非反相輸入以及三態(tài)反相器電路657和659的反相輸入。三態(tài)反相器電路667的輸出提供給三態(tài)邏輯電路661和663的反相輸入以及三態(tài)反相器電路657和659的非反相輸入。三態(tài)反相器電路657和661的輸出互相耦合并且耦合輸出連接至與非門653的輸入。類似地，三態(tài)反相器電路659和663的輸出互相耦合，并且耦合輸出連接至與非門655的輸入。所控制的反相器邏輯電路和圖9中所示的相同。
0111溫度補償-分頻信號282dv被饋送到與非門653和655的輸入。與非門653的輸出被饋送到兩個三態(tài)反相器電路657和659的輸入。與非門655的輸出被饋送到三態(tài)反相器電路663和反相器665的輸入。反相器655的反相輸出信號被饋送到三態(tài)反相器電路661的輸入。與非門655的輸出由反相器669反相以產(chǎn)生包括四個分頻振蕩信號492osc的分頻振蕩信號292。
0112注意到，所示前述電路用于從一個相應(yīng)的溫度補償-分頻信號282dv生成單個分頻振蕩信號(492osc)。因此，存在四個相同的電路。因此輸入信號tcsr_mux<0:3>表示一組單獨信號tcsr_mux<0>到tcsr_mux<3>，而輸出信號osc<0:3>表示一組單獨信號osc<0>到osc<3>。
0113分頻振蕩信號492osc的四個位信號“osc<0>”-“osc<3>”具有表8中所示的不同的頻率F492。在表8中，基于工藝變化的倍增因素Ktc由Ktc＝2Pj給出，其中Pj為-1、0、1和2。
表8 0114表14A示出圖5中所示的選擇控制器293。參見圖14A，選擇控制器293接收來自圖13A和圖13B所示的振蕩信號分頻器291的分頻振蕩信號492osc和來自圖12A和12B中所示的TCSR譯碼器279的溫度補償-倍增信號284mx。選擇控制器293提供四位溫度補償-倍增信號493mx、四位反相溫度補償-倍增信號494mx*和四位分頻振蕩信號495osc。
0115圖14B示出選擇控制器293的詳細(xì)電路。參見圖14A和14B，選擇控制器293包括反相器邏輯塊710，其包括四個反相器712、714、716和718。反相器712、714、716和718分別反相溫度補償-倍增信號284mx的位信號“tcsr_mux<0>”、“tcsr_mux<1>”、“tcsr_mux<2>”和“tcsr_mux<3>”，以提供反相的溫度補償-倍增信號494mx*的反相信號“tcsr_mux_b<0>”、“tcsr_mux_b<1>”、“tcsr_mux_b<2>”和“tcsr_mux_b<3>”。同樣，提供溫度補償-倍增信號493mx的四個位信號“tcsr_mux<0>”、“tcsr_mux<1>”、“tcsr_mux<2>”和“tcsr_mux<3>”以及分頻振蕩信號495osc的四個振蕩位信號“osc<0>”、“osc<1>”、“osc<2>”和“osc<3>”。
0116圖15A示出圖5中所示的振蕩信號倍增器295。參見圖15A，振蕩信號倍增器295接收來自圖14B中所示反相器邏輯塊710的溫度補償-倍增信號493mx、反相的溫度補償-倍增信號494mx*和分頻振蕩信號495osc，以及來自圖10B中所示反相器邏輯塊540的包括工藝變化-倍增信號487mx0和反相的工藝變化-倍增信號488mx0*的倍增信號283。振蕩信號倍增器295提供自刷新請求信號227。
0117圖15B示出振蕩信號倍增器295的詳細(xì)電路。參見圖15A和15B，振蕩信號倍增器295包括倍增輸出邏輯塊730和倍增輸入邏輯塊750。倍增輸出邏輯塊730包括四個PMOS晶體管741、747、757和769，其源極供以Vdd電壓。來自圖14B中所示反相器邏輯塊710的四個位信號“tcsr_mux<0>”、“tcsr_mux<1>”、“tcsr_mux<2>”和“tcsr_mux<3>”分別提供給PMOS晶體管741、747、757和769的柵極，并且分別提供給四個傳輸門743、755、765和777的n溝道柵極。反相信號“tcsr_mux_b<0>”、“tcsr_mux_b<1>”、“tcsr_mux_b<2>”和“tcsr_mux_b<3>”被分別提供給傳輸門743、755、765和777的p溝道柵極。振蕩位信號“osc<0>”被饋送到傳輸門743的信號輸入，并且其信號輸出連接至PMOS晶體管741的漏極。同樣，包括有傳輸門755、765和777，其信號輸出分別連接至與非門747、與非門757和與非門769的漏極。
0118倍增輸入邏輯塊750包括邏輯電路。位信號“osc<0>”和“ref_mux<0>”被饋送到與非門749。位信號“osc<1>”和“ref_mux_b<0>”被饋送到與非門751。位信號“osc<1>”和“ref_mux<0>”被饋送到與非門759。位信號“osc<2>”和“ref_mux_b<0>”被饋送到與非門761。位信號“osc<2>”和“ref_mux<0>”被饋送到與非門771。位信號“osc<3>”和“ref_mux_b<0>”被饋送到與非門773。與非門749和與非門751的輸出信號被饋送到與非門753，其提供邏輯輸出信號到傳輸門755的信號輸入。與非門759和與非門761的輸出信號被饋送到與非門763，其提供邏輯輸出信號到傳輸門765的信號輸入。與非門771和與非門773的輸出信號被饋送到與非門775，其提供邏輯輸出信號到傳輸門777的信號輸入。
0119在倍增輸出邏輯塊730中，PMOS晶體管741和747的漏極被連接到與非門745。PMOS晶體管757和769的漏極連接到與非門767。與非門745和767的輸出連接至或非門779，其提供自刷新請求信號227。
0120溫度補償-倍增信號493mx的四個位信號“tcsr_mux<0>”-“tcsr_mux<3>”的邏輯狀態(tài)參見表7中的“D0”-“D3”。反相的溫度補償-倍增信號494mx*的四個位信號“tcsr_mux_b<0>”-“tcsr_mux_b<3>”的邏輯狀態(tài)為“D0”-“D3”的反相邏輯。工藝變化-倍增信號487mx0的一位“ref_mux<0>”的邏輯狀態(tài)參見表5中的“B0”。反相工藝變化-倍增信號488mx0*的一位“ref_mux_b<0>”的邏輯狀態(tài)為“B0”的反相邏輯。
0121當(dāng)位信號“tcsr_mux<0>”為“高”(即，位信號“tcsr_mux_b<0>”為“低”)，振蕩位信號“osc<0>”通過傳輸門743，并且提供給與非門745。類似地，當(dāng)位信號“tcsr_mux<1>”為“高”，來自與非門753的邏輯輸出信號通過傳輸門755提供給與非門745。當(dāng)位信號“tcsr_mux<2>”為“高”，來自與非門763的邏輯輸出信號通過傳輸門765提供給與非門767。當(dāng)位信號“tcsr_mux<3>”為“高”，來自與非門775的邏輯輸出信號通過傳輸門777提供給與非門767。
0122當(dāng)位信號“ref_mux<0>”為“高”，與非門749提供“osc<0>”的反相位信號，即“osc<0>*”，并且反相位信號“osc<0>*”由與非門753再次反相。因此，位信號“osc<0>”提供給傳輸門755的信號輸入。當(dāng)位信號“ref_mux<0>”為“低”，與非門751提供“osc<1>”的反相位信號，即“osc<1>*”，并且反相位信號“osc<1>*”由與非門753再次反相。因此，位信號“osc<1>”提供給傳輸門755的信號輸入。
0123類似地，當(dāng)位信號“ref_mux<0>”為“高”，與非門759提供“osc<1>”的反相位信號，即“osc<1>*”，并且反相位信號“osc<1>*”由與非門763再次反相。因此，位信號“osc<1>”提供給傳輸門765的信號輸入。當(dāng)信號“ref_mux<0>”為“低”，與非門761提供“osc<2>”的反相信號，即“osc<2>*”，并且反相位信號“osc<2>*”由與非門763再次反相。因此，位信號“osc<2>”提供給傳輸門765的信號輸入。
0124此外，當(dāng)位信號“ref_mux<0>”為“高”，與非門771提供“osc<2>”的反相位信號，即“osc<2>*”，并且反相位信號“osc<2>*”由與非門775再次反相。因此，位信號“osc<2>”提供給傳輸門777的信號輸入。當(dāng)位信號“ref_mux<0>”為“低”，與非門773提供“osc<3>”的反相信號，即“osc<3>*”，并且反相位信號“osc<3>*”由與非門775再次反相。因此，位信號“osc<3>”提供給傳輸門777的信號輸入。來自與非門745和767的輸出信號被饋送到或非門779。來自與非門767的輸出信號和來自傳輸門777的輸出信號被饋送到或非門779。與非門745和767的輸出信號被饋送到或非門779用于提供自刷新請求信號227。
0125同樣，根據(jù)溫度補償-倍增信號493mx的四個位信號“tcsr_mux<0>”-“tcsr_mux<3>”、反相溫度補償-倍增信號494mx*的四個位信號“tcsr_mux_b<0>”-“tcsr_mux_b<3>”、工藝變化-倍增信號487mx0的一個位信號“ref_mux<0>”和反相工藝變化-倍增信號488mx0*的一個位信號“ref_mux_b<0>”的邏輯狀態(tài)，從具有四個位信號“osc<0>”-“osc<3>”的分頻振蕩信號495osc中選擇一個位信號。提供所選擇的信號作為自刷新請求信號227。因此，自刷新請求信號227具有再次劃分的頻率Fdo2和再次倍增的周期Tmp2。
0126如上所述，在實施例的DRAM設(shè)備中，由所提供的工藝特性值和TCSR值可變控制刷新時間Trf(其直接涉及基本時間周期Tbp)。因此，基于設(shè)備溫度上的電流泄漏，當(dāng)DRAM設(shè)備的溫度下降到額定值以下，自刷新周期可以變?yōu)檩^長，并且當(dāng)設(shè)備溫度增長到額定值以上，自刷新周期可以變?yōu)檩^短。
0127在0.5ms的刷新時間的情況下，因為必須發(fā)生的刷新操作過于頻繁，因此可能不支持休眠模式。在此情況中，內(nèi)部激活的電源(未示)可以用于啟動刷新操作。在刷新時間為1ms時，優(yōu)選執(zhí)行具有內(nèi)部低電源的實際休眠模式操作。
0128在根據(jù)本發(fā)明實施例的DRAM設(shè)備中，基于DRAM設(shè)備的單元刷新特性很容易改變目標(biāo)刷新時間。在圖3A和3B所示的DRAM設(shè)備中，基本時間周期發(fā)生器217產(chǎn)生基本時間周期。所使用的刷新時間通過具有“rfc0”、“rfc1”和“rfc2”的工藝變化設(shè)置和“TC1”和“TC0”的溫度設(shè)置的數(shù)個分頻器來確定?；诠に囂匦栽O(shè)置工藝變化值，并且如果系統(tǒng)要更精確地控制刷新時間周期，使用內(nèi)建的溫度傳感器感測的溫度可以自動改變“TC1”和“TC0”。
0129由于TCSR缺省設(shè)置，利于工藝變化路徑中的所有刷新時間選擇具有一個階段低值，來確保除了0.5ms情況以外的用于85℃的刷新時間。隨后，自刷新時間的輸出信號取自具有一個階段高值的TCSR路徑。例如，如果選擇2ms的刷新時間，則從工藝變化路徑可以獲得1ms時間，并且TCSR路徑產(chǎn)生2ms刷新時間。
0130表9示出根據(jù)七種工藝變化情況的單元刷新特性的目標(biāo)刷新時間Trf。
表9 0131表10示出基于工藝變化的倍增因素Kpv和基于溫度補償?shù)谋对鲆蛩豄tc以獲得上述目標(biāo)刷新時間Trf。
表10 0132為了根據(jù)單元刷新特性獲取上述目標(biāo)刷新時間特性Trf，如表11中所示設(shè)置工藝變化和溫度改變。
表11
0133例如，在根據(jù)工藝變化PV4目標(biāo)刷新時間Trf為8ms和溫度改變介于85℃和70℃之間的情況中，編碼應(yīng)該分別為0、1、1和0、1。從而，參見表5，這些信號“ref-time”的邏輯狀態(tài)如表12中所示。
表12 0134因此，使用信號“ref_time”的邏輯狀態(tài)，振蕩位信號“osc<4>”-“osc<0>”被提供作為分頻振蕩信號286(分頻振蕩信號486osc)(見圖8A和8B)。
0135此外，倍增位信號“ref_mux”的邏輯狀態(tài)在表13中示出。
表13 0136因此，參見圖11A和11B，使用“ref_mux<4>”的“1”邏輯狀態(tài)，傳輸門576僅通過輸入信號(分頻振蕩信號486osc的一位信號“osc<4>”)。PMOS晶體管575截止并且來自傳輸門576的傳輸輸出信號(位信號“osc<4>”)由與非門577反相。此外，來自與非門577的邏輯輸出信號由或非門587、與非門589和反相器590反相。因此，行地址譯碼器233(其為來自反相器590的反相輸出信號)是與分頻振蕩信號486osc的位信號“osc<4>”相同的信號。位信號“osc<4>”的頻率為Fbo/16并且重復(fù)周期Tmp1為16×Tbp。
0137此外，在溫度補償路徑中，分頻器側(cè)的邏輯狀態(tài)在表14中示出。
表14 0138因此，參見圖13A和13B，分頻振蕩信號492osc的兩個位信號“osc<1>”和“osc<0>”由振蕩信號分頻器291提供作為分頻振蕩信號292。
0139表15中示出倍增邏輯信號“tcsr_mux”。
表15 0140參見圖15A和15B，位信號“ref_mux_b<0>”為“高”并且位信號“osc<1>”由與非門751反相，其輸出邏輯信號被與非門753再次反相，并且通過傳輸門755傳輸。來自傳輸門755的所傳輸?shù)妮敵鲂盘柋慌c非門745和或非門779再次反相，并且提供作為自刷新請求信號227。因此，自刷新請求信號227為與位信號“osc<1>”相同的信號。
0141位信號“osc<1>”的頻率和第一分頻信號233的頻率相同，并且重復(fù)周期Tmp2和Tmp1相同。因此，第一刷新時間改變器221和第二刷新時間改變器225提供16分頻和16周期時間倍增。進一步倍增周期Tmp2為16×Tbp。
0142圖16示出圖3A和3B中所示DRAM設(shè)備中的控制器執(zhí)行的刷新時間設(shè)置操作。
0143參見圖3A、3B和16，在自刷新模式中由自刷新模式探測器213提供自刷新模式信號215之后，開始自刷新時間設(shè)置操作。首先，確定工藝變化是否已經(jīng)設(shè)置(步驟811)。當(dāng)沒有設(shè)置或者設(shè)定工藝變化(步驟811的NO)時，工藝變化特性提供器210提供包括工藝變化的刷新周期值信號261到刷新周期選擇器263(步驟812)，并且第一刷新時間改變器221基于步驟813提供的工藝變化執(zhí)行時間改變操作。TCSR請求器275響應(yīng)來自溫度傳感器271的溫度信號273提供TCSR信號277。步驟813或者已經(jīng)設(shè)置工藝變化(步驟811中的YES)之后，還確定溫度是否已經(jīng)改變(步驟814)。如果沒有感測到溫度改變(步驟814的NO)，結(jié)束刷新時間設(shè)置操作。如果感測到溫度改變(步驟814的YES)，第二刷新時間改變器225基于所改變的溫度執(zhí)行時間改變操作(步驟815)。隨后，根據(jù)所改變的時間，確定刷新時間Trf(步驟816)并且完成刷新時間設(shè)置操作。
0144同樣，在步驟814，基于工藝變化和所改變的溫度，缺省控制器276探測(最小刷新時間的)“缺省”操作情況并且提供溫度信號給第二刷新時間改變器225用于設(shè)置刷新時間Trf為0.5ms。
0145圖17A和17B示出根據(jù)本發(fā)明另一實施例的DRAM設(shè)備。圖17A和圖17B與圖3A和圖3B的實施例DRAM設(shè)備之間的不同在于更改了第一刷新時間改變器和第二刷新時間改變器。在圖17A和17B中，第一和第二刷新時間改變器分別相應(yīng)于第二和第一刷新時間改變器225和221。
0146參見圖17A和17B，響應(yīng)具有自刷新模式的進入和退出的命令信號911，自刷新模式探測器913啟用自刷新模式信號915。在“自刷新”模式中，基本時間周期發(fā)生器917產(chǎn)生具有基本振蕩信號Fbo和基本時間周期Tbo的基本振蕩信號919，并將其饋送到第一刷新時間改變器921。第一刷新時間改變器921提供第一分頻信號923，第二刷新時間改變器925提供進一步分頻和倍增信號作為自刷新請求信號927。響應(yīng)自刷新請求信號927，內(nèi)部行地址計數(shù)器929產(chǎn)生具有恰當(dāng)?shù)膬?nèi)部行地址的地址信號931。行地址譯碼器933譯碼內(nèi)部行地址來提供經(jīng)譯碼的地址信號935，使得激活DRAM單元937的陣列的所選擇的字線。
0147內(nèi)建于DRAM設(shè)備中的溫度傳感器971提供用于基于溫度設(shè)置的包括溫度補償自刷新(TCSR)值的溫度信號973到TCSR請求器975。TCSR請求器975提供TCSR信號977給TCSR譯碼器979，其隨后提供溫度補償因素信號981給第一刷新時間改變器921。第一刷新時間改變器921改變由基本時間周期發(fā)生器917產(chǎn)生的基本時間周期Tbp。并且提供第一分頻信號923給第二刷新時間改變器925。
0148工藝變化特性提供器910提供工藝變化值信號941給工藝變化監(jiān)控器943、周期值信號951到基本周期控制器953和刷新周期值信號961給刷新周期選擇器963。刷新周期值信號961包括根據(jù)工藝變化因素Fpv作為刷新時間特性“rfc0”、“rfc1”和“rfc2”的工藝變化相關(guān)值。刷新周期選擇器963譯碼因素Fpv來提供工藝變化因素信號965給第二刷新時間改變器925。根據(jù)因素Fpv，第二刷新時間改變器925產(chǎn)生分頻信號。
0149缺省控制器976接收溫度補償因素信號981和工藝變化因素信號965，并且探測缺省操作情況(即，例如0.5ms的最小刷新時間)來提供缺省信號978到第二刷新時間改變器925。
0150表16示出根據(jù)單元刷新特性、不同溫度和工藝變化的目標(biāo)刷新時間Trf。
表16
0151如表16中所示，七個變量PV0-PV6和四個溫度改變?yōu)楦淖兓蛘哒{(diào)整刷新時間Trf的因素。此處，基本時間周期Tbp為122ns。
0152表17中，七個變量PV0-PV6和四個溫度改變?yōu)楦淖兓蛘哒{(diào)整刷新時間Trf的刷新時間改變因素。此處，基本時間周期Tbp為122ns。
表17 0153在表17中，#2表示“缺省”，刷新時間周期Tp自動設(shè)置為“122ns”，并且因此刷新時間Trf被設(shè)置為0.5ms。
0154圖18示出圖17中所示的DRAM設(shè)備的控制器執(zhí)行的刷新時間設(shè)置操作。
0155參見圖17A、圖17B和圖18，在自刷新模式中自刷新模式探測器913提供自刷新模式信號915之后，開始刷新時間設(shè)置操作。TCSR請求器975響應(yīng)來自溫度傳感器971的溫度信號973提供TCSR信號977，并且確定是否感測到溫度改變(步驟821)。當(dāng)溫度已經(jīng)發(fā)生改變(步驟821的YES)，第一刷新時間改變器921基于所改變的溫度執(zhí)行時間改變操作(步驟822)。步驟822之后或者沒有感測到溫度改變時(步驟821的NO)，進一步確定是否已經(jīng)設(shè)置或者設(shè)定工藝變化(步驟823)。如果已經(jīng)設(shè)置工藝變化(步驟823的YES)，完成刷新時間設(shè)置操作。在沒有設(shè)置工藝變化的情況中(步驟823的NO)，工藝變化特性提供器910提供關(guān)于工藝變化的刷新周期值信號961給刷新周期選擇器963(步驟824)。第二刷新時間改變器925基于步驟824提供的工藝變化執(zhí)行時間變化操作(步驟825)。隨后，基于所改變的時間，確定刷新時間Trf(步驟826)。刷新時間設(shè)置操作完成。
0156如果步驟822所感測的溫度T大于85℃，并且所設(shè)置的工藝變量指定PV0，缺省控制器176將確定(最小刷新時間0.5ms的)“缺省”操作情況，使得提供溫度信號給第二刷新時間改變器225用于設(shè)置刷新時間Trf到0.5ms。
0157在此實施例中，可以擴展刷新時間來覆蓋由于單元特性變化具有小和大的泄漏的DRAM單元的刷新。具有包括MIM電容器的不同結(jié)構(gòu)的DRAM設(shè)備由于其相對于堆疊或者溝道DRAM電容器的小的電容量，需要寬范圍的刷新時間特性。因此，在制造階段，特別是對低功率應(yīng)用，有必要適應(yīng)全范圍的刷新特性基于MIM電容器的單元。獲得寬范圍的自刷新定時器選項來使用分頻器從122ns到7808ns選擇自刷新脈沖周期。基于關(guān)于刷新時間的單元特性，可能和TCSR功能一起改變自刷新時間值。MIM電容器單元的90nm工藝技術(shù)是一種新的方法，特別是用于低功率嵌入式存儲器。根據(jù)本發(fā)明的實施例，可以實現(xiàn)改變刷新時間。
0158如上所述，可以和TCSR功能一起，覆蓋寬范圍的刷新時間。可以覆蓋不同單元刷新特性，而不會在低功率設(shè)計上產(chǎn)生損失。連同TCSR(與溫度相關(guān))，在產(chǎn)品測試階段，與單元刷新特性相關(guān)的刷新時間是可選擇的。這利于根據(jù)工藝變化或者固有單元特性帶來的刷新時間特性來分類設(shè)備。
0159本發(fā)明的實施例提供DRAM設(shè)備和方法，用于使用溫度補償自刷新和寬范圍刷新時間控制來自刷新存儲器單元。刷新時間周期改變的兩個因素為溫度和不可避免的工藝變化帶來的固有刷新特性。
0160上述實施例還可以有不同變化。在上述實施例中，信號為激活的“高”邏輯信號。但是根據(jù)設(shè)計偏好，信號也可以是激活的“低”信號。信號的邏輯“高”和“低”狀態(tài)可以分別使用低和高電源電壓Vss和Vdd表示。
0161根據(jù)DRAM設(shè)備，DRAM單元的行的數(shù)量N和字線可以不同。刷新循環(huán)次數(shù)RC可以不同，例如，1024、2048、8192等等。同樣，刷新時間周期Tp可以不同。
0162在此實施例中，第一和第二刷新時間改變器的每一個劃分振蕩信號的頻率(和倍增重復(fù)周期)，并且提供一組分頻信號。分頻因素2Pi和2Pj可以改變?yōu)槠渌祷蛘吖δ軈?shù)。
0163可以頻率倍增器代替時間改變，以將從工藝變化和溫度改變得到的參數(shù)乘以輸入頻率，使得產(chǎn)生一組具有較高頻率的信號。頻率倍增信號的相關(guān)的一個可以用于改變刷新時間。同樣，第一和第二刷新時間改變器可以是頻率合成器，用于根據(jù)從工藝變化和溫度改變得到的刷新時間改變因素，產(chǎn)生期望的頻率(或者周期)信號來改變刷新時間。
0164工藝變化特性提供器210提供八個步驟的和工藝變化相關(guān)的值(即，三位值)。當(dāng)需要更精確的控制時，可以使用工藝變化步驟的數(shù)量并且可以應(yīng)用具有表示工藝變化的較大位數(shù)的信號。如果刷新周期值信號261具有更大的位數(shù)，刷新周期選擇器263可以相應(yīng)改變。同樣，如果實現(xiàn)具有超過兩位的TCSR信號277，可以根據(jù)此位信號修改TCSR譯碼器279。因此，第一和第二刷新時間改變器可以使用更精確的分辨率劃分振蕩信號的頻率。
0165由工藝變化刷新時間改變因素Fpv得到的參數(shù)Pi可以使用更大位數(shù)表示，并且m分頻的分頻信號組(分頻振蕩信號286)可以改變。類似地，得自溫度補償刷新時間改變因素Ftc的參數(shù)Pj可以使用更大位數(shù)表示，并且n分頻的分頻信號組(分頻振蕩信號292)可以改變。
0166在上述實施例中，為了簡化，設(shè)備部件和電路可以按照圖示互相連接。在本發(fā)明的DRAM設(shè)備和半導(dǎo)體集成電路的實際應(yīng)用中，電路、部件和設(shè)備等可以互相直接相連。同樣，如果對于DRAM設(shè)備和半導(dǎo)體集成電路的操作有必要，電路、部件和設(shè)備等也可以通過其他電路、部件和設(shè)備等間接互相連接。因此，在DRAM設(shè)備和半導(dǎo)體集成電路的實際配置中，電路、部件和設(shè)備等互相耦合(直接或者間接相連)。
0167上述的本發(fā)明的實施例僅用于示例。對于本領(lǐng)域技術(shù)人員，在不脫離所附的權(quán)利要求所單獨限定的本發(fā)明范圍之內(nèi)，可以實現(xiàn)特定實施例的各種替換、修改和變更。
權(quán)利要求
1、一種動態(tài)隨機存取存儲器(DRAM)設(shè)備，包括
以行和列布置的DRAM單元的陣列，所述陣列的每一DRAM單元被耦合到相應(yīng)行的字線和相應(yīng)列的位線；和
刷新電路，用于在自刷新模式中相應(yīng)于基本時間周期控制所述DRAM單元的數(shù)據(jù)刷新率，所述刷新電路包括
模式探測電路，用于探測進入和退出所述自刷新模式以提供自刷新模式信號；
振蕩電路，用于響應(yīng)所述自刷新模式信號產(chǎn)生振蕩信號以提供基本時間周期；和
刷新時間改變電路，用于響應(yīng)兩個刷新時間改變因素的其中之一來改變所述基本時間周期，以提供改變的時間周期，該因素包括與所述DRAM設(shè)備相關(guān)的工藝變化因素和與DRAM設(shè)備相關(guān)的溫度改變因素；并且響應(yīng)另一刷新時間改變因素來進一步改變該改變的時間周期，以提供用于自刷新的進一步改變的時間周期。
2、權(quán)利要求1的DRAM設(shè)備，其中，所述刷新時間改變電路包括
第一改變電路，用于響應(yīng)所述一個刷新時間改變因素來改變所述振蕩信號的重復(fù)周期，以提供具有改變的時間周期的第一周期改變信號，和
第二改變電路，用于響應(yīng)所述另一刷新時間改變因素來改變所述第一周期改變信號的重復(fù)周期，以提供具有進一步改變的時間周期的第二周期改變信號。
3、權(quán)利要求2的DRAM設(shè)備，其中，
所述第一改變電路包括
第一頻率產(chǎn)生電路，用于響應(yīng)具有振蕩頻率的所述振蕩信號產(chǎn)生第一組m個頻率信號，所述m個頻率信號的每一個具有和所述振蕩頻率相關(guān)的不同的頻率，m為大于1的整數(shù)；和
第一選擇電路，用于從所述第一組m個頻率信號中選擇一個信號，使得所選擇的信號被提供作為所述第一周期改變信號，和
所述第二改變電路包括
第二頻率產(chǎn)生電路，用于響應(yīng)所述第一周期改變信號產(chǎn)生第二組n個頻率信號，所述n個頻率信號的每一個具有和振蕩頻率相關(guān)的不同的頻率，n為大于1的整數(shù)；和
第二選擇電路，用于從所述第二組n個頻率信號中選擇一個信號，使得所選擇的信號被提供作為所述第二周期改變信號。
4、權(quán)利要求3的DRAM設(shè)備，其中
所述第一頻率產(chǎn)生電路包括
第一分頻電路，用于根據(jù)第一參數(shù)劃分所述振蕩頻率以產(chǎn)生所述第一組m個頻率信號，使得所述第一選擇電路選擇所述m個經(jīng)劃分的不同頻率信號的一個信號，和
所述第二頻率產(chǎn)生電路包括
第二分頻電路，用于根據(jù)第二參數(shù)劃分所述第一周期改變信號的所述頻率，以產(chǎn)生所述第二組n個頻率信號，使得所述第二選擇電路選擇所述n個經(jīng)劃分的不同頻率信號的一個信號。
5、權(quán)利要求4的DRAM設(shè)備，還包括
因素提供電路，用于提供與所述DRAM設(shè)備相關(guān)的工藝變化以及和所述DRAM設(shè)備相關(guān)的溫度改變的因素。
6、權(quán)利要求5的DRAM設(shè)備，其中，所述因素提供電路包括
第一因素提供器，用于指定所述第一參數(shù)，使得所述第一頻率產(chǎn)生電路根據(jù)所述指定的第一參數(shù)劃分所述振蕩信號的頻率；和
第二因素提供器，用于指定所述第二參數(shù)，使得所述第二頻率產(chǎn)生電路根據(jù)所述指定的第二參數(shù)劃分所述第一周期劃分信號的頻率。
7、權(quán)利要求6的DRAM設(shè)備，其中
所述第一因素提供器包括
工藝變化提供器，用于提供工藝變化碼來指定所述第一參數(shù)，所述工藝變化碼來自包括DRAM特性的所述工藝變化，和
所述第二因素提供器包括
溫度改變提供器，用于提供溫度改變碼來指定所述第二參數(shù)，所述溫度改變碼來自包括從DRAM設(shè)備感測的溫度的溫度改變。
8、權(quán)利要求7的DRAM設(shè)備，其中
所述工藝變化提供器包括
第一發(fā)生器，用于產(chǎn)生表示DRAM特性的多個變化的工藝變化碼，和
所述溫度改變提供器包括
第二發(fā)生器，用于產(chǎn)生表示所感測的溫度變化的多個溫度改變的溫度改變碼。
9、權(quán)利要求8的DRAM設(shè)備，其中
所述第一發(fā)生器包括
第一譯碼器，用于譯碼所述多個變化和提供所述工藝變化碼，和
所述第二發(fā)生器包括
第二譯碼器，用于譯碼多個溫度改變和提供溫度改變碼。
10、權(quán)利要求9的DRAM設(shè)備，其中
所述第一選擇電路包括
第一信號選擇電路，用于選擇所述第一組頻率信號的m個分頻的其中之一來提供所選擇的信號作為所述第一周期改變信號，和
所述第二選擇電路包括
第二信號選擇電路，用于倍增第二組n個分頻信號并且選擇第二組頻率信號的n個分頻的其中之一來提供所選擇的信號作為所述第二周期改變信號。
11、權(quán)利要求9的DRAM設(shè)備，還包括
電壓產(chǎn)生電路，用于探測所述振蕩電路運行的電壓并且響應(yīng)所探測的電壓產(chǎn)生振蕩電路的偏置電壓，經(jīng)所述偏置電壓偏置的所述振蕩電路，用于執(zhí)行穩(wěn)定的振蕩操作。
12、權(quán)利要求11的DRAM設(shè)備，還包括
工藝變化響應(yīng)電路，用于響應(yīng)所述工藝變化并且提供響應(yīng)信號到所述電壓產(chǎn)生電路，從而提供響應(yīng)電壓到振蕩電路，使得所述振蕩電路根據(jù)所述響應(yīng)電壓變化其振蕩頻率。
13、權(quán)利要求7的DRAM設(shè)備，其中
所述工藝變化提供器包括
編碼提供器，用于提供表示2i的變化碼，i為正或負(fù)整數(shù)的指定第一參數(shù)，所述第一分頻電路將振蕩頻率除以2i，和
所述溫度改變提供器包括
另一編碼提供器，用于提供表示2j的溫度改變碼，j表示指定的第二參數(shù)，j為正或負(fù)整數(shù)，所述第二分頻電路將所述第一周期改變信號的頻率除以2j。
14、權(quán)利要求9的DRAM設(shè)備，還包括
預(yù)定時間設(shè)置電路，用于響應(yīng)所述工藝變化碼和所述溫度改變碼，并且用于在所述工藝變化碼和所述溫度改變碼為預(yù)定的特定碼時提供設(shè)置信號，所述設(shè)置信號設(shè)置預(yù)定的刷新時間。
15、權(quán)利要求9的DRAM設(shè)備，其中
所述第一譯碼器包括
譯碼電路，用于譯碼所述多個變化以提供三位工藝變化碼，和
所述第二譯碼器包括
另一譯碼電路，用于譯碼所述多個溫度改變來提供兩位溫度改變碼。
16、權(quán)利要求6的DRAM設(shè)備，其中，
所述第一刷新時間改變因素提供器包括
溫度改變提供器，用于提供指定所述第一參數(shù)的溫度改變碼，所述溫度改變碼從包括來自所述DRAM設(shè)備所感測的溫度的溫度改變中獲得，和
所述第二刷新時間改變因素提供器包括
工藝變化提供器，用于提供指定所述第二參數(shù)的工藝變化碼，所述工藝變化碼從包括來自DRAM特性的所述工藝變化中獲得。
17、權(quán)利要求16的DRAM設(shè)備，其中
所述溫度改變提供器包括
第一發(fā)生器，用于產(chǎn)生表示所感測溫度變化的多個溫度改變的溫度改變碼，和
所述工藝變化提供器包括
第二發(fā)生器，用于產(chǎn)生表示所述DRAM特性的多個變化的所述工藝變化碼。
18、權(quán)利要求17的DRAM設(shè)備，其中
所述第一發(fā)生器包括
第一譯碼電路，用于譯碼所述多個溫度改變并且提供所述溫度改變碼，和
所述第二發(fā)生器包括
第二譯碼電路，用于譯碼所述多個變化并且提供所述工藝變化碼。
19、權(quán)利要求3的DRAM設(shè)備，其中
所述第一頻率產(chǎn)生電路包括
第一頻率倍增電路，用于根據(jù)第一參數(shù)倍增所述振蕩頻率來產(chǎn)生所述第一組m個頻率信號，使得所述第一選擇電路選擇所述m個倍增不同頻率信號的一個信號，和
所述第二頻率產(chǎn)生電路包括
第二頻率倍增電路，用于根據(jù)第二參數(shù)倍增所述第一周期改變信號的頻率來產(chǎn)生第二組n個頻率信號，使得所述第二選擇電路選擇所述n個倍增的不同頻率信號的一個信號。
20、一種用于自刷新動態(tài)隨機存取存儲器(DRAM)設(shè)備的方法，所述DRAM設(shè)備具有以行和列布置的DRAM單元的陣列，所述陣列的每一DRAM單元被耦合到相應(yīng)行的字線和相應(yīng)列的位線，所述DRAM設(shè)備可在自刷新模式中運行，所述方法包括
提供在所述自刷新模式中啟用的自刷新模式信號；
響應(yīng)所述自刷新模式信號產(chǎn)生振蕩信號以提供基本時間周期；
響應(yīng)兩個刷新時間改變因素的其中之一來改變所述基本時間周期，以提供改變的時間周期，所述時間改變因素包括與所述DRAM設(shè)備相關(guān)的工藝變化因素和與DRAM設(shè)備相關(guān)的溫度改變因素；并且
響應(yīng)另一刷新時間改變因素來進一步改變該改變的時間周期，以提供用于自刷新的進一步改變的時間周期。
21、權(quán)利要求20的方法，其中，改變的步驟包括
根據(jù)所述一個刷新時間改變因素改變所述振蕩信號的重復(fù)周期，以提供具有該改變的時間周期的第一周期改變信號。
22、權(quán)利要求21的方法，其中進一步改變的步驟包括
根據(jù)所述另一刷新時間改變因素改變所述第一周期改變信號的重復(fù)周期，以提供具有進一步改變的時間周期的第二周期改變信號。
23、權(quán)利要求22的方法，其中改變所述振蕩信號的所述重復(fù)周期的步驟包括
根據(jù)第一參數(shù)劃分所述振蕩頻率來產(chǎn)生具有m個分頻的第一組m個頻率信號。
24、權(quán)利要求23的方法，還包括
從所述第一組m個頻率信號中選擇一個，來提供所選擇的信號作為所述第一周期改變信號。
25、權(quán)利要求24的方法，其中，所述改變所述第一周期改變信號的重復(fù)周期的步驟包括
根據(jù)第二參數(shù)劃分所述第一周期改變信號的頻率來產(chǎn)生具有n個分頻的第二組n個頻率信號。
26、權(quán)利要求25的方法，還包括
從所述第二組n個頻率信號中選擇一個，來提供所選擇的信號作為所述第二周期改變信號。
27、權(quán)利要求25的方法，還包括
提供從所述DRAM特性中獲得的工藝變化碼；并且
提供從來自DRAM設(shè)備感測的溫度中獲得的溫度改變碼。
28、權(quán)利要求22的方法，其中，所述改變所述振蕩信號的重復(fù)周期的步驟包括
根據(jù)第一參數(shù)倍增所述振蕩頻率來產(chǎn)生具有m個倍增頻率的第一組m個頻率信號。
29、權(quán)利要求24的方法，其中，所述改變所述第一周期改變信號的重復(fù)周期的步驟包括
根據(jù)第二參數(shù)倍增所述第一周期改變信號的頻率來產(chǎn)生具有n個倍增頻率的第二組n個頻率信號。
30、一種自刷新控制器，用于可以選擇性地在自刷新模式和非自刷新模式中運行的動態(tài)隨機存取存儲器(DRAM)設(shè)備中，所述DRAM設(shè)備具有以行和列布置的DRAM單元的陣列，所述陣列的每一DRAM單元被耦合到相應(yīng)行的字線和相應(yīng)列的位線，所述自刷新控制器包括
模式探測電路，用于探測進入和退出所述自刷新模式以提供自刷新模式信號；
振蕩電路，用于響應(yīng)所述自刷新模式信號產(chǎn)生振蕩信號來提供基本時間周期；和
刷新時間改變電路，用于響應(yīng)與DRAM設(shè)備相關(guān)的工藝變化及與DRAM設(shè)備相關(guān)的溫度改變的兩個刷新時間改變因素的其中之一改變基本時間周期，來提供改變的時間周期，并且進一步響應(yīng)另一刷新時間改變因素來改變該改變的時間周期，以提供用于自刷新的進一步改變的時間周期。
全文摘要
一種動態(tài)隨機存取存儲器(DRAM)設(shè)備具有以行和列布置的DRAM單元的陣列。所述陣列的每一DRAM單元被耦合到相應(yīng)行的字線和相應(yīng)列的位線。模式探測器用于探測進入和退出所述自刷新模式且提供自刷新模式信號。振蕩電路響應(yīng)所述自刷新模式信號產(chǎn)生振蕩信號來產(chǎn)生基本時間周期。第一分頻器/時間周期倍增器根據(jù)和DRAM設(shè)備相關(guān)的工藝變化因素改變基本時間周期。第二分頻器/時間周期倍增器根據(jù)和DRAM設(shè)備相關(guān)的溫度改變因素進一步改變已經(jīng)改變的時間周期。在自刷新模式中，刷新存儲在DRAM單元中的數(shù)據(jù)。根據(jù)所述兩個因素，DRAM設(shè)備執(zhí)行并且實現(xiàn)可靠的自刷新用于可變的DRAM單元保持時間。
文檔編號G11C11/403GK101432817SQ200780015190
公開日2009年5月13日 申請日期2007年3月30日 優(yōu)先權(quán)日2006年4月28日
發(fā)明者潘弘柏 申請人:莫塞德技術(shù)公司