專利名稱：在sram設計中使用雙柵極晶體管提升讀/寫邊界的制作方法
技術領域：
本發(fā)明一般涉及集成電路，特別涉及存儲器單元設計，尤其涉及靜態(tài)隨機存取存 儲器(SRAM)單元的結構和操作。
背景技術：
靜態(tài)隨機存取存儲器(SRAM)通常用在集成電路中。SRAM單元具有無需刷新而保 存數(shù)據(jù)的有利特性。SRAM單元可以包括不同數(shù)量的晶體管，因此經(jīng)常以晶體管的數(shù)量命名， 比如，六晶體管(6-T)SRAM，八晶體管(8-T)SRAM，以及類似名稱。晶體管典型地構成了存儲 比特的數(shù)據(jù)鎖存器。增加額外的晶體管用于控制晶體管存取。SRAM單元典型地以具有行 和列的陣列排布。典型地，每行的SRAM單元連接到確定當前SRAM單元是否被選中的字線。 每列的SRAM單元連接到用于對SRAM單元存入比特或者讀出比特的位線(或者一對位線)。
隨著集成電路的微型化，集成電路的電源電壓和存儲器電路的工作電壓也隨之減 小。從而，用以顯示對SRAM單元的比特能穩(wěn)定讀出和寫入的SRAM單元讀寫邊界(margin) 也降低了。由于靜態(tài)噪聲的存在，降低的讀寫邊界在具體讀寫操作中可能導致錯誤。進一 步，隨著電源電壓的降低，操作速度也隨之降低。 已經(jīng)采用了各種方法降低在讀寫工作時SRAM單元的電源電壓。比如，圖1示出了 包括SRAM單元100和SRAM單元200的自反饋六晶體管(6_T) SRAM單元列的一部分。在 SRAM單元100和200中，傳輸門(pass-gate)晶體管102/104和202/204都是包括前柵極 110/114和210/214以及后柵極112/116和212/216的雙柵極晶體管。傳輸門晶體管的后 柵極112/116和212/216分別連接到存儲節(jié)點106/108和206/208。在寫入操作中，選中 SRAM單元100以從位線BL寫入"l" (VDD)以及從位線BLB寫入"O" (VSS) 。 SRAM單元200 未被選中。節(jié)點106在高電位，因此傳輸門晶體管102的后柵極112被導通。從而，在寫入 操作中增強了傳輸門晶體管102，增強了 SRAM單元100的寫入能力。 然而，上述討論的結構是有缺陷的。對于未選中的SRAM單元200，假設節(jié)點206也 存儲了 "1"，由于實際上傳輸門晶體管202的后柵極連接到節(jié)點206，因此各個傳輸門晶體 管202也增強了 。從而，由于位線BLB位于電壓VSS，傳輸門晶體管202可能部分導通，或者 至少具有較高的漏泄電流。這可能導致SRAM單元200的錯誤翻轉。這種常用結構的其他 問題是SRAM單元100和200需要以具有Z字形圖案的P阱或N阱區(qū)域的方式排布，這種方 式負面影響各個SRAM單元的可測量性。因此，需要替代解決方案解決上述問題。

發(fā)明內容
根據(jù)本發(fā)明的一個方面，一種集成電路結構包括靜態(tài)隨機存取存儲器(SRAM)單
元。該SRAM單元包括上拉晶體管和與該上拉晶體管構成反相器的下拉晶體管。該下拉晶
體管包括連接到上拉晶體管的柵極的前柵極，和與前柵極解耦的后柵極。 根據(jù)本發(fā)明的另一個方面，一種集成電路結構包括字線和Y方向選擇線。該SRAM
單元耦合到字線。該SRAM單元包括具有第一上拉晶體管的 一反相器，和耦合到該第一上拉晶體管的第一下拉晶體管，其中第一下拉晶體管具有第一前柵極和第一后柵極。SRAM單 元進一步還包括具有第二上拉晶體管并交叉耦合到第一反相器的第二反相器；以及耦合到 第二上拉晶體管的第二下拉晶體管。第二下拉晶體管具有第二前柵極和第二后柵極。第一 后柵極和第二后柵極連接到Y方向選擇線。 根據(jù)本發(fā)明的又一方面，一種集成電路結構包括以具有行和列的陣列排布的SRAM 單元，其中每個SRAM單元包括第一反相器和第二反相器。第一反相器耦合到電源電位節(jié) 點，以及具有一個第一上拉晶體管和耦合到該第一上拉晶體管的一個第一下拉晶體管。第 一下拉晶體管具有一個第一前柵極和一個第一后柵極。第二反相器交叉耦合到第一反相器 和電源電壓節(jié)點。第二反相器具有一個第二上拉晶體管和一個耦合到該第二上拉晶體管的 第二下拉晶體管。第二下拉晶體管具有第二前柵極和第二后柵極，其中第二后柵極和第二 后柵極是互連的。該集成電路結構進一步包括在列方向延伸的Y方向選擇線，其中每個Y 方向選擇線耦合到同一列中所有SRAM單元的第一后柵極和和第二后柵極。
本發(fā)明的有益特性包括具有改進的寫入性能、在睡眠模式工作時低漏泄電流的可 靠SRAM單元，以及改進的讀出抗干擾性。此外基本沒有芯片面積浪費。


為了更完整地理解本發(fā)明及其有益特性，現(xiàn)在結合附圖參考下面的描述，其中
圖1示出了傳輸門晶體管的后柵極與各自SRAM單元的存儲節(jié)點相連的兩種傳統(tǒng) 6-T靜態(tài)隨機存取存儲器(SRAM)單元； 圖2示出了本發(fā)明的一個具體實施例，其中SRAM單元中下拉晶體管的后柵極是互 連的； 圖3示出了一種SRAM陣列，其中同一列中SRAM單元的所有下拉晶體管的后柵極 是互連的，并且由后柵極控制器控制； 圖4示出了雙柵極鰭式場效應晶體管(FinFET)的橫截面圖；禾口
圖5示出了本發(fā)明的一個具體實施例的示例性排布。
具體實施例方式
下面具體描述本發(fā)明具體實施例的制作和使用。然而，應該理解，本發(fā)明的具體實 施例提供了很多適用的發(fā)明構思，可以實施于很多具體情況中。所討論的具體實施例僅僅 說明制作和使用本發(fā)明的具體方法的，并不是限制本發(fā)明的范圍。 本發(fā)明提供了一種新型靜態(tài)隨機存取存儲器(SRAM)單元。下面描述具體實施例 的變化和工作。在貫穿本發(fā)明的各種視圖和示例性具體實施例中，同一引用數(shù)字用于指示 同一元件。 圖2示出了本發(fā)明的一個包括六晶體管(6-T) SRAM單元10和20的具體實施例。 SRAM單元10包括上拉晶體管(PMOS晶體管)PU1和PU2，下拉晶體管(NM0S晶體管)PD1和 PD2，和傳輸門晶體管PG1和PG2。上拉晶體管PU1和下拉晶體管PD1的漏極互連形成一個 反相器，以及上拉晶體管PU2和下拉晶體管PD2的漏極互連形成另一個反相器。兩個反相器 交叉耦合形成數(shù)據(jù)鎖存器。數(shù)據(jù)鎖存器的存儲節(jié)點X0通過傳輸門晶體管PG2耦合到位線 BL，同樣存儲節(jié)點XI通過傳輸門晶體管PG2耦合到位線BLB。存儲節(jié)點X0和XI是經(jīng)常處于相反邏輯電平(邏輯高或者邏輯低)的互補節(jié)點。傳輸門晶體管PG1和PG2的柵極連接 到字線WL。 SRAM單元IO耦合于電源電壓(經(jīng)常稱為工作電壓)VDD和VSS之間。SRAM單 元20具有和SRAM10相同的結構。為了方便描述，SRAM單元20中的每個元件使用和SRAM 單元10中對應元件相同的參考符號，并且每個參考符號后添加標記"'"。
下拉晶體管PD1和PD2均為具有一個前柵極14/16和一個后柵極12/18的雙柵極 晶體管。下拉晶體管PD1和PD2的前柵極14/16分別連接到上拉晶體管PU1和PU2的對應 柵極。下拉晶體管PD1和PD2各自的后柵極12/18互連，并且連接到Y方向選擇線YSEL。 類似地，下拉晶體管PD1'和PD2'均為具有前柵極14' /16'和12' /18'的雙柵極晶體 管。下拉晶體管PD1'和PD2'的前柵極14' /16'分別連接到上拉晶體管PU1'和PU2' 的柵極。下拉晶體管PD1'和PD2'各自的后柵極12'和18'互連，并且連接到Y方向選 擇線YSEL'。晶體管PG1、 PG2、 PU1和PU2，以及晶體管PG1' 、 PG2' 、 PU1'和PU2'均可 以是包括僅一個柵極的單柵極晶體管，或者是具有前柵極和后柵極互連后起單柵極晶體管 作用的雙柵極晶體管。 Y方向選擇線YSEL'和Y方向選擇線YSEL相互隔離，并且可以同時施加不同電 壓。如隨后段落將詳細介紹的，根據(jù)連接SRAM單元的各自工作來確定優(yōu)選電壓。在下面的 說明中，假設SRAM單元10被選中進行寫入和讀出操作，而SRAM單元20未被選中。
在寫入操作中，SRAM單元IO被選中進行寫入，這樣字線WL載有一個邏輯高信號 "1"，比如，電位VDD。在一個具體實施例中，Y方向選擇線YSEL載有一個低電位，比如，低于 傳輸門晶體管PD1的后柵極12和傳輸門晶體管PD2的后柵極18的閾值電位。在另一個具 體實施例中，Y方向選擇線YSEL上施加的電位VSS可以是地電位(0V)。在又一個具體實 施例中，Y方向選擇線YSEL施加了負電位，比如，在0V和大約-0. 2V之間，較低的電位會使 SRAM單元10變弱。低電壓削弱下拉晶體管PD1和PD2。這相當于減少SRAM單元10中的 e比率。假設在寫入操作之前，節(jié)點X0存儲了一個"1"，而節(jié)點X1存儲了一個"0"，以及位 線BL具有一個"l"，和位線BLB具有一個"0"，由于削弱的下拉晶體管PD1，很容易將節(jié)點 X0從"0"拉到"1"。寫入操作從而更加簡單和快速。 在SRAM單元10寫入的時候，未選中的SRAM單元20正經(jīng)歷虛擬讀出操作。Y方向 選擇線YSEL'設置到高電位。從而，下拉晶體管PD1加強了 。這減少了對SRAM單元20的 虛擬讀出干擾。比如，如果節(jié)點XO'存儲了一個"O"，由于位線BL'和BLB'都預加到VDD， 所以將節(jié)點XO'從"0"拉到"1"將更加困難。這樣，未選中的SRAM單元20中存儲的值將 仍然可靠。 在SRAM單元10的讀出操作中，字線WL載有邏輯高信號"1 "。 Y方向選擇線YSEL 和YSEL'都載有相對于下拉晶體管PD1、PD2、PD1'和PD2'的后柵極的高電壓，比如，大約 0. 2V或者VDD。施加到選中的SRAM單元10上的高電壓增強了下拉晶體管PD1和PD2，這相 當于提高了 SRAM單元10和20中的13比率。假設這時，節(jié)點X0存儲了一個"1"，而節(jié)點 XI存儲了一個"O"，以及位線BL、BL' 、BLB和BLB'都預加到"l"，由于增強的下拉晶體管 PD1，對SRAM單元10的讀出干擾減小了。讀出操作從而更加可靠。類似地，增強的下拉晶 體管PD1'也使對SRAM單元20的虛擬讀出干擾減小了 。 在SRAM單元10的讀出和寫入操作中，SRAM單元10的未選中行的SRAM單元(圖 2中未示出，請參照圖3)關閉它們的字線WL，其中，未選中的行是沒有選中進行讀出和寫入的SRAM單元的行。從而，未選中行的未選中SRAM單元不受Y方向選擇線YSEL和YSEL'上 電位的影響，并且存儲在這些SRAM單元中的值不變。 在睡眠模式中，其可以是掉電過程的一部分，所有字線WL被關閉，并且SRAM單元 既不寫入也不讀出。這樣，SRAM單元的泄漏變成了主要關注點之一。再次參照圖2，包括 YSEL和YSEL'的所有Y方向選擇線優(yōu)選地連接到低電壓，更優(yōu)選地連接到接地電壓(0V)， 甚至更優(yōu)選地連接到負電壓，從而減少從下拉晶體管PD1、PD2、PD1'和PD2'的泄漏。進一 步，所有SRAM單元中的所有下拉晶體管優(yōu)先地完全關閉。從而，在選中的SRAM單元的寫入 操作中，連接到Y方向選擇線YSEL和YSEL'的電位具有比連接到選中的SRAM單元的YSEL 上的電位更低的值(更趨向于負值)。 圖3示出了包括以行和列安排的多個SRAM單元的SRAM陣列28的一部分。SRAM單 元由S及其后指示行號的數(shù)字和指示列號的數(shù)字所標識，兩個數(shù)字都用括號括起。字線WL、 位線BL和BLB和Y方向選擇線也使用各自的行號和列號標記。SRAM陣列28中每個SRAM 單元的詳細結構請參照圖2。 所有Y方向選擇線YSEL連接到控制Y方向選擇線YSEL上電壓的后柵極控制器上， 所以，如上所述，不同的Y方向選擇線YSEL在同一操作中可以具有不同的電壓，以及在同一 Y方向選擇線YSEL在不同的操作中可以具有不同的電壓。在一個示例性具體實施例中，Y 方向選擇線YSEL上的信號通過反相各自已知列選擇線(沒有示出)上的信號而產(chǎn)生，就是 每個列選擇線上的信號被反相器(沒有示出)反相而產(chǎn)生同一列中Y方向選擇線YSEL上 的信號。在這種情況中，后柵極控制器包括一個連接到多個列選擇線和多個反相器(沒有 示出)的1/0控制器，而每個反相器連接到一個列選擇線。 如圖2所示的下拉晶體管PD1、 PD2、 PD1'和PD2可以使用鰭式場效應晶體管 (FinFET)實現(xiàn)。圖4所示為示例性雙柵極FinFET PD1，示出了 FinFET的截面圖。FinFET PD1包括半導體鰭32、柵極電介質34、鰭32 —側壁上的前柵極14和鰭32另一側壁上的后 柵極12。應該理解，在雙柵極晶體管中"前柵極"和"后柵極"的命名是相對的，并且可以被 反轉。鰭32優(yōu)先地具有小寬度W，因此當前柵極14控制的溝道和后柵極12控制的溝道都 關閉時，整個鰭就關閉了。前柵極14和后柵極12的形成包括形成柵電極層和構圖(或者 拋光)該柵電極層。在柵電極層構圖/拋光時，蝕刻鰭32頂上的一部分柵電極層以使前柵 極14和后柵極12互相分開。雙柵極下拉晶體管PD1、PD2、PD1'和PD2'除了 FinFET也具 有其他的實現(xiàn)方式。另一個選擇是，通過拋光柵電極層從而去除柵極電介質34上表面的所 有柵電極層來形成前柵極14和后柵極12。形成的前柵極14和后柵極12的上表面用虛線 示出。 應該了解，雖然在本發(fā)明的具體實施例中示出了 6-TSRAM單元，但是本發(fā)明的構 思可以應用到具有不同晶體管數(shù)量和具有不同結構的其他SRAM單元。本領域內的技術人 員，在上述內容指導和啟發(fā)下，能夠具體實現(xiàn)本發(fā)明。 圖5示出了圖2所示的SRAM單元10的示例性排布，其中同一參考數(shù)字用于指示 同一元件。注意，本發(fā)明的具體實施例可以不采用Z字形構圖的P阱或N阱區(qū)域排布。因 此，本發(fā)明的具體實施例具有好的可測量性。另外，本發(fā)明的具體實施例具有改進的讀寫性 能、改進的可靠性和改進的VCC最小值。然而，這些改進的實現(xiàn)并不用犧牲芯片面積。
雖然已經(jīng)詳細描述了本發(fā)明及其優(yōu)點，但是應該理解，在此基礎上做出的各種變
7化、置換和修改都不能脫離所附權利要求限定的本發(fā)明的精神和范圍。而且，本發(fā)明應用的范圍并不限于說明書中描述的處理、機器、制造、上述組合、手段、方法和步驟的具體實施例。本領域的技術人員很容易從本發(fā)明的公開中獲得現(xiàn)在已知或者以后發(fā)展的處理、機器、制造、上述組合、手段、方法或者步驟，可以根據(jù)本發(fā)明利用所述對應具體實施例，充分實現(xiàn)相同的功能或者充分獲得相同的結果。從而，所附權利要求用于包含其范圍內的這些處理、機器、制造、上述組合、手段、方法或步驟。另外，每個權利要求構成一個單獨的具體實施例，而各種權利要求和實施例的組合在本發(fā)明范圍內。
權利要求
一種集成電路結構，包括靜態(tài)隨機存取存儲器(SRAM)單元，包括第一上拉晶體管；和與所述第一上拉晶體管形成第一反相器的第一下拉晶體管，其中，所述第一下拉晶體管包括一連接到所述第一上拉晶體管的柵極的前柵極，以及一與所述第一前柵極解耦的后柵極。
2. 根據(jù)權利要求1所述的集成電路結構，其中所述SRAM單元進一步包括 第二上拉晶體管；禾口與所述第二上拉晶體管形成一第二反相器的第二下拉晶體管，其中，所述第一反相器 和所述第二反相器交叉耦合，以及其中，所述第二下拉晶體管包括連接到所述第二上拉晶 體管的柵極的前柵極，和與所述第一下拉晶體管的所述后柵極耦合的后柵極，其中所述第 一下拉晶體管的所述后柵極直接連接到所述第二下拉晶體管的所述后柵極。
3. 根據(jù)權利要求1所述的集成電路結構，其中進一步包括一耦合到所述第一下拉晶體 管的所述后柵極的后柵極控制器，其中所述后柵極控制器配置為在所述SRAM單元的第一 操作中向所述第一下拉晶體管的所述后柵極施加第一電壓，以及在所述SRAM單元的第二 操作中向所述第一下拉晶體管的后柵極施加與所述第一電壓不同的第二電壓。
4. 根據(jù)權利要求3所述的集成電路結構，其中所述第一操作是寫入操作，所述第二操作是讀出操作，并且其中所述第一電壓低于所述第一下拉晶體管的所述后柵極的閾值電 壓，和所述第二電壓高于所述閾值電壓。
5. 根據(jù)權利要求3所述的集成電路結構，其中所述的第一操作是寫入操作，所述第二 操作是讀出操作，以及其中所述第一電壓是接地電壓，和所述第二電壓基本等于所述SRAM 單元的正向電源電壓VDD。
6. —種集成電路結構，包括 字線；第一Y方向選擇線；耦合到所述字線的第一靜態(tài)隨機存儲器(SRAM)單元，包括第一反相器，包括 第一上拉晶體管；禾口耦合到所述第一上拉晶體管的第一下拉晶體管，包括第一前柵極和第一后柵極；禾口 交叉耦合到所述第一反相器的第二反相器，包括 第二上拉晶體管；禾口耦合到所述第二上拉晶體管的第二下拉晶體管，包括第二前柵極和第二后柵極，其中 所述第一后柵極和所述第二后柵極連接到所述第一 Y方向選擇線。
7. 根據(jù)權利要求1或6所述的集成電路結構，其中所述第一下拉晶體管是包括鰭的鰭 式場效應晶體管(FinFET)，以及其中所述第一前柵極位于所述鰭的第一側壁，和所述后柵 極位于所述第一側壁對面的所述鰭的第二側壁。
8. 根據(jù)權利要求6所述的集成電路結構，其中所述第一上拉晶體管和所述第二上拉晶 體管是單柵極晶體管。
9. 根據(jù)權利要求6所述的集成電路結構，進一步包括在所述第一反相器和第一位線之間耦合的第一傳輸門晶體管，和在所述第二反相器和第二位線之間耦合的第二傳輸門晶體 管，其中所述第一傳輸門晶體管和所述第二傳輸門晶體管是單柵極晶體管。
10. 根據(jù)權利要求6所述的集成電路結構，進一步包括具有耦合到所述第一Y方向選擇 線的第一輸出的后柵極控制器，其中所述后柵極控制器配置為在所述第一 SRAM單元的第 一操作中向所述第一Y方向選擇線施加第一電壓，和在所述SRAM單元的第二操作中向所述 第一 Y方向選擇線施加與所述第一電壓不同的第二電壓。
11. 根據(jù)權利要求6所述的集成電路結構，進一步包括耦合到所述字線的第二SRAM單元，包括附加下拉晶體管，其中所述附加下拉晶體管包 括附加前柵極和附加后柵極；連接到所述附加后柵極的第二 Y方向選擇線；禾口后柵極控制器，包括耦合到所述第一 Y方向選擇線的第一輸出和耦合到所述第二 Y方 向選擇線的第二輸出，其中所述后柵極控制器配置以在寫入操作中向所述第一Y方向選擇 線施加第一電壓，和在所述寫入操作中向所述第二Y方向選擇線施加高于所述第一電壓的 第二電壓，以及其中所述第一 SRAM單元被選中用于所述寫入操作，而所述第二 SRAM單元并 被未選中用于所述寫入操作。
12. 根據(jù)權利要求6所述的集成電路結構，其中所述第一上拉晶體管和所述第二上拉 晶體管是PM0S晶體管，而所述第一下拉晶體管和所述第二下拉晶體管是NMOS晶體管。
13. —種集成電路結構，包括包括行和列的陣列排布的靜態(tài)隨機存取存儲器(SRAM)單元，其中每個所述SRAM單元 包括耦合到電源電壓節(jié)點的第一反相器，包括 第一上拉晶體管；禾口耦合到所述第一上拉晶體管的第一下拉晶體管，其中所述第一下拉晶體管包括第一前 柵極和第一后柵極；禾口交叉耦合到所述第一反相器并耦合到所述電源電壓節(jié)點的第二反相器，所述第二反相 器包括第二上拉晶體管；禾口耦合到所述第二上拉晶體管的第二下拉晶體管，其中所述第二下拉晶體管包括第二前 柵極和第二后柵極，以及其中所述第一后柵極和第二后柵極互連；禾口在列方向延伸的Y方向選擇線，其中每個所述Y方向選擇線耦合到同一列中所有所述 SRAM單元的所述第一后柵極和所述第二后柵極。
14. 根據(jù)權利要求13所述的集成電路結構，其中所述第一上拉晶體管和所述第二上拉 晶體管是具有分別連接到所述第一下拉晶體管的所述前柵極和所述第二下拉晶體管的所 述前柵極的單柵極晶體管。
15. 根據(jù)權利要求13所述的集成電路結構，進一步包括一具有多個輸出的后柵極控制 器，其中所述多個輸出的每一個連接到一個所述Y方向選擇線。
全文摘要
一種集成電路結構包括靜態(tài)隨機存取存儲器(SRAM)單元。SRAM單元包括上拉晶體管和與該上拉晶體管形成反相器的一下拉晶體管。該下拉晶體管包括連接到該上拉晶體管的柵極的前柵極，和與該前柵極解耦的后柵極。
文檔編號G11C11/40GK101770805SQ20091014385
公開日2010年7月7日 申請日期2009年5月31日 優(yōu)先權日2008年12月29日
發(fā)明者吳瑞仁, 陳炎輝 申請人:臺灣積體電路制造股份有限公司