專利名稱：具有時鐘偏移發(fā)生器的存儲器器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有時鐘偏移發(fā)生器的存儲器器件。
背景技術(shù)：
在雙端口靜態(tài)隨機存取存儲器(SRAM)中，通常會出現(xiàn)可能影響最小輸入電壓 Vccmin的“讀取-干擾-寫入”和“寫入-干擾-寫入”現(xiàn)象。例如，當(dāng)在一個端口(例如， “A-端口”)進行寫入操作，并且在另一個端口(例如，“B-端口 “)同時進行虛擬讀取操作時，可能會出現(xiàn)“讀取-干擾-寫入”的情況。假設(shè)寫入/讀取地址指定的行相同，但是列不同，結(jié)果可能是(1)指定-位由A-端口寫入，由B-端口虛擬讀?。?2) B-端口 BL在VDD 電平下預(yù)充電，從而使得虛擬讀取經(jīng)常干擾A-端口的電壓電平，從而影響A-端口的寫入操作；以及⑶降低“寫入-位”的Vrcmin，這可以通過測試結(jié)果確定。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)，本發(fā)明提供了一種存儲器器件，包括存儲器元件，容納在殼體中， 其中，所述存儲器元件支持所述存儲器器件的至少兩個基本同時的操作，所述基本同時的 (coincident)操作包括讀取操作和寫入操作中的一種；以及時鐘偏移發(fā)生器，容納在所述殼體中，與所述存儲器元件相連接，其中，將至少兩個時鐘信號施加到所述存儲器元件中， 并且，其中，所述時鐘偏移發(fā)生器產(chǎn)生至少兩個穩(wěn)定和平衡的時鐘信道，所述時鐘信道與所述至少兩個用于所述存儲器器件操作計時的時鐘信號相關(guān)。根據(jù)本發(fā)明所述的存儲器器件，進一步包括時鐘發(fā)生器和時鐘偏移控制邏輯元件。根據(jù)本發(fā)明所述的存儲器器件，其中，所述時鐘偏移控制邏輯元件設(shè)計為響應(yīng)所述存儲器器件的不同的讀取/寫入狀態(tài)，從而改變所述至少兩個時鐘信號的時序。根據(jù)本發(fā)明所述的存儲器器件，其中，所述組合邏輯配置為對所述至少兩個時鐘信號的至少一個，分別進行延遲和虛擬裝載中的至少一種。根據(jù)本發(fā)明所述的存儲器器件，其中，所述組合邏輯產(chǎn)生延遲的或者虛擬裝載的信號，所述信號聯(lián)合以操作用于讀取操作和寫入操作中的至少一個的所述存儲器元件。根據(jù)本發(fā)明所述的存儲器器件，其中，所述組合邏輯產(chǎn)生在所述存儲器元件的讀取-讀取模式中基本一致的第一時鐘信號和第二時鐘信號。根據(jù)本發(fā)明所述的存儲器器件，其中，在所述存儲器元件的寫入-讀取模式中，所述組合邏輯在所述第一時鐘信號的上升沿和下降沿之間，產(chǎn)生所述第二時鐘信號的上升沿。根據(jù)本發(fā)明所述的存儲器器件，其中，在寫入-寫入模式中，所述組合邏輯在所述第一時鐘信號的上升沿和下降沿之后，產(chǎn)生所述第二時鐘信號的上升沿。根據(jù)本發(fā)明所述的存儲器器件，其中，所述存儲器元件包括讀取-寫入控制邏輯、 地址寄存器、解碼器、以及存儲器陣列中的至少一種。根據(jù)本發(fā)明所述的一種在存儲器芯片中產(chǎn)生時鐘信號的方法，包括在所述存儲器芯片中提供存儲器元件，其中，所述存儲器元件支持所述存儲器器件的讀取操作和寫入操作，所述操作可以包括操作讀取-讀取操作模式、讀取-寫入操作模式以及寫入-寫入操作模式中的一種；在所述存儲器芯片中提供時鐘偏移發(fā)生器；產(chǎn)生與至少兩個時鐘信號相關(guān)的至少兩個穩(wěn)定和平衡的時鐘信道，在所述通道上產(chǎn)生所述讀取操作和寫入操作的信號控制時序，其中，所述時序根據(jù)不同的模式而變化，其中，所述讀取操作和所述寫入操作基本同時進行；以及將所述至少兩個時鐘信號發(fā)送到所述存儲器元件。根據(jù)本發(fā)明所述的方法，進一步包括延遲和/或虛擬裝載所述至少兩個時鐘信號。根據(jù)本發(fā)明所述的方法，進一步包括在控制所述讀取操作和寫入操作的時序期間，將經(jīng)過延遲的信號和經(jīng)過虛擬裝載的信號發(fā)送到所述存儲器元件。根據(jù)本發(fā)明所述的方法，進一步包括在讀取-讀取模式中產(chǎn)生基本一致的第一時鐘信號和第二時鐘信號。根據(jù)本發(fā)明所述的方法，進一步包括在寫入-讀取模式中，在所述第一時鐘信號的上升沿和下降沿之間，產(chǎn)生所述第二時鐘信號的上升沿。根據(jù)本發(fā)明所述的方法，進一步包括在寫入-寫入模式中，在所述第一時鐘信號的上升沿和下降沿之后，產(chǎn)生所述第二時鐘信號的上升沿。根據(jù)本發(fā)明所述的一種存儲器電路，包括殼體，限定出所述存儲器器件的封裝； 存儲器元件，位于所述殼體中，支持所述存儲器件的讀取操作和寫入操作，其中，在限定了存儲器器件的不同操作模式的不同組合中，多個操作可以基本同時進行；以及時鐘偏移發(fā)生器，將第一時鐘信號和第二時鐘信號發(fā)送到所述存儲器元件，其中，所述時鐘偏移發(fā)生器產(chǎn)生所述第一時鐘信號和所述第二時鐘信號，所述第一時鐘信號和所述第二時鐘信號在至少一種模式中基本一致，而在至少一種其他模式中偏移。根據(jù)本發(fā)明所述的存儲器電路，其中，所述時鐘偏移發(fā)生器包括組合邏輯，延遲或者虛擬裝載所述第一時鐘信號和所述第二時鐘信號。根據(jù)本發(fā)明所述的存儲器電路，其中，所述組合邏輯將經(jīng)過延遲的或者經(jīng)過虛擬裝載的信號發(fā)送到所述存儲器單元。根據(jù)本發(fā)明所述的存儲器電路，其中，在讀取-讀取模式中，所述組合邏輯產(chǎn)生基本一致的時鐘沿，并且，在寫入-讀取模式中，在所述第一時鐘信號的上升沿和下降沿之間，產(chǎn)生所述第二時鐘信號的上升沿。根據(jù)本發(fā)明所述的存儲器電路，其中，在讀取-讀取模式中，所述組合邏輯產(chǎn)生基本一致的時鐘沿，并且，在寫入-寫入模式中，在所述第一時鐘信號的上升沿和下降沿之后，產(chǎn)生所述第二時鐘信號的上升沿。


附圖示出了本發(fā)明的優(yōu)選實施例，以及與本發(fā)明相關(guān)的其他信息，其中圖1是示出了具有時鐘偏移發(fā)生器的存儲器器件的實施例的總體結(jié)構(gòu)圖；圖2是示出了具有時鐘偏移控制邏輯的存儲器器件(比如圖1中示出的)的實施例的高階結(jié)構(gòu)圖；圖3是示出了存儲器器件(比如圖2中所示出的)的實施例的更詳細的結(jié)構(gòu)圖；圖4是示出了時鐘偏移控制邏輯(比如圖3中所示出的)的實施例的更詳細的結(jié)構(gòu)圖；圖5-圖7分別示出了在讀取-讀取模式，寫入-讀取模式，和寫入-寫入模式中， 來自時鐘偏移控制邏輯(比如圖3中示出的)的輸出波形的實施例；其中圖5所示的RR讀取-讀取模式中，使用相同的CLK，圖6所示的WR寫入-讀取模式中，將clki-rd上升沿偏移到在clki-wt上升沿之后，圖7所示的Wff寫入-寫入模式中，將Clki2-wt上升沿偏移到 clki-wt上升沿之后。圖8是示出了由時鐘偏移控制邏輯(比如圖3中示出的)產(chǎn)生的時鐘偏移控制表； 以及圖9是示出用于制造和使用存儲器器件(比如圖1中示出)的方法的流程圖。
具體實施例方式首先，通過參考附圖對于示例性的存儲器器件進行描述。盡管詳細地描述了這些存儲器器件，但是這些只用于說明，并且可以作出各種改變。在描述了示例性存儲器器件之后，提供了存儲器器件的流程圖的實例，以解釋與至少兩個時鐘信號相關(guān)的穩(wěn)定和平衡的時鐘信道在根據(jù)某些優(yōu)選示例的存儲器器件中產(chǎn)生的方式。圖1是示出了具有時鐘偏移發(fā)生器110的存儲器器件100的實施例的總體結(jié)構(gòu)圖。存儲器器件100可以是，但不限于，雙端口靜態(tài)隨機存取存儲器(SRAM)或任意其他類型的存儲芯片。存儲器器件100包括殼體125、存儲器元件105、和時鐘偏移發(fā)生器110。殼體125可以限定為存儲器器件100的封裝。存儲器元件105容納在殼體125中，支持存儲器器件的至少兩個基本同時發(fā)生的操作，該基本同時發(fā)生的操作包括讀取操作和寫入操作中的一種。時鐘偏移發(fā)生器110容納在殼體125中，并且向存儲器元件105發(fā)送至少兩個時鐘信號。時鐘偏移發(fā)生器110產(chǎn)生與至少兩個時鐘信號相關(guān)的穩(wěn)定和平衡的時鐘信道， 用于為存儲器器件的操作計時。時鐘偏移發(fā)生器110包括產(chǎn)生時鐘信號的時鐘發(fā)生器115 和用于穩(wěn)定與平衡時鐘信道的時鐘偏移控制邏輯120。時鐘偏移控制邏輯120將在圖2-圖 8中作進一步描述。圖2是示出了具有時鐘偏移控制邏輯元件120的存儲器器件100(比如圖1中示出的)的實施例的高階結(jié)構(gòu)圖。由時鐘發(fā)生器115產(chǎn)生時鐘信號A(CLK_A)和時鐘信號B(CLK_B)，并且將該時鐘信號A(CLK_A)和時鐘信號B (CLK_B)發(fā)送給時鐘偏移控制邏輯 120，時鐘偏移控制邏輯120將CLK_A和CLK_B數(shù)據(jù)處理成時鐘信號Ai (CLKAi)和時鐘信號 Bi (CLKBi)。通常，存儲器器件100支持三種操作讀取，寫入和待機，這些可以通過利用讀取-寫入控制邏輯元件205、210，緩沖器215、220，地址寄存器225、230，解碼器235J40、
5對5、250，存取器陣列255，靈敏放大器沈0J65，和數(shù)據(jù)輸出控制器270、275來實現(xiàn)。多個操作可以以不同的組合基本同時地進行，不同的組合形成了存儲器器件100的操作的不同模式。除了一組地址位以外，使用時鐘信號A和B(CLK_A*CLK_B)，芯片使能信號(CEB_A 和CEB_B)，寫入信號(WEB_A和TOB_B)，和輸出使能信號(0ΕΒ_Α和0ΕΒ_Β)，陣列255可以在其尋址空間的任何位置讀取或者寫入數(shù)字數(shù)據(jù)字。存儲器訪問可以是同步的，并且可以由時鐘信號的上升沿觸發(fā)。輸入地址、輸入數(shù)據(jù)、寫入使能、輸出使能和芯片使能可以由時鐘信號的上升沿鎖存。這種時鐘信號通常要么用于位線的預(yù)充電，要么用于啟動讀取操作或?qū)懭氩僮?，或用于上述兩者。在上半個時鐘周期期間，位線預(yù)充電為高，在下半時鐘周期，可以進行讀取操作或?qū)懭氩僮鳌Ｈ绻麑懭胧鼓苄盘?WEB)，和芯片使能信號(CEB_A* CEB_B)在時鐘信號的上升沿生效，則存儲器器件100中的寫入周期開始。輸入信號(DIN_A和DIN_B)寫入存儲器陣列 255的存儲器單元或者空間。類似地，如果芯片使能信號和輸出使能信號(0ΕΒ_Α*0ΕΒ_Β) 生效，并且寫入使能信號在時鐘信號的上升沿處為低，則讀取周期開始。將由施加到存儲器陣列的地址所指定的存儲器器件位置的內(nèi)容驅(qū)動到數(shù)據(jù)輸出總線(D0UT_A和D0UT_B)上。 待機模式可以降低無操作(例如，當(dāng)CEB = 1時)期間的功率消耗。圖3是示出了存儲器器件100(比如圖2中所示出的)的實施例的更詳細的結(jié)構(gòu)圖，尤其詳細描述了存儲器陣列255。相似的部件使用相同的參考數(shù)字標(biāo)記，比如時鐘偏移控制邏輯120，讀取-寫入控制邏輯205、210，和解碼器235、M0、M5、250。然而，如所示，地址寄存器A255(圖2、與行地址寄存器A305、列地址寄存器A315 —起實現(xiàn)，并且，地址寄存器8230(圖幻與行地址寄存器B340和列地址寄存器B310 —起實現(xiàn)，如圖3所示。同時， 圖3還示出，存儲器陣列255包括分別與緩沖器320、325連接的驅(qū)動器330、335。存儲器單元345儲存了信息中的一位，并且排列在二維陣列中。每個存儲器單元 345具有用于控制存儲器單元345的字線(例如，Wi)_A，ffL0_B WL1_A, ffLl_B WL2_A, WL2_ B，WL3_A，WL3_B)。存取讀取數(shù)據(jù)或者寫入數(shù)據(jù)到單元345的信號施加到字線，。與字線垂直的線是位線(例如，BL0_A, BL0_B，BLB0_A, BLB0_B，BL1_A, BL1_B, BLB 1_A, BLB 1_B)。在位線上找到寫入存儲器陣列255的數(shù)據(jù)或從存儲器陣列255讀取的數(shù)據(jù)。行解碼器245、250具有，例如，兩個( 輸入地址和一條字線的選擇。在該字線上的每個單元345都與特定的位線相連接，該特定的位線可以訪問和讀出儲存在單元345中的數(shù)據(jù)，或者在單元345中寫入新數(shù)據(jù)。驅(qū)動器330、335通常位于每條位線的底部。列解碼器235、240通常位于驅(qū)動器330、335之下，并且確定哪條位線與芯片輸出相連接。讀取操作通常開始于，將行地址輸入到行解碼器M5、250中。在緩沖地址之后，行解碼器對5、250將信號發(fā)送到所選的一條輸出線，從而確定激活哪條字線。連接到字線的所有單元345選擇性地產(chǎn)生較小電壓(大約IOOmV)，將該電壓施加到單元345相應(yīng)的位線， 以顯示出存儲的0或者1。驅(qū)動器330、335將位線電壓放大到相應(yīng)的0值或者1值的完全邏輯電平差。將所選字線上的來自單元345的數(shù)據(jù)緩沖，并且輸出到輸出緩沖器320、325。 在這里，數(shù)據(jù)可以存儲在位移寄存器(未示出)中。數(shù)據(jù)可以在系統(tǒng)時鐘(未示出)的控制下，例如，在系統(tǒng)時鐘周期的預(yù)定相位的控制下，從存儲器芯片移出。寫入操作還開始于產(chǎn)生列地址，如同在讀取操作中一樣。之后，將新數(shù)據(jù)輸入到輸入緩沖器(未示出)。在系統(tǒng)時鐘的控制下，數(shù)據(jù)可以通過驅(qū)動器330、335以及列解碼器235,240o將數(shù)據(jù)應(yīng)用到單元345，該單元345位于之前選出的字線上。舊數(shù)據(jù)被新數(shù)據(jù)代替，例如，根據(jù)所應(yīng)用的輸入數(shù)據(jù)的值，設(shè)置或者重置存儲器單元。圖4是示出了時鐘偏移控制邏輯120(比如圖3中所示出的)的實施例的更詳細的結(jié)構(gòu)圖。時鐘偏移控制邏輯120包括組合邏輯，所述組合邏輯元件包括多路復(fù)用器405、 410、415、420，虛擬裝載器件425，以及延遲器件430。時鐘信號CLKA、CLKB輸入到多路復(fù)用器405、410中，該多路復(fù)用器405、410分別處理并且產(chǎn)生信號CLKA0、CLKB0。通常，組合邏輯120設(shè)計為響應(yīng)存儲器器件的不同讀取/寫入狀態(tài)，從而改變至少兩個時鐘信號的時序， 和/或在存儲器元件的讀取-讀取模式中，基本同時產(chǎn)生時鐘信號。信號CLKAO發(fā)送到虛擬裝載器件425，該虛擬裝載器件425存儲信號CLKA0，該信號CLKAO將要輸入到多路復(fù)用器415中。多路復(fù)用器410基于信號TM_RWM處理信號CLKB0。將信號CLKBO發(fā)送到延遲器件430，該延遲器件430延遲信號CLKB0，從而基于測試模式控制信號產(chǎn)生信號CLK_delay。 多路復(fù)用器415、420都接收信號CLK_delay，并且分別接收信號CLKA0、CLKB0。多路復(fù)用器 415,420分別基于信號TM_ALD、TM_BLD，處理并且產(chǎn)生信號CLKAi、CLKBi。對于信號CLKAi、CLKBi的結(jié)果的確定的過程將在圖5_圖8中進一步描述。圖 5-圖7分別示出了在讀取-讀取模式，寫入-讀取模式，以及寫入-寫入模式中，來自時鐘偏移控制邏輯120(比如圖3中所示的)的輸出波形的實施例。在圖5中，在讀取-讀取模式中，組合邏輯120產(chǎn)生時鐘信號clkiA和時鐘信號clkiB，該時鐘信號clkiA和時鐘信號 clkiB基本上一致(例如，相位相同，并且波形相同)。在圖6中，在寫入-讀取模式中，組合邏輯120在讀取時鐘信號clki_rd的上升沿和下降沿之間產(chǎn)生寫入時鐘信號clki_wt的上升沿或者電平。特別地，如果時鐘信號 CLKA、CLKB (圖4)分別對應(yīng)于寫入操作和讀取操作，則組合邏輯120在讀取時鐘信號clkB_ rd的上升沿和下降沿之間產(chǎn)生寫入時鐘信號clkiA_wt中的上升沿。如果時鐘信號CLKA、 CLKB (圖4)分別對應(yīng)于讀取操作和寫入操作，則組合邏輯120在讀取時鐘信號clkA_rd的上升沿和下降沿之間產(chǎn)生寫入時鐘信號clkiB_wt中的上升沿。應(yīng)該了解，在描述中，上升 “沿”或者下降“沿”實際上是具有有限dv/dt的斜面(ramp)。在高電平和低電平之間，或者在當(dāng)前電平和響應(yīng)于激活電平的開關(guān)或者鎖存器的電平之間，所發(fā)生的電平改變過程是一段較短時間，在圖7中，在寫入-寫入模式中，在第二寫入時鐘信號clk2_wt的上升沿和下降沿之后，組合邏輯120在第一寫入時鐘信號clkl_wt中產(chǎn)生上升沿。特別地，在寫入時鐘信號 clkiB_st的上升沿和下降沿之后，組合邏輯120在寫入時鐘信號clkiA_st中可以產(chǎn)生上升沿。在寫入時鐘信號clkA_wt的上升沿和下降沿之后，組合邏輯120同樣可以產(chǎn)生寫入時鐘信號clkiB_wt的上升沿。圖8示出了由時鐘偏移控制邏輯120(比如圖3中示出的)產(chǎn)生的時鐘偏移控制表。在標(biāo)準(zhǔn)模式中，信號TM_RWM、TM_ALD、TM_BLD是0，寫入信號WEBA、WEBB可以是1或者 0，結(jié)果是，在標(biāo)準(zhǔn)讀取操作和寫入操作中沒有偏移。在讀取-讀取模式中，信號TM_RWM是 1，信號TM_ALD、TM_BLD是0，寫入信號TOBA、WEBB是1，結(jié)果是，通過不優(yōu)于“單個讀取”操作的“雙重讀取”操作產(chǎn)生了基本相同的信號(例如，信號“CLKAi”和信號“CLKBi”的相位和波形相同)。
在寫入-讀取模式中，時鐘信號CLKA、CLKB (圖4)分別對應(yīng)于寫入和讀取，信號 TM_RWM、TM_BLD是1，信號TM_ALD是0，寫入信號WEBA、WEBB分別是0和1，結(jié)果是，通過不優(yōu)于“單個寫入”操作的“讀取-干擾-寫入”操作產(chǎn)生了時鐘信號CLKB偏移。因為在相同的位單元SRAM中，一個端口讀取，另一個端口寫入，所以結(jié)果可能是“讀取-干擾-寫入” 的情況。如果時鐘信號CLKA、CLKB (圖4)分別對應(yīng)于讀取和寫入，信號TM_RWM、TM_ALD是 1，信號TM_BLD是0，寫入信號TOBA、WEBB分別是1和0，則結(jié)果是，通過不優(yōu)于“單個寫入” 操作的“讀取-干擾-寫入”操作產(chǎn)生了時鐘信號CLKA偏移。在寫入-寫入模式中，信號TM_RWM、TM_BLD是1，信號TM_ALD是0、并且寫入信號 WEBA, WEBB是0，結(jié)果是，通過檢測的“寫入-寫入”時鐘碰撞時間產(chǎn)生了時鐘信號CLKB偏移。這意味著，當(dāng)兩個時鐘時序差大于“時鐘碰撞時間”Tcc時，第二寫入操作數(shù)據(jù)可以由第一寫入數(shù)據(jù)代替。如果兩個時鐘時序差小于Tcc，則第二寫入操作數(shù)據(jù)不能由第一寫入數(shù)據(jù)代替，從而產(chǎn)生了未知數(shù)據(jù)。如果信號TM_RWM、TM_ALD是1，信號TM_BLD是0，寫入信號 TOBA、TOBB是0，則結(jié)果是，通過檢測(選中)的“寫入-寫入”時鐘碰撞時間產(chǎn)生了時鐘信號CLKA偏移。圖9是示出用于制造和使用存儲器器件100(比如圖1中示出)的方法的流程圖。 開始于方框905、910，提供殼體125，將存儲器元件105裝載到封裝或者殼體125中。在方框915和920中，將時鐘偏移發(fā)生器110容納在殼體125中，并且產(chǎn)生與至少兩個時鐘信號相關(guān)的至少兩個穩(wěn)定和平衡的時鐘信道。時鐘信號可以延遲和/或虛擬裝載。在方框925 中，時鐘偏移發(fā)生器110將時鐘信號發(fā)送到存儲器元件105中。如上所述，改進的存儲器器件100利用時鐘偏移發(fā)生器110產(chǎn)生，該時鐘偏移發(fā)生器110嵌入到存儲器器件100的殼體125中。時鐘偏移發(fā)生器110產(chǎn)生與至少兩個時鐘信號相關(guān)的至少兩個穩(wěn)定和平衡的時鐘信道。為了達到上述目的，時鐘偏移發(fā)生器110可以延遲或者虛擬裝載時鐘信號，如所述，這樣有利于防止沖突。在讀取-讀取模式中，時鐘偏移發(fā)生器110可以產(chǎn)生第一時鐘信號和第二時鐘信號，第一時鐘信號和第二時鐘信號基本相同，在寫入-讀取模式中，時鐘偏移發(fā)生器110可以在第一時鐘信號的上升沿和下降沿之間產(chǎn)生第二時鐘信號的上升沿，并且，在寫入-寫入模式中，時鐘偏移發(fā)生器110可以在第一時鐘信號的上升沿和下降沿之后產(chǎn)生第二時鐘信號的上升沿。盡管根據(jù)示例性實施例對于本發(fā)明進行了描述，但是并不限于此。相反，應(yīng)該對于附加的權(quán)利要求進行廣義的理解，從而包括本領(lǐng)域普通技術(shù)人員可能會作出的本發(fā)明的其他變化方式和實施例，這些變化方式和實施例并不會超出本發(fā)明的等效范圍和界限。
權(quán)利要求
1.一種存儲器器件，包括存儲器元件，容納在殼體中，其中，所述存儲器元件支持所述存儲器器件的至少兩個基本同時的操作，所述基本同時的操作包括讀取操作和寫入操作中的一種；以及時鐘偏移發(fā)生器，容納在所述殼體中，與所述存儲器元件相連接，其中，將至少兩個時鐘信號施加到所述存儲器元件中，并且，其中，所述時鐘偏移發(fā)生器產(chǎn)生至少兩個穩(wěn)定和平衡的時鐘信道，所述時鐘信道與所述至少兩個用于對所述存儲器器件操作進行定時的時鐘信號相關(guān)。
2.根據(jù)權(quán)利要求1所述的存儲器器件，進一步包括時鐘發(fā)生器和時鐘偏移控制邏輯元件。
3.根據(jù)權(quán)利要求2所述的存儲器器件，其中，所述時鐘偏移控制邏輯元件設(shè)計為響應(yīng)于所述存儲器器件的不同的讀取/寫入狀態(tài)，從而改變所述至少兩個時鐘信號的時序。
4.根據(jù)權(quán)利要求3所述的存儲器器件，其中，所述組合邏輯電路配置為對所述至少兩個時鐘信號的至少一個，分別進行延遲和虛擬裝載中的至少一種。
5.根據(jù)權(quán)利要求4所述的存儲器器件，其中，所述組合邏輯電路產(chǎn)生延遲的或者虛擬裝載的信號，所述延遲的或者虛擬裝載的信號用以操作用于讀取操作和寫入操作中的至少一個的所述存儲器元件。
6.根據(jù)權(quán)利要求3所述的存儲器器件，其中，所述組合邏輯電路產(chǎn)生在所述存儲器元件的讀取-讀取模式中基本一致的第一時鐘信號和第二時鐘信號。
7.根據(jù)權(quán)利要求6所述的存儲器器件，其中，在所述存儲器元件的寫入-讀取模式中， 所述組合邏輯電路在所述第一時鐘信號的上升沿和下降沿之間，產(chǎn)生所述第二時鐘信號的上升沿。
8.根據(jù)權(quán)利要求6所述的存儲器器件，其中，在寫入-寫入模式中，所述組合邏輯電路在所述第一時鐘信號的上升沿和下降沿之后，產(chǎn)生所述第二時鐘信號的上升沿。
9.一種在存儲器芯片中產(chǎn)生時鐘信號的方法在所述存儲器芯片中提供存儲器元件，其中，所述存儲器元件支持所述存儲器器件的讀取操作和寫入操作，所述操作可以包括操作讀取-讀取操作模式、讀取-寫入操作模式以及寫入-寫入操作模式中的一種；在所述存儲器芯片中提供時鐘偏移發(fā)生器；產(chǎn)生與至少兩個時鐘信號相關(guān)的至少兩個穩(wěn)定和平衡的時鐘信道，在所述通道上產(chǎn)生所述讀取操作和寫入操作的信號控制時序，其中，所述時序根據(jù)不同的模式而變化，其中， 所述讀取操作和所述寫入操作基本同時進行；以及將所述至少兩個時鐘信號發(fā)送到所述存儲器元件。
10.一種存儲器電路，包括殼體，限定出所述存儲器器件的封裝件；存儲器元件，位于所述殼體中，支持所述存儲器件的讀取操作和寫入操作，其中，在限定了存儲器器件的不同操作模式的不同組合中，多個操作可以基本同時進行；以及時鐘偏移發(fā)生器，將第一時鐘信號和第二時鐘信號發(fā)送到所述存儲器元件，其中，所述時鐘偏移發(fā)生器產(chǎn)生所述第一時鐘信號和所述第二時鐘信號，所述第一時鐘信號和所述第二時鐘信號在至少一種模式中基本一致，而在至少一種其他模式中偏移。
全文摘要
一種存儲器器件，提供了存儲器器件和時鐘偏移發(fā)生器，支持至少兩個讀取操作和寫入操作，在存儲器器件的讀取-讀取操作模式、讀取-寫入操作模式，寫入-寫入操作模式中，該至少兩個讀取操作和寫入操作可以同時進行。在同時產(chǎn)生的沿會造成有害負載的操作模式中，時鐘偏移發(fā)生器產(chǎn)生至少兩個穩(wěn)定和平衡的時鐘信道，該時鐘信道裝載了至少兩個時鐘信號，并且，該時鐘偏移發(fā)生器改變了時鐘信號沿的相對時序，使得該沿及時位移。
文檔編號G11C7/02GK102456392SQ20111031168
公開日2012年5月16日 申請日期2011年10月14日 優(yōu)先權(quán)日2010年10月15日
發(fā)明者吳經(jīng)緯, 周紹禹, 廖宏仁, 林子貴 申請人:臺灣積體電路制造股份有限公司