一種延遲計數(shù)器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體DRAM存儲器設(shè)計領(lǐng)域，具體涉及一種延遲計數(shù)器及計數(shù)方法。
【背景技術(shù)】
[0002]計算機以及各種電子設(shè)備廣泛的應(yīng)用于現(xiàn)代生活的各個方面，對內(nèi)存產(chǎn)品(DRAM存儲器)需求越來越大。人們對速度要求越來越快，存儲器的功耗就越來越大?；贔IFO架構(gòu)設(shè)計的延遲計數(shù)器需要兩個異步的時鐘分別產(chǎn)生計數(shù)器FIFO的輸入指針和輸出指針。
[0003]圖1 中:
[0004]外部時鐘信號elk經(jīng)過δ O延遲(RCV延遲電路)產(chǎn)生內(nèi)部時鐘信號clk_rcv ；
[0005]內(nèi)部時鐘信號clk_rcv經(jīng)過δ dll延遲(DLL延遲電路)產(chǎn)生延遲時鐘信號clk_dll ;延遲時鐘信號clk_dll比外部時鐘信號elk提前相位δ? (輸出延遲):δ0+δ?11+δ I=N*Tck(時鐘周期)；
[0006]模擬時鐘信號clk_fb是延遲時鐘信號clk_dll模擬RCV延遲(δ O)和輸出延遲(δ I)產(chǎn)生的內(nèi)部時鐘:δ fb = δ 0+ δ I。所以模擬時鐘信號clk_fb和內(nèi)部時鐘信號clk_rev相位完全相同；
[0007]模擬時鐘信號clk_fb產(chǎn)生輸入指針(input point)采樣內(nèi)部讀指令；
[0008]延遲時鐘信號clk_dll產(chǎn)生輸出指針(output point)輸出clk_dll時鐘域的讀指令；
[0009]上述基于FIFO架構(gòu)的延遲計數(shù)器工作的前提是需要輸入指針和輸出指針一直持續(xù)，這就需要模擬時鐘信號clk_fb和延遲時鐘信號clk_dll —直持續(xù)，為了保證上述兩個時鐘則需要DLL延遲電路一直工作。即使DRAM存儲器很長時間沒有讀命令出現(xiàn)也需要DLL延遲電路持續(xù)工作，這樣就極大地浪費了 DRAM的功耗。

【發(fā)明內(nèi)容】

[0010]為了解決現(xiàn)有的延遲計數(shù)器需要DLL延遲電路一直工作，導(dǎo)致DRAM功耗高的技術(shù)問題，本發(fā)明提供一種延遲計數(shù)器，用來減少DRAM在沒有讀命令時候的功耗。
[0011]本發(fā)明的技術(shù)解決方案:
[0012]一種延遲計數(shù)器，包括輸入計數(shù)器、輸出計數(shù)器、FOFO以及同步電路，其特殊之處在于:內(nèi)部時鐘信號clk_rCV同時輸入輸入計數(shù)器和輸出計數(shù)器，所述輸入計數(shù)器對內(nèi)部時鐘信號clk_rcv進(jìn)行計數(shù)，輸出輸入指針；
[0013]所述輸出計數(shù)器對內(nèi)部時鐘信號clk_rCV進(jìn)行計數(shù)，輸出輸出指針。
[0014]還包括DLL延遲電路，所述DLL延遲電路對內(nèi)部時鐘信號clk_rcv進(jìn)行延遲處理得到信號clk_dll，并發(fā)送給同步電路。
[0015]本發(fā)明所具有的優(yōu)點:
[0016]本發(fā)明的內(nèi)部時鐘信號clk_rcv同時輸入輸入計數(shù)器和輸出計數(shù)器，輸入計數(shù)器對內(nèi)部時鐘信號clk_rcv進(jìn)行計數(shù)，輸出輸入指針；輸出計數(shù)器對內(nèi)部時鐘信號clk_rcv進(jìn)行計數(shù)，輸出輸出指針，用來減少DRAM在沒有讀命令時候的功耗。
【附圖說明】
[0017]圖1為基于FIFO架構(gòu)的延遲計數(shù)器基本示意圖；
[0018]圖2為本發(fā)明延遲計數(shù)器工作示意圖；
[0019]圖3為實施例1的示意圖；
[0020]圖4為實施例2的示意圖；
[0021]圖5為實施例3的示意圖；
[0022]圖6為本發(fā)明延遲計數(shù)器的結(jié)構(gòu)示意圖。
【具體實施方式】
[0023]如圖2所示，內(nèi)部時鐘信號clk_rcv同時輸入輸入計數(shù)器和輸出計數(shù)器，所述輸入計數(shù)器對內(nèi)部時鐘信號clk_rcv進(jìn)行計數(shù)，輸出輸入指針；
[0024]輸出計數(shù)器對內(nèi)部時鐘信號clk_rcv進(jìn)行計數(shù)，輸出輸出指針。
[0025]輸入指針和輸出指針都是由內(nèi)部時鐘信號clk_rcv產(chǎn)生，計數(shù)關(guān)系和圖1保持不變。
[0026]這樣在延遲計數(shù)器中就不需要clk_dll和clk_fb的參與，在非讀指令時可以關(guān)閉DLL延遲電路從而極大的減小DRAM的耗電。
[0027]但是同樣如果有讀指令則延遲計數(shù)器的輸出就在clk_rcv時鐘域。則在讀指令時，需要內(nèi)部時鐘信號clk_dll對延遲計數(shù)器的輸出進(jìn)行同步，上述兩個時鐘為不同時鐘域，通過調(diào)整產(chǎn)生輸出指針的時鐘沿來滿足同步需要的建立時間和保持時間。
[0028]在DLL延遲電路鎖定之后，利用clk_dll和clk_dll的一個延遲時鐘(延遲小于0.5*Tck)采樣clk_rcvo由于δ dll〈Tck，所以會出現(xiàn)下列3種情況。
[0029]情況1:
[0030]clk_dll_delay米樣為0，clk_dll米樣結(jié)果為任意值，如圖3:
[0031]這種情況下，0.5*Tck〈 δ dll+Tdelay〈Tck
[0032]0.5*Tck_Tdelay〈 δdll<Tck-Tdelay
[0033]所以當(dāng)檢測到情況1，延遲計數(shù)器的輸出指針由clk_rcv的上升沿產(chǎn)生，其輸出信號被clk_dll同步建立時間為:
[0034]0.5*Tck_Tdelay〈Tsetup = δdll〈Tck_Tdelay0
[0035]t青況 2:
[0036]clk_dll_delay 米樣為 1，clk_dll 米樣結(jié)果為 1，如圖 4:
[0037]這種情況下，0〈δ dll ； δ dll+Tdelay<0.5*Tck
[0038]0< δ dlK0.5*Tck-Tdelay
[0039]所以當(dāng)檢測到情況2，延遲計數(shù)器的輸出指針由clk_rcv的下降沿產(chǎn)生，其輸出信號被clk_dll同步建立時間為:
[0040]0.5*Tck〈Tsetup = δdll+0.5*Tck〈Tck_Tdelay。
[0041]情況3:clk_dll_delay米樣為0，clk_dll米樣結(jié)果為1，如圖5，
[0042]這種情況下，0.5*Tck〈 δ dlKTck ； δ dll+Tdelay>Tck
[0043]Tck-Tdelay< δ dlKTck
[0044]所以當(dāng)檢測到情況3，延遲計數(shù)器的輸出指針由clk_rcv的下降沿產(chǎn)生，并將輸入指針加I或者輸出指針減1，其輸出信號被clk_dll同步建立時間為:
[0045]0.5*Tck_Tdelay〈Tsetup = δdll-0.5*Tck〈0.5*Tck 。
【主權(quán)項】
1.一種延遲計數(shù)器，包括輸入計數(shù)器、輸出計數(shù)器、FOFO以及同步電路，其特征在于:內(nèi)部時鐘信號clk_rCV同時輸入輸入計數(shù)器和輸出計數(shù)器，所述輸入計數(shù)器對內(nèi)部時鐘信號clk_rcv進(jìn)行計數(shù)，輸出輸入指針； 所述輸出計數(shù)器對內(nèi)部時鐘信號clk_rCV進(jìn)行計數(shù)，輸出輸出指針。
2.根據(jù)權(quán)利要求1所述的延遲計數(shù)器，其特征在于:還包括DLL延遲電路，所述DLL延遲電路對內(nèi)部時鐘信號clk_rCV進(jìn)行延遲處理得到信號clk_dll，并發(fā)送給同步電路。
【專利摘要】本發(fā)明涉及一種延遲計數(shù)器，包括輸入計數(shù)器、輸出計數(shù)器、FOFO以及同步電路，內(nèi)部時鐘信號clk_rcv同時輸入輸入計數(shù)器和輸出計數(shù)器，所述輸入計數(shù)器對內(nèi)部時鐘信號clk_rcv進(jìn)行計數(shù)，輸出輸入指針；輸出計數(shù)器對內(nèi)部時鐘信號clk_rcv進(jìn)行計數(shù)，輸出輸出指針。本發(fā)明解決了現(xiàn)有的延遲計數(shù)器需要DLL延遲電路一直工作，導(dǎo)致DRAM功耗高的技術(shù)問題，本發(fā)明提供一種延遲計數(shù)器，用來減少DRAM在沒有讀命令時候的功耗。
【IPC分類】G11C11-4063
【公開號】CN104637525
【申請?zhí)枴緾N201510051140
【發(fā)明人】談杰, 亞歷山大
【申請人】西安華芯半導(dǎo)體有限公司
【公開日】2015年5月20日
【申請日】2015年1月30日