晶體管測試電路及方法、半導(dǎo)體記憶裝置以及半導(dǎo)體裝置的制造方法
【專利摘要】晶體管測試電路及方法、半導(dǎo)體記憶裝置以及半導(dǎo)體裝置。本發(fā)明提供可對每個芯片高準確度地測定半導(dǎo)體裝置中所含的晶體管的擊穿電壓的晶體管測試電路等。晶體管測試電路，其設(shè)置于半導(dǎo)體芯片，測定MOS晶體管的擊穿電壓，該晶體管測試電路包括：電壓施加裝置，對所述MOS晶體管的漏極、源極及柵極中的至少其中之一施加預(yù)定的測試電壓；電流檢測電路，當施加所述測試電壓時，對從所述MOS晶體管流至負載電路的電流進行檢測；電流鏡電壓輸出電路，產(chǎn)生與檢測出的所述電流對應(yīng)的鏡像電流并輸出；以及比較器電路，將所述鏡像電流與預(yù)定的基準電流進行比較并輸出比較結(jié)果信號。
【專利說明】
晶體管測試電路及方法、半導(dǎo)體記憶裝置以及半導(dǎo)體裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種例如藉由評估金屬氧化物半導(dǎo)體(Metal-Oxide-Semiconductor，M0S)晶體管(transistor)等晶體管的擊穿(breakdown)電壓而測試(test)該晶體管的晶體管測試電路及方法、具備所述晶體管測試電路的半導(dǎo)體記憶裝置、以及具備所述晶體管測試電路的半導(dǎo)體裝置。
【背景技術(shù)】
[0002]例如與非(NAND)型快閃存儲器(flash memory)或或非(NOR)型快閃存儲器等快閃存儲器需要用于編程(program)(數(shù)據(jù)(data)寫入)或數(shù)據(jù)抹除的高電壓(HighVoltage, HV)。例如在一例中，使用最大30V的高電壓，將例如最大25V的高電壓施加至記憶胞晶體管的柵極(gate)。
[0003]圖2是顯示已知例的NAND型快閃存儲器的行解碼器(row decoder) 22的結(jié)構(gòu)例的電路圖。在圖2中，行解碼器22具備高電壓輸出電路，該高電壓輸出電路包含MOS晶體管Ql?Q6，對字線(word line)驅(qū)動器(driver)晶體管WDO?WD31的各柵極輸出用于編程或數(shù)據(jù)抹除的高電壓Vpp(例如30V)。另外，在圖2中，HVND表示一般耗盡型(normallydeplet1n) N 通道(channel)MOS 晶體管，HVNdl 及 HVNds 表不偏置棚.極(offset gate)型N通道MOS晶體管，Vww表示例如25V的寫入電壓，而且，WP為寫入控制電源電壓，SELB為選擇信號，WLEN為字線致能(enable)信號，并且后續(xù)說明書與附圖中相同的符號代表相同的元件。
[0004]現(xiàn)有技術(shù)文獻
[0005]專利文獻
[0006]專利文獻1:日本特開平10-178073號公報
[0007]專利文獻2:日本特開2003-307549號公報
[0008]專利文獻3:美國專利申請案公開第2012/0074973號說明書
[0009][發(fā)明所欲解決的問題]
[0010]然而，所述高電壓的最大電壓相較于高電壓晶體管的擊穿電壓(V_BD)為低約2V至3V左右，并不具有充足的余量(margin)。因而，有可能會因工藝(process)變動造成編程或抹除的開始電壓變高，或者擊穿電壓下降，從而導(dǎo)致良率下降，或者會因反復(fù)進行編程及抹除而反復(fù)擊穿，導(dǎo)致晶體管特性發(fā)生劣化，從而引起編程及抹除的場失效(fieldfailure)。
[0011]—般而言，高電壓晶體管的性能是在形成于劃線(scribe line)上的特性檢查(check)用晶體管受到檢查，但并不會對所有的批次(lot)及所有的晶圓(wafer)進行檢查，已通過(pass)晶圓測試的半導(dǎo)體芯片所使用的高電壓的最大值有可能超過擊穿電壓。即，晶圓測試是用于去除具有缺陷而不滿足預(yù)定性能的半導(dǎo)體芯片的檢查點(checkpoint)，但存在下述問題，即，半導(dǎo)體芯片所使用的高電壓的最大值并非是基于各個半導(dǎo)體芯片內(nèi)的晶體管的擊穿電壓而設(shè)定的。
[0012]另外，在專利文獻I及專利文獻3，僅僅將檢查區(qū)域(Test Element Group，測試元件群組)安裝于半導(dǎo)體芯片上，雖可檢查與各個半導(dǎo)體芯片對應(yīng)的晶體管的性能，但必須連接于具備電流電壓測定電路的外部裝置，因而測定需要花費長時間。而且，無法測定該半導(dǎo)體芯片內(nèi)的數(shù)千?數(shù)十萬晶體管的性能。

【發(fā)明內(nèi)容】

[0013]本發(fā)明的目的在于解決以上的問題，提供一種藉由對設(shè)置于半導(dǎo)體裝置的晶體管進行測試的晶體管測試電路，可高準確度地測定并評估半導(dǎo)體裝置所含的晶體管的擊穿電壓的晶體管測試電路及方法以及半導(dǎo)體記憶裝置，以及提供一種可高準確度地測定并評估半導(dǎo)體裝置所含的晶體管的擊穿電壓的半導(dǎo)體裝置。
[0014][解決問題的技術(shù)手段]
[0015]本發(fā)明一實施形態(tài)的晶體管測試電路設(shè)置于半導(dǎo)體芯片，測定MOS晶體管的擊穿電壓，所述晶體管測試電路的特征在于包括:
[0016]電壓施加裝置，對所述MOS晶體管的漏極(drain)、源極(source)及柵極(gate)中的至少其中之一施加預(yù)定的測試電壓；
[0017]電流檢測電路，當施加所述測試電壓時，對從所述MOS晶體管流至負載電路的檢測電流進行檢測；以及
[0018]電流鏡電壓輸出電路，產(chǎn)生與所述檢測電流對應(yīng)的鏡像電流(mirror current)并輸出。
[0019]在所述晶體管測試電路中，還包括:比較電路，將所述鏡像電流與預(yù)定的基準電流進行比較并輸出比較結(jié)果信號。
[0020]而且，在所述晶體管測試電路中，還包括:測試焊墊(test pad)，將所述鏡像電流輸出至外部電路。
[0021]進而，在所述晶體管測試電路中，所述電流鏡電壓輸出電路產(chǎn)生與所述檢測電流以N:1 (N為I以上)對應(yīng)的鏡像電流并輸出。
[0022]進而，在所述晶體管測試電路中，還包括:開關(guān)(switch)電路，將包含所述MOS晶體管的源極、漏極、柵極、井分接頭(well tap)及基板分接頭的多個晶體管端子中的至少其中之一連接至負載電路。
[0023]此處，所述開關(guān)電路對未連接于所述負載電路的多個晶體管端子中的至少其中之一施加預(yù)定的施加電壓。
[0024]而且，所述施加電壓為預(yù)定值或接地電壓。
[0025]在所述晶體管測試電路中，所述負載電路為負載電阻、經(jīng)二極管(d1de)連接的耗盡型MOS晶體管、被施加預(yù)定的柵極電壓的增強型MOS晶體管或者耗盡型MOS晶體管。
[0026]而且，在所述晶體管測試電路中，還包括:高電壓保護電路，被插入至所述MOS晶體管與所述負載電路之間。
[0027]此處，在所述晶體管測試電路中，所述高電壓保護電路包括:具有高電壓的耐壓電壓的耗盡型MOS晶體管；以及被施加預(yù)定的柵極電壓的增強型MOS晶體管。
[0028]進而，在所述晶體管測試電路中，還包括:電平偏移器(level shifter)，回應(yīng)預(yù)定的測試信號而進行動作，以將預(yù)定的高電壓作為所述測試電壓而輸出或不輸出。
[0029]本發(fā)明一實施形態(tài)的晶體管測試電路設(shè)置在半導(dǎo)體芯片的預(yù)定的測試對象電路的電流檢測節(jié)點(node)與接地節(jié)點之間，測定所述測試對象電路的擊穿電壓，所述晶體管測試電路的特征在于包括:
[0030]電壓施加裝置，對所述測試對象電路施加預(yù)定的測試電壓；
[0031]電流檢測電路，當施加所述測試電壓時，對從所述測試對象電路流至負載電路的檢測電流進行檢測；以及
[0032]電流鏡電壓輸出電路，產(chǎn)生與所述檢測電流對應(yīng)的鏡像電流并輸出。
[0033]在所述晶體管測試電路中，還包括:比較電路，將所述鏡像電流與預(yù)定的基準電流進行比較并輸出比較結(jié)果信號。
[0034]而且，在所述晶體管測試電路中，還包括:測試焊墊，將所述鏡像電流輸出至外部電路。
[0035]進而，在所述晶體管測試電路中，還包括:開關(guān)電路，選擇性地切換是否將所述電流檢測節(jié)點連接至所述負載電路。
[0036]進而，在所述晶體管測試電路中，所述測試對象電路為行解碼器。
[0037]此處，所述電流檢測節(jié)點連接于所述行解碼器的接地側(cè)電源線、所述行解碼器的基板分接頭或井分接頭中的至少其中之一。
[0038]進而，在所述晶體管測試電路中，所述測試對象電路為字線驅(qū)動器(word linedriver)。
[0039]此處，所述電流檢測節(jié)點連接于所述測試對象電路的MOS晶體管的源極、基板分接頭及井分接頭中的至少其中之一。
[0040]在所述晶體管測試電路中，所述負載電路為負載電阻、經(jīng)二極管連接的耗盡型MOS晶體管、被施加預(yù)定的柵極電壓的增強型MOS晶體管或被施加預(yù)定的柵極電壓的耗盡型MOS晶體管。
[0041]而且，在所述晶體管測試電路中，還包括:高電壓保護電路，被插入至所述電流檢測節(jié)點與所述負載電路之間。
[0042]此處，所述高電壓保護電路包括:具有高電壓的耐壓電壓的耗盡型MOS晶體管；以及被施加預(yù)定的柵極電壓的增強型MOS晶體管。
[0043]本發(fā)明一實施形態(tài)的半導(dǎo)體記憶裝置的特征在于包括所述晶體管測試電路。
[0044]本發(fā)明一實施形態(tài)的半導(dǎo)體裝置的特征在于包括所述晶體管測試電路。
[0045]本發(fā)明一實施形態(tài)的晶體管測試方法是由晶體管測試電路所執(zhí)行，所述晶體管測試電路設(shè)置于半導(dǎo)體芯片，測定MOS晶體管的擊穿電壓，所述晶體管測試方法的特征在于包括如下步驟:
[0046]對所述MOS晶體管的漏極及柵極中的至少其中之一施加預(yù)定的測試電壓；
[0047]當施加所述測試電壓時，對從所述MOS晶體管流至負載電路的檢測電流進行檢測；以及
[0048]產(chǎn)生與所述檢測電流對應(yīng)的鏡像電流并輸出。
[0049]在所述晶體管測試方法中，還包括如下步驟:將所述鏡像電流與預(yù)定的基準電流進行比較并輸出比較結(jié)果信號。
[0050]而且，在所述晶體管測試方法中，還包括如下步驟:將所述鏡像電流經(jīng)由測試分接頭而輸出至外部電路。
[0051](發(fā)明的效果)
[0052]因而，根據(jù)本發(fā)明的晶體管測試電路等，藉由對設(shè)置于半導(dǎo)體裝置的晶體管進行測試的晶體管測試電路，提供可高準確度地測定并評估半導(dǎo)體裝置所含的晶體管的擊穿電壓的晶體管測試電路及方法以及半導(dǎo)體記憶裝置，以及提供可高準確度地測定并評估半導(dǎo)體裝置所含的晶體管的擊穿電壓的半導(dǎo)體裝置。
【附圖說明】
[0053]圖1是顯示本發(fā)明的實施形態(tài)I的非易失性記憶裝置的結(jié)構(gòu)的方塊圖。
[0054]圖2是顯示已知例的NAND型快閃存儲器的行解碼器22的結(jié)構(gòu)例的電路圖。
[0055]圖3是顯示實施形態(tài)I的晶體管測試電路的結(jié)構(gòu)的電路圖。
[0056]圖4是顯示圖3的晶體管測試電路的動作的圖表。
[0057]圖5A(a)至圖5A(e)是實施形態(tài)2的晶體管測試電路的被測定晶體管電路51的結(jié)構(gòu)例，圖5A(a)是顯示實施例1的被測定晶體管電路51a的結(jié)構(gòu)例的電路圖，圖5A(b)是顯示實施例2的被測定晶體管電路51b的結(jié)構(gòu)例的電路圖，圖5A(c)是顯示實施例3的被測定晶體管電路51c的結(jié)構(gòu)例的電路圖，圖5A(d)是顯示實施例4的被測定晶體管電路51d的結(jié)構(gòu)例的電路圖，圖5A(e)是顯示實施例5的被測定晶體管電路51e的結(jié)構(gòu)例的電路圖。
[0058]圖5B是顯示圖5A(c)的被測定晶體管電路51c的MOS晶體管的結(jié)構(gòu)的縱剖面圖。
[0059]圖5C是顯示圖5A(c)的被測定晶體管電路51c的MOS晶體管的結(jié)構(gòu)的平面圖。
[0060]圖是關(guān)于圖5C的A-A’線的縱剖面圖。
[0061]圖6是顯示實施形態(tài)2的晶體管測試電路的合體切換型被測定晶體管電路51A的結(jié)構(gòu)例的電路圖。
[0062]圖7A是顯示實施形態(tài)3的具備高電壓電平偏移器61的被測定晶體管電路51的結(jié)構(gòu)例的電路圖。
[0063]圖7B是顯示實施形態(tài)3的變形例的具備高電壓電平偏移器61、62的被測定晶體管電路51的結(jié)構(gòu)例的電路圖。
[0064]圖8是顯示圖7A及圖7B的高電壓電平偏移器61、62的結(jié)構(gòu)例的電路圖。
[0065]圖9是顯示圖7A及圖7B的被測定晶體管電路51的動作的電壓表。
[0066]圖10是顯示實施形態(tài)4的晶體管測試電路的結(jié)構(gòu)例的電路圖。
[0067]圖11是顯示圖10的晶體管測試電路的擊穿電壓的測定方法的圖表。
[0068]圖12是顯示實施形態(tài)5的NOR型快閃存儲器的字線驅(qū)動器的結(jié)構(gòu)例的方塊圖。
[0069]圖13是顯示圖12的字線驅(qū)動器的動作的電源電壓表。
[0070]圖14是顯示圖12的字線驅(qū)動器的晶體管測試電路的結(jié)構(gòu)例的電路圖。
[0071]圖15是顯示實施形態(tài)6的晶圓測試中的監(jiān)控(monitor)及測試處理的流程圖。
[0072]圖16是顯示實施形態(tài)7的晶體管測試電路的結(jié)構(gòu)例的電路圖。
[0073]圖17是顯示實施形態(tài)8的晶體管測試電路的結(jié)構(gòu)例的電路圖。
[0074]圖18是顯示實施形態(tài)9的晶體管測試電路的結(jié)構(gòu)例的電路圖。
[0075]圖19是顯示實施形態(tài)10的晶體管測試電路的結(jié)構(gòu)例的電路圖。
[0076]圖20A是顯示圖3、圖16及圖19的電流鏡(current mirror)電路58的結(jié)構(gòu)例的電路圖。
[0077]圖20B是顯示變形例I的電流鏡電路58A的結(jié)構(gòu)例的電路圖。
[0078]圖20C是顯示變形例2的電流鏡電路58B的結(jié)構(gòu)例的電路圖。
[0079]圖20D是顯示變形例3的電流鏡電路58C的結(jié)構(gòu)例的電路圖。
[0080]【符號說明】
[0081]10:基準電壓產(chǎn)生電路
[0082]11:內(nèi)部電源電壓產(chǎn)生電路
[0083]12:高電壓及中間電壓產(chǎn)生及控制電路
[0084]20:記憶胞陣列
[0085]20b:記憶胞陣列區(qū)塊
[0086]21:頁面緩沖器
[0087]22:行解碼器
[0088]22S:行解碼器的基板分接頭
[0089]23:狀態(tài)寄存器
[0090]24:電平偏移器
[0091]24S:電平偏移器的基板分接頭
[0092]25:區(qū)塊選擇信號產(chǎn)生電路
[0093]26S:字線驅(qū)動器的基板分接頭
[0094]31:輸入/輸出緩沖器
[0095]32:指令解碼器
[0096]33:地址緩沖器
[0097]35:控制邏輯
[0098]36:電源接通重置電路
[0099]41:輸入/輸出端子
[0100]42:R/B信號端子
[0101]43:控制信號端子
[0102]44:外部電源電壓端子
[0103]50:測試控制器
[0104]51、51a、51A、51b、51c、51d、51e:被測定晶體管電路
[0105]52:高電壓保護電路
[0106]53、53A:電流檢測電路
[0107]54、54A、54B、54C:電流鏡電壓輸出電路
[0108]55:比較器電路
[0109]56:基準偏壓電流產(chǎn)生電路
[0110]56a:基準電流源
[0111]57:差動放大器
[0112]58、58A、58B、58C:電流鏡電路
[0113]59:反相器
[0114]60:測試焊墊
[0115]61、62:電平偏移器
[0116]70:電流輸出電路
[0117]100:P型半導(dǎo)體基板
[0118]101:N 井
[0119]102:P 井
[0120]103:P井分接頭
[0121]104:基板分接頭
[0122]NI ?N16、Pl ?P15、Ql ?Q63、HVMOS:M0S 晶體管
[0123]Rl、R3、R1UR12:負載電阻
[0124]R2:可變電阻
[0125]WDO?WD31:字線驅(qū)動器晶體管
[0126]Block Add:區(qū)塊地址指定及附加信號
[0127]EN:致能信號
[0128]ERS:數(shù)據(jù)抹除信號
[0129]HV:高電壓
[0130]HVmax:最大的高電壓、最大值
[0131 ]HVND:一般耗盡型N通道MOS晶體管
[0132]HVNdl、HVNds:偏置柵極型N通道MOS晶體管
[0133]Ibd:電流
[0134]Imirror、Imirror2、Imirror3、Imirror4:鏡像電流
[0135]Imp:測定電流
[0136]INVl:反相器
[0137]Iref:基準電流
[0138]Isub:基板電流
[0139]PGM:數(shù)據(jù)編程信號
[0140]QlOp:PM0S 晶體管
[0141]Q13E、Q14E:增強型 MOS 晶體管
[0142]Read:數(shù)據(jù)讀出信號
[0143]Sll ?S14、S21 ?S24、S31 ?S34:步驟
[0144]SELB:選擇信號
[0145]SELHV:區(qū)塊選擇信號
[0146]SW:柵極電壓
[0147]SffU SW2、SW1B、SW2B、SWBA、SWBB、SWGA、SWGB、SWP、SWQ、SWR、SWSA、SffSB:切換控制信號
[0148]T_BD、T_BG:測試信號
[0149]V_BD:擊穿電壓
[0150]V_ref、VREF:基準電壓
[0151]VCC:外部電源電壓
[0152]Vd:輸出電壓(漏極電壓)
[0153]Vg:輸出電壓(柵極電壓)
[0154]Vdd、Vp、Vpp、WP:電源電壓
[0155]Vm:電源電壓(電源電壓端子)
[0156]VDD:內(nèi)部電源電壓
[0157]VDDREF:內(nèi)部電源電壓用基準電壓
[0158]Vgl、Vg2:柵極電壓
[0159]Vjudge:比較結(jié)果信號
[0160]VPS:漏極電壓
[0161]Vstart、VPstart:初始值
[0162]Vstep:步驟值
[0163]Vbd (HVn):高電壓時的擊穿電壓
[0164]Vbd(Row):行解碼器時的擊穿電壓
[0165]Vbd(WLDV):字線驅(qū)動器時的擊穿電壓
[0166]Vsense:檢測電壓
[0167]Vsensel:控制電壓
[0168]Vsense2:鏡像電壓
[0169]Vss:源極側(cè)電源節(jié)點、源極側(cè)電源線、接地側(cè)電源節(jié)點、接地側(cè)電源線
[0170]VGCLMP、VSS:電壓
[0171]Vtn:N通道晶體管的臨界值
[0172]VWL:字線電壓
[0173]Vww:寫入電壓
[0174]WL Add:字線地址指定及附加信號
[0175]WLEN:字線致能信號
[0176]WP:寫入控制電源電壓
【具體實施方式】
[0177]以下，參照附圖來說明本發(fā)明的實施形態(tài)。另外，在以下各實施形態(tài)，對于同樣的構(gòu)成要素標注相同的標號。
[0178]實施形態(tài)1.
[0179]圖1是顯示本發(fā)明的實施形態(tài)I的非易失性記憶裝置的結(jié)構(gòu)的方塊圖。實施形態(tài)I的非易失性記憶裝置例如為NAND型快閃存儲器，其特征在于，將晶體管測試電路作為行解碼器22的外圍電路，如圖3所示，將對高電壓晶體管QlO的擊穿電壓進行測定的晶體管測試電路安裝于存儲器芯片上。
[0180]在圖1中，非易失性記憶裝置包括:
[0181](I)做為快閃存儲器陣列的記憶胞陣列(memory cell array) 20，例如用以存儲數(shù)據(jù)；
[0182](2)頁面緩沖器(page buffer) 21，在以頁面為單位對記憶胞陣列20寫入來自輸入/輸出緩沖器31的數(shù)據(jù)，或者以頁面為單位讀出來自記憶胞陣列的數(shù)據(jù)并輸出至輸入/輸出緩沖器31時使用；
[0183](3)行解碼器22，用于回應(yīng)指定地址(address)來指定記憶胞陣列20的區(qū)塊(block)及字線；
[0184](4)狀態(tài)寄存器(status register) 23，基于來自控制邏輯(logic) 35的信號來暫時地存儲該非易失性記憶裝置的狀態(tài)并輸出至輸入/輸出緩沖器31，產(chǎn)生可用/忙碌(ready/busy)信號(R/B信號)并輸出至R/B信號端子42 ；
[0185](5)輸入/輸出緩沖器31，暫時存儲經(jīng)由輸入/輸出端子41而輸入/輸出的數(shù)據(jù)；
[0186](6)指令解碼器(command decoder) 32，對來自輸入/輸出緩沖器31的指令進行解碼，以將所解碼的指令數(shù)據(jù)輸出至控制邏輯35 ;
[0187](7)地址緩沖器33，暫時存儲來自輸入/輸出緩沖器31的指定地址；
[0188](8)電源接通(power on)重置電路36，在基于外部電源電壓VCC而電源接通時，輸出用于重置該半導(dǎo)體芯片(chip)的動作的重置信號；
[0189](9)基準電壓產(chǎn)生電路10，基于經(jīng)由外部電源電壓端子44而施加的外部電源電壓VCC，產(chǎn)生預(yù)定的內(nèi)部電源電壓用基準電壓VDDREF與預(yù)定的基準電壓VREF ;
[0190](10)內(nèi)部電源電壓產(chǎn)生電路11，基于所述基準電壓VDDREF產(chǎn)生內(nèi)部電源電壓VDD，并供給至各電路；
[0191](11)高電壓與中間電壓產(chǎn)生及控制電路12，基于所述基準電壓VREF產(chǎn)生并輸出進行數(shù)據(jù)的寫入(編程)及抹除所需的高電壓(HV)及中間電壓(Medium Voltage,MV);以及
[0192](12)控制邏輯35，基于來自指令解碼器32的指令數(shù)據(jù)、經(jīng)由控制信號端子43而輸入的控制信號、和/或來自電源接通重置電路36的重置信號，對該非易失性記憶裝置內(nèi)的各電路(包括基準電壓產(chǎn)生電路10、內(nèi)部電源電壓產(chǎn)生電路11、高電壓與中間電壓產(chǎn)生及控制電路12、頁面緩沖器21、狀態(tài)寄存器23)進行預(yù)定的控制。
[0193]圖3是顯示實施形態(tài)I的晶體管測試電路的結(jié)構(gòu)的電路圖。在圖3中，晶體管測試電路是具備被測定晶體管電路51、高電壓保護電路52、電流檢測電路53、電流鏡電壓輸出電路54、比較器電路55及基準偏壓電流產(chǎn)生電路56而構(gòu)成的。
[0194]被測定晶體管電路51被安裝于該非易失性記憶裝置的半導(dǎo)體芯片上，且具備作為被測定對象的復(fù)制模型(Rplica)的MOS晶體管Q10，該MOS晶體管QlO是以與高電壓動作的MOS晶體管(HVMOS)相同的工藝所制作且安裝于該半導(dǎo)體芯片。此處設(shè)定為:來自圖1的高電壓與中間電壓產(chǎn)生及控制電路12的預(yù)定的測試用高電壓HV被施加至該MOS晶體管QlO的漏極，對柵極例如施加接地電壓的電壓VSS，該MOS晶體管QlO在晶圓測試中受到測試，基于測試結(jié)果，如后文所詳述決定最佳的高電壓的最大值。高電壓保護電路52是由2個MOS晶體管Qll、Q12串聯(lián)連接而構(gòu)成的，是為了保護該晶體管測試電路不受高電壓破壞而設(shè)置。此處，MOS晶體管Qll例如為具有高耐壓電壓的耗盡型晶體管(被施加電壓VGCLMP)，MOS晶體管Q12為被施加預(yù)定的柵極電壓SW的增強型晶體管。
[0195]電流檢測電路53具備經(jīng)二極管連接的負載電路即MOS晶體管Q13，對從被測定晶體管電路51經(jīng)由高電壓保護電路52而流動的電流Ibd進行檢測。電流鏡電壓輸出電路54例如具備由運算放大器(operat1nal amplifier)構(gòu)成的差動放大器57以及MOS晶體管PU Q14而構(gòu)成，差動放大器57構(gòu)成電壓跟隨器(voltage follower)電路，對由流至電流檢測電路53的電流Ibd所產(chǎn)生的電壓Vsense進行檢測，并產(chǎn)生施加至所述MOS晶體管Pl的柵極以使所述MOS晶體管Pl的漏極電壓與電壓Vsense相等的控制電壓Vsensel，而使與電流Ibd對應(yīng)的鏡像電流Imirror流動，并將控制電壓Vsensel從差動放大器57的輸出端子輸出至比較器電路55的MOS晶體管P2的柵極。此處，耗盡型MOS晶體管Q13、Q14構(gòu)成電流鏡電路58，若MOS晶體管Q13、Q14的尺寸比為1:1，則有Imirror = Ibd的鏡像電流Imirror流動，若MOS晶體管Q13、Q14的尺寸比為1:N，則有Imirror = NX Ibd的鏡像電流Imirror流動。藉此，例如可將數(shù)十nA的Ibd設(shè)為數(shù)百nA?數(shù)μ A的Imirror。
[0196]基準偏壓電流產(chǎn)生電路56具備使基準電流Iref流動的基準電流源56a以及經(jīng)二極管連接的MOS晶體管NI，且產(chǎn)生基準電流Iref，藉此產(chǎn)生與該基準電流Iref對應(yīng)的基準電壓V_ref。比較器電路55是具備MOS晶體管P2、N2以及反相器59而構(gòu)成，將與根據(jù)控制電壓Vsensel而被所述MOS晶體管P2鏡映的電流Ibd對應(yīng)的電流，同與根據(jù)基準電壓V_ref而被所述MOS晶體管N2鏡映的基準電流Iref對應(yīng)的電流進行比較，并藉由反相器59來使作為比較結(jié)果的二元數(shù)字信號(binary digital signal)反相并作為比較結(jié)果信號Vjudge而輸出。另外，基準電流Iref是以與擊穿電壓V_BD對應(yīng)的方式而設(shè)定的。
[0197]圖4是顯示圖3的晶體管測試電路的動作的圖表。如圖4所示，檢測電壓Vsense及鏡像電流Imirror是與流經(jīng)被測定晶體管電路51的MOS晶體管QlO的電流Ibd成比例地變大，若電流Ibd的值超過基準電流Iref，則比較器電路55將比較結(jié)果信號Vjudge由預(yù)定的高電平切換為預(yù)定的低電平并輸出。當然，比較器的用于輸出電平切換的電流Ibd的值也可設(shè)定為，根據(jù)電路內(nèi)的各電流鏡的鏡映比而成為基準電流Iref的N倍或1/N倍
_ I) O
[0198]如上所述，將預(yù)定的高電壓HV施加至被測定晶體管電路51的MOS晶體管QlO的漏極，使用電流檢測電路53及電流鏡電壓輸出電路54來測定其源極電流Ibd，并使用比較器電路55來將根據(jù)控制電壓Vsensel而鏡映的且與電流Ibd對應(yīng)的電流，同根據(jù)基準電壓乂_ref而鏡映的且與基準電流Iref對應(yīng)的電流進行比較，藉此，將檢測出的源極電流Ibd與基準電流Iref進行比較，從而可獲得用于測定并評估擊穿電壓V_BD的比較結(jié)果信號Vjudge。
[0199]另外，為了將檢測電壓Vsense保持為約OV附近，使用耗盡型MOS晶體管Q13、Q14來構(gòu)成電流鏡電路58。
[0200]實施形態(tài)2.
[0201]圖5A(a)至圖5A(e)是實施形態(tài)2的晶體管測試電路的被測定晶體管電路51的結(jié)構(gòu)例，圖5A(a)是顯示實施例1的被測定晶體管電路51a的結(jié)構(gòu)例的電路圖，圖5A(b)是顯示實施例2的被測定晶體管電路51b的結(jié)構(gòu)例的電路圖，圖5A(c)是顯示實施例3的被測定晶體管電路51c的結(jié)構(gòu)例的電路圖。而且，圖5A(d)是顯示實施例4的被測定晶體管電路51d的結(jié)構(gòu)例的電路圖，圖5A(e)是顯示實施例5的被測定晶體管電路51e的結(jié)構(gòu)例的電路圖。進而，圖5B是顯示圖5A(c)的被測定晶體管電路51c的MOS晶體管的結(jié)構(gòu)的縱剖面圖。圖5C是顯示圖5A(c)的被測定晶體管電路51c的MOS晶體管的結(jié)構(gòu)的平面圖，圖5D是關(guān)于圖5C的A-A’線的縱剖面圖。
[0202]在實施形態(tài)2，以下顯示各別地測定被測定晶體管電路51的MOS晶體管QlO的各種擊穿電壓V_BD的電路。
[0203](測定A)具有與實施形態(tài)I同樣的被測定晶體管電路51的結(jié)構(gòu)的圖5A(a)中，在柵極電壓Vg = OV時，利用實施形態(tài)I的晶體管測試電路來測定電流Ibd，S卩，穿透(punchthrough)電流或因基板電流效果產(chǎn)生的漏極/源極電流。
[0204](測定B)在圖5A(b)中，利用實施形態(tài)I的晶體管測試電路來測定漏極-柵極電流。
[0205](測定C)顯示具有圖5B、圖5C及圖的結(jié)構(gòu)的MOS晶體管的圖5A(c)中，利用實施形態(tài)I的晶體管測試電路來測定接合漏電流(柵極偏壓感應(yīng)漏極漏電流(Gate-1nduced-drain Leakage，GIDL):是指在從源極向柵極施加逆向的偏壓電壓時，即便不施加?xùn)艠O電壓Vg亦會有漏極電流流動的現(xiàn)象)以及因能帶間穿隧(band-to-bandtunneling)、沖擊電離(impact 1nizat1n)等而流動的漏極-基板電流。此處，作為基板端子，有以下兩種情況。
[0206](測定C-1)將圖5B的三井(triplewell)結(jié)構(gòu)中的P井分接頭103設(shè)為基板端子。在圖5B中，在P型硅基板100中，藉由注入例如磷等N型雜質(zhì)而形成N井101。而且，藉由在N井101的上側(cè)注入例如硼等P型雜質(zhì)而形成P井102，進而形成該P井分接頭103。SP，在圖5B中，被測定對象MOS晶體管具備包含多個晶體管端子，即，源極、漏極、柵極、井分接頭(P井分接頭103等)及基板分接頭104。
[0207](測定C-2)例如也可將圖的MOS晶體管的P型硅基板100的基板分接頭104設(shè)為基板端子。在圖f5D中，基板分接頭以包圍成為測定對象的晶體管的方式而配置，對于因產(chǎn)生在成為測定對象的晶體管的擊穿而流入基板的電流，可經(jīng)由該基板分接頭而利用電流檢測電路來檢測其大部分。
[0208](測定D)在圖5A(d)中，利用實施形態(tài)I的晶體管測試電路來測定PMOS晶體管QlOp的漏極電流，該PMOS晶體管QlOp的柵極、源極及基板被施加高電壓HV。
[0209](測定E)在圖5A(e)中，利用實施形態(tài)I的晶體管測試電路來測定PMOS晶體管QlOp的柵極的電流，該PMOS晶體管QlOp具有被施加高電壓HV的源極及基板。
[0210]圖6是顯示實施形態(tài)2的晶體管測試電路的合體切換型被測定晶體管電路51A的結(jié)構(gòu)例的電路圖。
[0211]在圖6的被測定晶體管電路51A，
[0212](I)被測定MOS晶體管QlO的柵極經(jīng)由根據(jù)切換控制信號SWGA受到控制的開關(guān)用MOS晶體管Q21而連接于高電壓保護電路52，并且經(jīng)由根據(jù)切換控制信號SWGB受到控制的開關(guān)用MOS晶體管Q22而接地。
[0213](2)被測定MOS晶體管QlO的源極經(jīng)由根據(jù)切換控制信號SWSA受到控制的開關(guān)用MOS晶體管Q23而連接于高電壓保護電路52，并且經(jīng)由根據(jù)切換控制信號SWSB受到控制的開關(guān)用MOS晶體管Q24而接地。
[0214](3)被測定MOS晶體管QlO的基板分接頭經(jīng)由根據(jù)切換控制信號SWBA受到控制的開關(guān)用MOS晶體管Q25而連接于高電壓保護電路52，并且經(jīng)由根據(jù)切換控制信號SWBB受到控制的開關(guān)用MOS晶體管Q26而接地。
[0215]此處，切換控制信號SWGA、SWGB, SWSA, SffSB, SWBA, SffBB例如是從安裝于半導(dǎo)體芯片的測試控制器50或外部測試裝置輸入。在所述測定A時，將MOS晶體管Q22、Q23、Q26設(shè)為導(dǎo)通，將其他的MOS晶體管Q21、Q24、Q25設(shè)為斷開，從而可對被測定MOS晶體管QlO的源極-漏極電流進行測定。而且，在所述測定B時，將MOS晶體管Q21、Q26設(shè)為導(dǎo)通，將其他的MOS晶體管Q22、Q23、Q24、Q25設(shè)為斷開，從而可對被測定MOS晶體管QlO的漏極-柵極電流進行測定。進而，在所述測定C時，將MOS晶體管Q22、Q24、Q25設(shè)為導(dǎo)通，將其他的MOS晶體管Q21、Q23、Q26設(shè)為斷開，從而可對被測定MOS晶體管QlO的漏極-基板電流進行測定。另外，電流值的測定及擊穿電壓V_BD的測定與實施形態(tài)I相同。
[0216]如上所述，根據(jù)實施形態(tài)2，對于被測定MOS晶體管Q10，可測定基于三種電流的擊穿電壓V_BD。
[0217]實施形態(tài)3.
[0218]圖7A是顯示實施形態(tài)3的具備高電壓電平偏移器61的被測定晶體管電路51的結(jié)構(gòu)例的電路圖。
[0219]在針對被測定晶體管電路51的被測定MOS晶體管QlO而進行的擊穿電壓V_BD的測定中，被測定MOS晶體管QlO有可能受到破壞。若受到破壞，則在測試模式以外的用戶模式(user mode)中，亦須避免因施加漏極電壓、柵極電壓而可能發(fā)生的預(yù)期外的電流流動。在本實施形態(tài)，經(jīng)由根據(jù)測試信號T_BD受到控制的高電壓電平偏移器61來施加高電壓電壓HV，藉此來避免上述預(yù)期外的現(xiàn)象。在圖7A中，高電壓電平偏移器61回應(yīng)測試信號T_BD而導(dǎo)通或斷開，從而以對MOS晶體管QlO的漏極施加或不施加預(yù)定的高電壓HV的方式進行控制。
[0220]圖7Β是顯示實施形態(tài)3的變形例的具備高電壓電平偏移器61的被測定晶體管電路51的結(jié)構(gòu)例的電路圖。在圖7Β的結(jié)構(gòu)例，與圖7Α的結(jié)構(gòu)例相比，其特征在于更具備高電壓電平偏移器62。在圖7Β中，高電壓電平偏移器61回應(yīng)測試信號T_BD而導(dǎo)通或斷開，從而以對MOS晶體管QlO的漏極施加或不施加預(yù)定的高電壓HV的方式進行控制。而且，高電壓電平偏移器62回應(yīng)測試信號T_BG而導(dǎo)通或斷開，從而以對MOS晶體管QlO的柵極施加或不施加預(yù)定的高電壓HV的方式進行控制。藉此，對柵極施加高電壓來測定源極電流或基板電流，藉此，可探測因柵極絕緣膜的缺陷等造成的擊穿電壓。
[0221]圖8是顯示圖7A及圖7B的高電壓電平偏移器61、62的結(jié)構(gòu)例的電路圖。在圖8中，高電壓電平偏移器61、62是具備構(gòu)成電平偏移器的MOS晶體管Q31、Q32、構(gòu)成高電壓保護電路的MOS晶體管Q33、Q34以及構(gòu)成致能開關(guān)用反相器的MOS晶體管Q35、Q36而構(gòu)成。此處，WP為預(yù)定的電源電壓，EN為致能信號。
[0222]圖9是顯示圖7A及圖7B的被測定晶體管電路51的動作的電壓表。在圖9中，在圖7A及圖7B的測試信號T_BD、T_BG為電源電壓Vdd時，輸出電壓Vd、Vg為接地電壓(OV)，另一方面，在測試信號T_BD、T_BG為接地電壓(OV)時，輸出電壓Vd、Vg為預(yù)定的高電壓HV。
[0223]如上所述，根據(jù)實施形態(tài)3，高電壓電平偏移器61、62回應(yīng)測試信號T_BD、T_BG而導(dǎo)通或斷開，從而以對MOS晶體管QlO的漏極、柵極施加或不施加預(yù)定的高電壓HV的方式進行控制。藉此，在針對被測定晶體管電路51的被測定MOS晶體管QlO而進行的擊穿電壓V_BD的測定以外的情況下，可避免有預(yù)期外的電流流至被測定MOS晶體管Q10。
[0224]實施形態(tài)4.
[0225]圖10是顯示實施形態(tài)4的晶體管測試電路的結(jié)構(gòu)例的電路圖。此處，測試對象電路為行解碼器22及字線驅(qū)動器的晶體管WDO?WD31。
[0226]在圖10中，藉由實施形態(tài)I的晶體管測試電路來測定流至行解碼器22的源極側(cè)電源節(jié)點(node) Vss或源極側(cè)電源線Vss (電流檢測節(jié)點)的電流Ibd。在晶圓測試中，所述電流Ibd可在選擇行解碼器22的所有區(qū)塊的模式或者在不選擇所有區(qū)塊的模式下進行測定。源極側(cè)電源節(jié)點Vss或源極側(cè)電源線Vss經(jīng)由根據(jù)切換控制信號SWl受到控制的MOS晶體管Q41，并經(jīng)由實施形態(tài)I的高電壓保護電路52及電流檢測電路53而連接于接地節(jié)點，并且經(jīng)由根據(jù)切換控制信號SWlB受到控制的MOS晶體管Q42而接地。例如也可將行解碼器22的基板分接頭22S連接于例如接地節(jié)點Vss來測定電流Ibd。另外，在圖10中，將多個區(qū)塊的源極側(cè)電源節(jié)點Vss或源極側(cè)電源線Vss與基板分接頭22S予以連接，將連接端作為電流檢測節(jié)點來檢測電流。而且，源極側(cè)電源節(jié)點Vss或源極側(cè)電源線Vss也可為接地側(cè)電源節(jié)點Vss或接地側(cè)電源線Vss。另外，切換控制信號SWUSW1B是與實施形態(tài)3同樣地從測試控制器50或外部測試裝置輸入，切換控制信號SWlB是切換控制信號SWl的反相信號。另外，在圖10中，未經(jīng)由實施形態(tài)I的高電壓保護電路52而連接于電流檢測電路53，這樣做是因為，從電路以及測定范圍的觀點，高電壓到達至該源極側(cè)電源節(jié)點Vss或源極側(cè)電源線Vss的可能性小。當然，電流檢測電路53也可經(jīng)由高電壓保護電路52來連接。
[0227]而且，行解碼器22的多個區(qū)塊是根據(jù)來自區(qū)塊選擇信號產(chǎn)生電路25的區(qū)塊選擇信號SELB(低主動(low active))而選擇的，從行解碼器22產(chǎn)生的區(qū)塊選擇信號SELHV(高電壓HV)連接于所選擇的記憶胞區(qū)塊20b的字線驅(qū)動器晶體管WDO?WD31的各柵極。此處，為了對流至形成有字線驅(qū)動器晶體管WDO?WD31的硅基板的基板分接頭26S的基板電流Isub進行測定，該基板分接頭26S經(jīng)由根據(jù)切換控制信號SW2受到控制的MOS晶體管Q43而連接于實施形態(tài)I的電流檢測電路53，并且經(jīng)由根據(jù)切換控制信號SW2的反相信號即切換控制信號SW2B受到控制的MOS晶體管Q44而接地。另外，切換控制信號SW2、SW2B是與實施形態(tài)3同樣地從測試控制器50或外部測試裝置輸入。
[0228]另外，在圖10中，對字線驅(qū)動器WDO?WD31的基板分接頭26S的電流進行了測定，但根據(jù)字線驅(qū)動器電路的結(jié)構(gòu)，也可測定P井分接頭或MOS晶體管的源極的電流。另外，若字線驅(qū)動器晶體管WDO?WD31的晶體管為圖5B的結(jié)構(gòu)，則為對P井分接頭的電流的測定，并且由于高電壓可能降下來，因此較佳為經(jīng)由高電壓保護電路52而連接于電流檢測電路53ο
[0229]圖11是顯示圖10的晶體管測試電路的擊穿電壓的測定方法的圖表。在圖11中，隨著對被測定MOS晶體管QlO施加的漏極電壓Vd或柵極電壓Vg接近擊穿電壓V_BD，例如流至圖10的基板分接頭26S的基板電流Isub呈指數(shù)函數(shù)地增大。因而，藉由測定基板電流lsub，可對被測定MOS晶體管即字線驅(qū)動器晶體管WDO?WD31的擊穿電壓進行測定，基此，可決定最大的高電壓Hvmax(是指較擊穿電壓V_BD下降了預(yù)定余量的可允許最大電壓值)。
[0230]在以上述方式構(gòu)成的晶體管測試電路，藉由將MOS晶體管Q41設(shè)為導(dǎo)通，以對流至行解碼器22的源極側(cè)電源節(jié)點Vss或源極側(cè)電源線Vss的電流Ibd進行檢測，從而可測定行解碼器22的被測定晶體管電路的擊穿電壓V_BD。而且，藉由在字線驅(qū)動器晶體管WDO?WD31的例如P井分接頭測定基板電流Isub，從而可決定被測定MOS晶體管即字線驅(qū)動器晶體管WDO?WD31的最大的高電壓Hvmax (較擊穿電壓V_BD下降了預(yù)定余量的可允許最大電壓值)。
[0231]實施形態(tài)5.
[0232]圖12是顯示實施形態(tài)5的NOR型快閃存儲器的字線驅(qū)動器的結(jié)構(gòu)例的方塊圖。此處，字線驅(qū)動器為測試對象電路。
[0233]在NOR型快閃存儲器，為了編程(數(shù)據(jù)寫入)及數(shù)據(jù)抹除而使用正電壓及負電壓，為了實現(xiàn)更高的讀出性能而減少該電壓值，并且削薄柵極氧化膜。在圖12中，NOR型快閃存儲器的字線驅(qū)動器是具備行解碼器22以及被供給電源電壓Vp、Vm的電平偏移器24而構(gòu)成的。另外，輸入至行解碼器22的信號如下所述。
[0234](I)Block Add:區(qū)塊地址指定及附加信號。
[0235](2)WL Add:字線地址指定及附加信號。
[0236](3) Read:數(shù)據(jù)讀出信號。
[0237](4) PGM:數(shù)據(jù)編程信號。
[0238](5) ERS:數(shù)據(jù)抹除信號。
[0239]圖13是顯示圖12的字線驅(qū)動器的動作的電源電壓表。如圖13所示，根據(jù)數(shù)據(jù)讀出(Read)、數(shù)據(jù)編程(PGM)、數(shù)據(jù)抹除(ERS)，如圖13般設(shè)定電源電壓Vp、Vm。
[0240]圖14是顯示圖12的字線驅(qū)動器的晶體管測試電路的結(jié)構(gòu)例的電路圖。在圖14中，電平偏移器24包含MOS晶體管Q51?Q54。來自行解碼器22的字線選擇信號由反相器INVl予以反相，該反相信號被輸入至電平偏移器24，以控制該電平偏移器24的動作。此處，MOS晶體管Q53為高電壓阻斷晶體管，MOS晶體管Q54是為了使用高電壓Vp來上拉針對MOS晶體管Q51的柵極電壓而設(shè)置的。電源電壓端子Vm經(jīng)由根據(jù)切換控制信號SWP受到控制的開關(guān)用MOS晶體管Q61而連接于-10V，并經(jīng)由根據(jù)切換控制信號SWQ受到控制的開關(guān)用MOS晶體管Q62而接地，且經(jīng)由根據(jù)切換控制信號SWR受到控制的開關(guān)用MOS晶體管Q63，并經(jīng)由高電壓保護電路52而連接于實施形態(tài)I的晶體管測試電路。
[0241]在編程模式下，當在電平偏移器24不選擇所有字線時，將MOS晶體管Q51設(shè)為斷開且將MOS晶體管Q52設(shè)為導(dǎo)通，從而字線電壓VWL為0V，對PMOS晶體管Q51的源極-漏極間施加1V的電壓。另一方面，當選擇所有字線時，將MOS晶體管Q51設(shè)為導(dǎo)通且將MOS晶體管Q52設(shè)為斷開，從而字線電壓VWL為10V，對NMOS晶體管Q52的源極-漏極間施加1V的電壓。即，字線驅(qū)動器的漏電流流至電源電壓Vm的線路。因而，藉由將實施形態(tài)I的電流檢測電路53連接于電源電壓Vm線路，從而與NAND型快閃存儲器同樣地，可對編程模式下的字線驅(qū)動器的PMOS晶體管或NMOS晶體管的擊穿電壓進行測定，從而可基于此而決定高電壓的最大值HVmax。
[0242]在以上述方式構(gòu)成的晶體管測試電路，在數(shù)據(jù)抹除時，藉由設(shè)定電源電壓Vp = OV且僅使三個MOS晶體管Q61?Q63中的MOS晶體管Q61導(dǎo)通，從而可將字線驅(qū)動器設(shè)定為數(shù)據(jù)抹除模式。而且，在數(shù)據(jù)讀出或數(shù)據(jù)編程時，分別設(shè)Vp = 3V或1V且僅使三個MOS晶體管Q61?Q63中的MOS晶體管Q62導(dǎo)通，藉此可將字線驅(qū)動器設(shè)定為各個模式。進而，在晶體管測試時，藉由僅使三個MOS晶體管Q61?Q63中的MOS晶體管Q63導(dǎo)通，從而連接于實施形態(tài)I的晶體管測試電路，藉此可進行預(yù)定的電流檢測以進行擊穿電壓V_BD等的測定。
[0243]在圖14中，對來自電平偏移器24的源極側(cè)線路的電源電壓Vm的端子的電流進行了測定，但本發(fā)明并不限于此，也可將電平偏移器24的基板分接頭24S連接于MOS晶體管Q63的漏極來進行晶體管測試。
[0244]實施形態(tài)6.
[0245]圖15是顯示實施形態(tài)6的晶圓測試中的監(jiān)控及測試處理的流程圖。在圖15中，監(jiān)控及測試處理是具備:
[0246](I)高電壓晶體管的擊穿電壓檢測處理(SI)、
[0247](2)行解碼器的擊穿電壓檢測處理(S2)、及
[0248](3)字線驅(qū)動器的擊穿電壓檢測處理(S3)而構(gòu)成。另外，各處理SI?S3也可各別地執(zhí)行。
[0249]在圖15的流程中，對晶圓測試中的擊穿電壓V_BD進行測定。并且，根據(jù)所測定出的擊穿電壓V_BD，來決定實際使用的寫入電壓Vww及電源電壓Vpp。
[0250]在高電壓晶體管的擊穿電壓檢測處理(SI)中，在步驟Sll中對被測定晶體管QlO的漏極電壓Vd的設(shè)定值設(shè)定初始值Vstart，由圖3的晶體管測試電路判定是否為檢測電流Ibd>S準電流Iref。為“是(YES) ”時，前進至步驟S14，另一方面，為“否(NO)”時前進至步驟S13，使漏極電壓Vd的設(shè)定值增大預(yù)定的步驟值Vstep而進行設(shè)定，并反復(fù)進行圖3的晶體管測試電路對檢測電流Ibd >基準電流Iref的判斷。在步驟S14中，將當前設(shè)定的漏極電壓Vd的設(shè)定值設(shè)定為該高電壓晶體管HVn時的擊穿電壓Vbd(HVn)并前進至下個處理
(S2)。
[0251]在以上的處理(SI)中，例如對MOS晶體管QlO等高電壓晶體管(HVn)的擊穿電壓Vbd進行測定。另外，在晶圓測試中，在與柵極電壓Vg = OV的組合條件下測定源極電流及基板電流。
[0252]在行解碼器的擊穿電壓檢測處理(S2)中，例如當不選擇所有區(qū)塊時，晶體管Ql的柵極電壓為0V，對漏極施加高電壓Vpp，因此可對行解碼器22的所有晶體管Ql的擊穿電壓進行測定(由最弱的晶體管所決定)O寫入電壓Vww例如被設(shè)定為Vww = Vbd (HVn)-3V。步驟S21中，對被測定晶體管Ql的電源電壓Vpp的設(shè)定值設(shè)定初始值VPstart，由圖3的晶體管測試電路來判斷是否為檢測電流Ibd >基準電流Iref。為“是”時前進至步驟S24，另一方面，為“否”時前進至步驟S23，使電源電壓Vpp的設(shè)定值增大預(yù)定的步驟值Vstep而進行設(shè)定，并反復(fù)進行圖3的晶體管測試電路對檢測電流Ibd >基準電流Iref的判斷。步驟S24中，將當前設(shè)定的電源電壓Vpp的設(shè)定值設(shè)定為該行解碼器時的擊穿電壓Vbd(Row)并前進至下個處理(S3)。
[0253]以上的處理(S2)中，對行解碼器的擊穿電壓Vbd進行測定。該測定對象例如為行解碼器的高電壓耗盡型NMOS晶體管。在不選擇區(qū)塊的條件下，測定接地電流。該電流如實施形態(tài)4、實施形態(tài)5所述，也可與源極電流及基板電流進行組合。
[0254]在字線驅(qū)動器的擊穿電壓檢測處理(S3)中，當不選擇所有字線時，所有字線驅(qū)動器晶體管的柵極為0V，漏極被施加寫入電壓Vww，因此可對行解碼器22的所有字線驅(qū)動器晶體管的擊穿電壓進行測定(由最弱的晶體管所決定)。電源電壓Vpp例如被設(shè)定為Vpp=Vbd(Row)-1Vo步驟S31中，對字線驅(qū)動器的寫入電壓Vww的設(shè)定值設(shè)定Vbd (HVn)-2V，并由圖3的晶體管測試電路來判定是否為檢測電流Ibd >基準電流Iref。為“是”時前進至步驟S34，另一方面，為“否”時前進至步驟S33，使寫入電壓Vww的設(shè)定值增大預(yù)定的步驟值Vstep而進行設(shè)定，并反復(fù)進行圖3的晶體管測試電路對檢測電流Ibd >基準電流Iref的判斷。步驟S34中，將當前設(shè)定的寫入電壓Vww的設(shè)定值設(shè)定為該字線驅(qū)動器時的擊穿電壓Vbd (WLDV)，從而結(jié)束該監(jiān)控及測試處理。
[0255]以上的處理(S3)中，對字線驅(qū)動器的擊穿電壓Vbd進行測定?；跂艠O電壓Vg=OV及漏極電壓Vd = Vww的條件，如實施形態(tài)4、實施形態(tài)5等般測定基板電流。
[0256]雖為以上的行解碼器及字線驅(qū)動器的電路的擊穿電壓檢測處理(S2、S3)，但作為評估，實際上對如引起擊穿的電平的電流下的擊穿電壓進行檢測并無問題，但問題是在作為制品的出貨檢查測試的晶圓測試中。實際上有可能會造成破壞。因此，對于成為判定基準的電流Ibd及與此對應(yīng)的基準電流Iref，適用作為評估用的基準值與作為檢查用的基準值的至少兩種值。
[0257]實施形態(tài)7.
[0258]圖16是顯示實施形態(tài)7的晶體管測試電路的結(jié)構(gòu)例的電路圖。實施形態(tài)7的晶體管測試電路與圖3的晶體管測試電路相比，以下方面不同。
[0259](I)利用具備電流輸出電路70以取代基準偏壓電流產(chǎn)生電路56及比較器電路55。電流輸出電路70具備柵極被施加控制電壓Vsensel的MOS晶體管P2以及測試焊墊60，使與根據(jù)控制電壓Vsensel而鏡映的電流Ibd對應(yīng)的測定電流Imp流至測試焊墊60。測定電流Imp是在測試模式下，經(jīng)由選擇器(selector)電路(未圖示)而輸出至外部測試裝置進行測定。
[0260](2)將電流鏡電路58的MOS晶體管Q13、Q14的尺寸比設(shè)定為1:N(N蘭I)。藉由將所述值N設(shè)定為超過I的值，可獲得比尺寸比為1:1時大的測定電流Imp。
[0261]實施形態(tài)8.
[0262]圖17是顯示實施形態(tài)8的晶體管測試電路的結(jié)構(gòu)例的電路圖。實施形態(tài)8的晶體管測試電路與圖3的晶體管測試電路相比，以下方面不同。
[0263](I)利用具備電流檢測電路53A以取代電流檢測電路53，并且設(shè)置負載電阻Rl以取代MOS晶體管Q13。
[0264](2)利用具備電流鏡電壓輸出電路54A以取代電流鏡電壓輸出電路54。此處，設(shè)置可變電阻R2及負載電阻R3以取代MOS晶體管Q14。MOS晶體管Pl的漏極電壓VPS經(jīng)電阻R2、R3分壓，該經(jīng)分壓的電壓被回饋至差動放大器57的非反相輸入端子。此處，藉由改變可變電阻R2的電阻值，可將所述電壓VPS設(shè)定為對于準確地鏡映電流Ibd而言最佳的值。而且，藉由適當?shù)卦O(shè)定Rl、R3的電阻值的值，從而可如下式般適當改變鏡像電流Imirror。
[0265]Imirror = IbdX R1/R3
[0266]在以上的實施形態(tài)，使用了負載電阻R1，但本發(fā)明并不限于此，也可使用如公知技術(shù)經(jīng)二極管連接的耗盡型晶體管、或者被施加預(yù)定的柵極電壓的增強型MOS晶體管或耗盡型MOS晶體管，所述預(yù)定的柵極電壓使得在有電流Ibd流動時漏極電壓即檢測電壓Vsense為約OV附近。針對這些變形例，參照圖20A?圖20D而后述。
[0267]實施形態(tài)9.
[0268]圖18是顯示實施形態(tài)9的晶體管測試電路的結(jié)構(gòu)例的電路圖。實施形態(tài)9的晶體管測試電路與圖3的晶體管測試電路相比，以下方面不同。
[0269]取代電流鏡電壓輸出電路54而具備電流鏡電壓輸出電路54B。此處，其特征在于，電流鏡電壓輸出電路54B不具備差動放大器57，而具備以下的四個鏡像電流產(chǎn)生電路。
[0270](I)第I鏡像電流產(chǎn)生電路，分別具備經(jīng)二極管連接的MOS晶體管N14、N15以及P13的串聯(lián)電路，使與所述基準電流Iref的鏡像電流即Imirror2對應(yīng)的鏡像電流Imirrorl 流動。
[0271](2)第2鏡像電流產(chǎn)生電路，具備MOS晶體管P15、N16的串聯(lián)電路，使與所述基準電流Iref對應(yīng)的鏡像電流lmirror2流動。
[0272](3)第3鏡像電流產(chǎn)生電路，具備MOS晶體管N12、P12、N13的串聯(lián)電路，使與所述基準電流Iref對應(yīng)的鏡像電流Imirror3流動。
[0273](4)第4鏡像電流產(chǎn)生電路，具備MOS晶體管P11、N11、Q14的串聯(lián)電路，使與所述檢測電流Ibd對應(yīng)的鏡像電流Imirror4流動。
[0274]另外，從基準偏壓電流產(chǎn)生電路56將基準電壓V_ref施加至MOS晶體管N13、N16及N2的各柵極。
[0275]在以上述方式構(gòu)成的晶體管測試電路，所述MOS晶體管P13的源極電壓為Vsense+Vtp (Vtp為P通道晶體管的臨界值)，所述MOS晶體管P13的源極電壓是將其加上Vtn(Vtn為N通道晶體管的臨界值)，使MOS晶體管N15的漏極電壓為Vsense+Vtp+Vtn。而且，所述MOS晶體管N12的柵極電壓是與所述MOS晶體管N14的柵極電壓共用，因此N12的源極電壓也與N14的源極電壓同樣為Vsense+Vtp+Vtn，所述MOS晶體管P12的漏極電壓藉由減去Vtp而為Vsense+Vtn。并且，所述MOS晶體管Nll的源極電壓為再減去Vtn而為Vsense,與檢測電流Ibd對應(yīng)地有鏡像電流Imirror4流動，且與該鏡像電流Imirror4對應(yīng)地在MOS晶體管Pll的漏極產(chǎn)生鏡像電壓Vsense2。S卩，與檢測電流Ibd對應(yīng)的鏡像電壓Vsense2被施加至MOS晶體管P2的柵極。因此，如實施形態(tài)I所述，比較器電路55亦同為將檢測電流Ibd與基準電流Iref進行比較并輸出受到反相的比較結(jié)果信號Vjudge。
[0276]實施形態(tài)10.
[0277]圖19是顯示實施形態(tài)10的晶體管測試電路的結(jié)構(gòu)例的電路圖。實施形態(tài)10的晶體管測試電路與圖3的晶體管測試電路相比，以下方面不同。
[0278](I)利用具備電流鏡電壓輸出電路54C以取代電流鏡電壓輸出電路54。具體而言，PMOS晶體管Pl的漏極經(jīng)由調(diào)整鏡像電流Imirror的可變電阻R2而連接于MOS晶體管Q14的漏極及差動放大器57的非反相輸入端子。
[0279]根據(jù)以上述方式構(gòu)成的實施形態(tài)10，除了實施形態(tài)I的晶體管測試電路的作用效果以外，也可藉由可變電阻R2來調(diào)整與檢測電流Ibd對應(yīng)的鏡像電流Imirror。
[0280]變形例.
[0281]圖20A是顯示圖3、圖16及圖19的電流鏡電路58的結(jié)構(gòu)例的電路圖。圖20B是顯示變形例I的電流鏡電路58A的結(jié)構(gòu)例的電路圖。變形例I的電流鏡電路58A與圖20A相比，其特征在于，利用具備負載電阻R11、R12以分別取代MOS晶體管Q13、Q14，藉由調(diào)整負載電阻R11、R12的電阻值，從而可調(diào)整檢測電流Ibd與鏡像電流Imirror的關(guān)系。
[0282]圖20C是顯示變形例2的電流鏡電路58B的結(jié)構(gòu)例的電路圖。變形例2的電流鏡電路58B與圖20A的電流鏡電路58相比，其特征在于，對MOS晶體管Q13、Q14的各柵極施加預(yù)定的柵極電壓Vgl，以使檢測電流Ibd及鏡像電流Imirror分別成為預(yù)定電流值。
[0283]圖20D是顯示變形例3的電流鏡電路58C的結(jié)構(gòu)例的電路圖。變形例3的電流鏡電路58C與圖20C的電流鏡電路58B相比，其特征在于，利用具備增強型MOS晶體管Q13E、Q14E以取代耗盡型MOS晶體管Q13、Q14。此處，對MOS晶體管Q13E、Q14E的各柵極施加預(yù)定的柵極電壓Vg2，以使檢測電流Ibd及鏡像電流Imirror分別成為預(yù)定電流值。
[0284]在以上的實施形態(tài)，對用于快閃存儲器等半導(dǎo)體非易失性記憶裝置的內(nèi)部電源電壓產(chǎn)生電路進行了說明，但本發(fā)明并不限于此，也可適用于動態(tài)隨機存取存儲器(DynamicRandom Access Memory, DRAM)、同步動態(tài)隨機存取存儲器(Synchronous Dynamic RandomAccess Memory, SDRAM)等半導(dǎo)體易失性記憶裝置等各種半導(dǎo)體記憶裝置、及具備處理器(processor)等的半導(dǎo)體集成電路等半導(dǎo)體裝置。而且，快閃存儲器并不限于NAND型，也可適用于NOR型快閃存儲器。進而，實施形態(tài)6?實施形態(tài)9也可適用于實施形態(tài)I?實施形態(tài)5。
[0285][產(chǎn)業(yè)上的可利用性]
[0286]如以上所詳述般，根據(jù)本發(fā)明的晶體管測試電路等，在對設(shè)置于半導(dǎo)體裝置的晶體管進行測試的晶體管測試電路，可高準確度地測定并評估半導(dǎo)體裝置所含的晶體管的擊穿電壓。
【主權(quán)項】
1.一種晶體管測試電路，其設(shè)置于半導(dǎo)體芯片，測定金屬氧化物半導(dǎo)體晶體管的擊穿電壓，所述晶體管測試電路的特征在于包括: 電壓施加裝置，對所述金屬氧化物半導(dǎo)體晶體管的漏極、源極及柵極中的至少其中之一施加預(yù)定的測試電壓； 電流檢測電路，當施加所述測試電壓時，對從所述金屬氧化物半導(dǎo)體晶體管流至負載電路的檢測電流進行檢測；以及 電流鏡電壓輸出電路，產(chǎn)生與所述檢測電流對應(yīng)的鏡像電流并輸出。2.如權(quán)利要求1所述的晶體管測試電路，還包括: 比較電路，將所述鏡像電流與預(yù)定的基準電流進行比較并輸出比較結(jié)果信號。3.如權(quán)利要求1所述的晶體管測試電路，還包括: 測試焊墊，將所述鏡像電流輸出至外部電路。4.如權(quán)利要求1所述的晶體管測試電路，其中 所述電流鏡電壓輸出電路產(chǎn)生與所述檢測電流以N:1對應(yīng)的所述鏡像電流并輸出，其中N為I以上。5.如權(quán)利要求1所述的晶體管測試電路，還包括: 開關(guān)電路，將包含所述金屬氧化物半導(dǎo)體晶體管的源極、漏極、柵極、井分接頭及基板分接頭的多個晶體管端子中的至少其中之一連接至負載電路。6.如權(quán)利要求5所述的晶體管測試電路，其中 所述開關(guān)電路對未連接于所述負載電路的所述多個晶體管端子中的至少其中之一施加預(yù)定的施加電壓。7.如權(quán)利要求6所述的晶體管測試電路，其中 所述施加電壓為預(yù)定值或接地電壓。8.如權(quán)利要求1所述的晶體管測試電路，其中 所述負載電路為負載電阻、經(jīng)二極管連接的耗盡型金屬氧化物半導(dǎo)體晶體管、被施加預(yù)定的柵極電壓的增強型金屬氧化物半導(dǎo)體晶體管或被施加預(yù)定的柵極電壓的耗盡型金屬氧化物半導(dǎo)體晶體管。9.如權(quán)利要求1所述的晶體管測試電路，還包括: 高電壓保護電路，被插入至所述金屬氧化物半導(dǎo)體晶體管與所述負載電路之間，用于使高電壓不通過所述負載電路。10.如權(quán)利要求9所述的晶體管測試電路，其中 所述高電壓保護電路包括:具有高電壓的耐壓電壓的耗盡型金屬氧化物半導(dǎo)體晶體管；以及被施加預(yù)定的柵極電壓的增強型金屬氧化物半導(dǎo)體晶體管。11.如權(quán)利要求1所述的晶體管測試電路，還包括: 電平偏移器，回應(yīng)預(yù)定的測試信號而進行動作，以將預(yù)定的高電壓作為所述測試電壓而輸出或不輸出。12.—種晶體管測試電路，設(shè)置在半導(dǎo)體芯片的預(yù)定的測試對象電路的電流檢測節(jié)點與接地節(jié)點之間，測定所述測試對象電路的擊穿電壓，所述晶體管測試電路的特征在于包括: 電壓施加裝置，對所述測試對象電路施加預(yù)定的測試電壓； 電流檢測電路，當施加所述測試電壓時，對從所述測試對象電路流至負載電路的檢測電流進行檢測；以及 電流鏡電壓輸出電路，產(chǎn)生與所述檢測電流對應(yīng)的鏡像電流并輸出。13.如權(quán)利要求12所述的晶體管測試電路，還包括: 比較電路，將所述鏡像電流與預(yù)定的基準電流進行比較并輸出比較結(jié)果信號。14.如權(quán)利要求12所述的晶體管測試電路，還包括: 測試焊墊，將所述鏡像電流輸出至外部電路。15.如權(quán)利要求12所述的晶體管測試電路，還包括: 開關(guān)電路，選擇性地切換是否將所述電流檢測節(jié)點連接至所述負載電路。16.如權(quán)利要求12所述的晶體管測試電路，其中 所述測試對象電路為行解碼器。17.如權(quán)利要求16所述的晶體管測試電路，其中 所述電流檢測節(jié)點連接于所述行解碼器的接地側(cè)電源線、所述行解碼器的基板分接頭或井分接頭中的至少其中之一。18.如權(quán)利要求12所述的晶體管測試電路，其中 所述測試對象電路為字線驅(qū)動器。19.如權(quán)利要求18所述的晶體管測試電路，其中 所述電流檢測節(jié)點連接于所述測試對象電路的金屬氧化物半導(dǎo)體晶體管的源極、基板分接頭及井分接頭中的至少其中之一。20.如權(quán)利要求12所述的晶體管測試電路，其中 所述負載電路為負載電阻、經(jīng)二極管連接的耗盡型金屬氧化物半導(dǎo)體晶體管、被施加預(yù)定的柵極電壓的增強型金屬氧化物半導(dǎo)體晶體管或被施加預(yù)定的柵極電壓的耗盡型金屬氧化物半導(dǎo)體晶體管。21.如權(quán)利要求12所述的晶體管測試電路，還包括: 高電壓保護電路，被插入至所述電流檢測節(jié)點與所述負載電路之間，用于使高電壓不通過所述負載電路。22.如權(quán)利要求21所述的晶體管測試電路，其中 所述高電壓保護電路包括:具有高電壓的耐壓電壓的耗盡型金屬氧化物半導(dǎo)體晶體管；以及被施加預(yù)定的柵極電壓的增強型金屬氧化物半導(dǎo)體晶體管。23.一種半導(dǎo)體記憶裝置，其特征在于包括如權(quán)利要求1所述的晶體管測試電路。24.一種半導(dǎo)體裝置，其特征在于包括如權(quán)利要求1所述的晶體管測試電路。25.—種晶體管測試方法，是由晶體管測試電路所執(zhí)行，所述晶體管測試電路設(shè)置于半導(dǎo)體芯片，測定金屬氧化物半導(dǎo)體晶體管的擊穿電壓，所述晶體管測試方法的特征在于包括如下步驟: 對所述金屬氧化物半導(dǎo)體晶體管的漏極及柵極中的至少其中之一施加預(yù)定的測試電壓； 當施加所述測試電壓時，對從所述金屬氧化物半導(dǎo)體晶體管流至負載電路的檢測電流進行檢測；以及 產(chǎn)生與所述檢測電流對應(yīng)的鏡像電流并輸出。26.如權(quán)利要求25所述的晶體管測試方法，還包括如下步驟:將所述鏡像電流與預(yù)定的基準電流進行比較并輸出比較結(jié)果信號。27.如權(quán)利要求25所述的晶體管測試方法，還包括如下步驟:將所述鏡像電流經(jīng)由測試分接頭而輸出至外部電路。
【文檔編號】G11C16/06GK105825889SQ201510518235
【公開日】2016年8月3日
【申請日】2015年8月21日
【發(fā)明人】小川曉
【申請人】力晶科技股份有限公司