相對于字線補(bǔ)償源極側(cè)電阻的制作方法
【專利摘要】提供了一種方法和非易失性存儲系統(tǒng)，其中，施加至NAND串的源極端的電壓取決于被選擇用于感測的非易失性存儲元件的位置。這可以在不對NAND串施加體偏壓的情況下進(jìn)行。在一個實(shí)施方式的感測操作期間使施加至NAND串的源極端的電壓的幅度取決于被選存儲器單元的位置(在不施加任何體偏壓的情況下)有助于緩解取決于哪個字線被選擇的故障。此外，讀取通過電壓的幅度可以取決于源極線電壓或被選存儲器單元的位置。
【專利說明】相對于字線補(bǔ)償源極側(cè)電阻
[0001 ]優(yōu)先權(quán)要求
[0002]本申請要求于20 I 5年2月18日提交的題為“Compensat ing Source SideResistance Versus Word Line”的美國專利申請N0.14/625，363的權(quán)益，該申請要求于2014年3月7 日提交的題為 “Compensating Source Side Resistance Versus Word Lineto Balance Failure Bit Count”的美國臨時申請61/949，601的權(quán)益，上述申請的全部內(nèi)容通過引用并入本文中。
【背景技術(shù)】
[0003]本公開內(nèi)容涉及非易失性存儲的技術(shù)。
[0004]半導(dǎo)體存儲器被用于各種電子裝置中。例如，在蜂窩電話、數(shù)字?jǐn)z像機(jī)、個人數(shù)字助理、移動計算裝置、非移動計算裝置以及其他裝置中使用非易失性半導(dǎo)體存儲器。電可擦除可編程只讀存儲器(EEPROM)和閃速存儲器是其中最普遍的非易失性半導(dǎo)體存儲器。
[0005]—些非易失性存儲器在與半導(dǎo)體襯底中的溝道區(qū)隔離的電荷存儲區(qū)中存儲信息。作為一個示例，浮置柵位于半導(dǎo)體襯底中的溝道區(qū)之上并且與該溝道區(qū)隔離。浮置柵位于源極區(qū)與漏極區(qū)之間?？刂茤疟辉O(shè)置在浮置柵之上并且與浮置柵隔離。通過保持在浮置柵上的電荷的量來控制晶體管的閾值電壓。也就是說，通過浮置柵上的電荷水平來控制在晶體管被導(dǎo)通以允許在其源極與漏極之間的傳導(dǎo)之前必須施加給控制柵的最小電壓量。
[0006]—些非易失性存儲器利用電荷俘獲層來存儲信息。一個這樣的示例是氧化物-氮化物-氧化物(0N0)區(qū)，其中，氮化物(例如，SiN)用作存儲信息的電荷俘獲層。當(dāng)這樣的存儲器單元被編程時，電子被存儲在電荷俘獲層。
[0007]在一個架構(gòu)中，存儲器單元是NAND串的一部分。NAND串包括漏極側(cè)選擇柵和源極側(cè)選擇柵之間的一系列存儲器單元。漏極側(cè)選擇柵可切換地將NAND串的一端連接至位線。源極側(cè)選擇柵可切換地將NAND串的另一端連接至公共源極線，公共源極線連接至許多NAND
串O
[0008]非易失性存儲器可以具有2D架構(gòu)或3D架構(gòu)。近來，已經(jīng)提出了使用具有成串的存儲器單元的3D堆疊式存儲器結(jié)構(gòu)的超高密度存儲裝置。一個這樣的存儲裝置有時被稱為位成本可擴(kuò)展(BiCS)架構(gòu)。例如，3D NAND堆疊式存儲裝置可以由交替的導(dǎo)電層和絕緣層形成。在這些層中形成有存儲器孔以同時限定許多存儲器層。然后，通過用適當(dāng)?shù)牟牧咸畛浯鎯ζ骺讈硇纬蒒AND串。直的NAND串在一個存儲器孔中延伸，而管狀或U形NAND串(P-BiCS)包括存儲器單元的一對豎直列，該對豎直列在兩個存儲器孔中延伸并且通過管道連接來接合。存儲器單元的控制柵由導(dǎo)電層提供?？梢允褂闷渌夹g(shù)來形成3D NAND。
【附圖說明】
[0009]在不同的附圖中，相同編號的元素指的是共同的部件。
[0010]圖1是NAND串的電路表示；
[0011 ]圖2是3D堆疊式非易失性存儲器裝置的透視圖；
[0012]圖3A描繪了圖2的包括U形NAND串的塊BLKO的實(shí)施方式；
[0013]圖3B描繪了圖3A的NAND串的SetAO的圖3A的3D非易失性存儲器裝置的塊的截面圖；
[0014]圖4A描繪了圖2的包括直的NAND串的塊BLKO的實(shí)施方式；
[0015]圖4B描繪了圖4A的具有直的串的3D非易失性存儲器裝置的塊的截面圖；
[0016]圖4C描繪了具有直的串的3D非易失性存儲器裝置的塊的截面圖；
[0017]圖5A描繪了圖3B的列CO的示出了漏極側(cè)選擇柵SGDO和存儲器單元MC6，0的區(qū)域669的近視圖；
[0018]圖5B描繪了圖5A的列CO的截面圖；
[0019]圖5C描繪了一個實(shí)施方式的硅豎直NAND溝道與位線和源極線之間的電連接；
[0020]圖6描繪了形成在襯底上的NAND串的截面圖；
[0021]圖7描繪了存儲器陣列中的示例塊；
[0022]圖8是使用單行/列解碼器和讀/寫電路的非易失性存儲器系統(tǒng)的框圖；
[0023]圖9是描繪感測塊的一個實(shí)施方式的框圖；
[0024]圖1OA描繪了在編程操作期間施加至存儲元件的控制柵的電壓波形；
[0025]圖1OB描繪了在編程驗(yàn)證操作期間施加至存儲元件的控制柵的電壓波形；
[0026]圖1OC描繪了在讀取操作期間施加至存儲元件的控制柵的電壓波形；
[0027]圖1lA是描述用于對非易失性存儲器進(jìn)行編程的方法的一個實(shí)施方式的流程圖；
[0028]圖1lB示出了在每個存儲器單元以四個物理狀態(tài)存儲兩位數(shù)據(jù)時用于存儲器單元陣列的不例性閾值電壓分布；
[0029]圖1lC和圖1lD描繪了根據(jù)一個實(shí)施方式的兩輪次編程序列；
[0030]圖12A示出了源極側(cè)電阻模型；
[0031]圖12B示出了針對一個實(shí)施方式的與被選字線相對的“源極側(cè)電壓”；
[0032]圖13是描繪了在感測操作期間施加至公共源極線的電壓關(guān)于被選存儲器單元的位置的依賴性的一個實(shí)施方式的圖；
[0033]圖14是描繪用于感測存儲器單元的過程的一個實(shí)施方式的流程圖；
[0034]圖15是示出與被選存儲器單元距NAND串的源極端的距離相對的公共源極線電壓和讀取通過電壓的一個實(shí)施方式的圖；
[0035]圖16A示出了在讀取操作期間施加至NAND串的讀取通過電壓的方案的一個示例；
[0036]圖16B示出了在編程驗(yàn)證操作期間施加至NAND串的讀取通過電壓的方案的一個示例；
[0037]圖17A是通過存儲器單元對感測放大器中的專用電容器放電的速率來測量存儲器單元的傳導(dǎo)電流的讀取操作的過程的一個實(shí)施方式的流程圖；
[0038]圖17B描繪了在針對圖17A的一個實(shí)施方式的讀取操作期間的信號；
[0039]圖18A是感測已經(jīng)從位線放電了多少電壓的讀取操作的過程的一個實(shí)施方式的流程圖；
[0040]圖18B描繪了讀取操作期間的信號，其描繪針對圖18A的一個實(shí)施方式的讀取操作期間的信號；
[0041]圖19A是通過存儲器單元對感測放大器中的專用電容器放電的速率來測量存儲器單元的傳導(dǎo)電流的編程驗(yàn)證操作的過程的一個實(shí)施方式的流程圖；
[0042]圖19B描繪了在針對圖19A的一個實(shí)施方式的讀取操作期間的信號；
[0043]圖20A是感測已經(jīng)從位線放電了多少電壓的編程驗(yàn)證操作的過程的一個實(shí)施方式的流程圖；
[0044]圖20B描繪了讀取操作期間的信號，其描繪針對圖20A的一個實(shí)施方式的讀取操作期間的信號。
【具體實(shí)施方式】
[0045]提供了一種方法和非易失性存儲系統(tǒng)，其中，施加至NAND串的源極端的電壓取決于被選擇用于感測的非易失性存儲元件的位置。在一個實(shí)施方式中，這是在不對NAND串進(jìn)行體偏壓的情況下完成的。
[0046]
【申請人】已經(jīng)注意到了某些故障取決于在感測操作期間選擇了哪個字線。在一個示例中，在被選存儲器單元距NAND串的源極端較遠(yuǎn)時，存在更多的故障。針對這種情況的可能的解釋涉及沿NAND串的電阻。在一個實(shí)施方式的感測操作期間，使施加至NAND串的源極端的電壓的幅度取決于所選擇的存儲器單元的位置(在沒有任何體偏壓的情況下)有助于緩解取決于哪個字線被選擇的故障。
[0047]能夠?qū)崿F(xiàn)本文中描述的技術(shù)的非易失性存儲系統(tǒng)的一個示例是使用NAND串結(jié)構(gòu)的閃速存儲器系統(tǒng)，NAND串結(jié)構(gòu)包括布置夾在兩個選擇柵之間的多個串聯(lián)的晶體管。串聯(lián)的晶體管和選擇柵被稱為NAND串。圖1是NAND串的電路表示。圖1中描繪的NAND串包括:串聯(lián)并且夾在(漏極側(cè))選擇柵120與(源極側(cè))選擇柵122之間的四個晶體管100、102、104以及106。選擇柵120將NAND串連接至位線111。選擇柵122將NAND串連接至源極線128。要注意，盡管在圖1中僅描繪了一個NAND串，但是源極線128可以連接至許多不同的NAND串。通過將適當(dāng)?shù)碾妷菏┘又吝x擇線SGD來控制選擇柵120。通過將適當(dāng)?shù)碾妷菏┘又吝x擇線SGS來控制選擇柵122。
[0048]晶體管100、102、104及106中的每個晶體管包括控制柵(CG)和電荷存儲區(qū)(CSR)。例如，晶體管100具有控制柵100CG、電荷存儲區(qū)1600CSR。晶體管102包括控制柵102CG和電荷存儲區(qū)102CSR。晶體管104包括控制柵104CG和電荷存儲區(qū)104CSR。晶體管106包括控制柵106CG和電荷存儲區(qū)106CSR?？刂茤?00CG連接至字線WL3，控制柵102CG連接至字線WL2，控制柵104CG連接至字線WLl以及控制柵106CG連接至字線WL0。
[0049]要注意，盡管圖1示出了NAND串中的四個存儲器單元，但是四個存儲器單元的使用僅是被提供為示例。NAND串可以具有少于四個存儲器單元或多于四個存儲器單元。本文中的討論不限于NAND串中的任何特定數(shù)量的存儲器單元。一個實(shí)施方式使用以下NAND串，該NAND串的一些存儲器單元用來存儲數(shù)據(jù)，并且存儲器單元中的一個或更多個存儲器單元因?yàn)椴淮鎯?shù)據(jù)所以被稱為虛設(shè)存儲器單元。
[0050]使用NAND結(jié)構(gòu)的閃速存儲器系統(tǒng)的典型架構(gòu)將包括許多NAND串。每個NAND串可以通過其由選擇線SGS控制的源極選擇柵來連接至公共源極線，以及通過其由選擇線SGD控制的漏極選擇柵來連接至其關(guān)聯(lián)的位線?？梢耘c多個NAND串共享位線。位線可以連接至感測放大器。
[0051 ]電荷存儲區(qū)(CSR)可以利用非導(dǎo)電介電材料來以非易失的方式存儲電荷。在一個實(shí)施方式中，由氧化硅、氮化硅和氧化硅形成的三層電介質(zhì)(“ΟΝΟ”)被夾在導(dǎo)電控制柵與存儲器單元溝道之間。例如，ONO可以是Al2O3-SiN-S12t3在從控制柵向存儲器孔的中心的方向上，第一氧化物(例如，Al2O3)是阻擋層，該阻擋層阻擋從CSR至控制柵或從控制柵至CSR的不期望的電子隧穿。在一個實(shí)施方式中，氮化硅是電荷俘獲層或電荷存儲區(qū)(CSR)。第二氧化物(例如，S12)是隧穿介質(zhì)，通過該隧穿介質(zhì)，電子能夠在編程期間從溝道隧穿至CSR。在一個實(shí)施方式中，阻擋層可以是電介質(zhì)的堆疊，例如在從控制柵向MH的中心的方向上的Al2O3-Si02。在一個實(shí)施方式中，隧穿層可以是不同電介質(zhì)膜的堆疊，例如S12-SiN-S12t3通過將電子從單元溝道(或NAND串溝道)注入到氮化物中來對單元進(jìn)行編程，在氮化物中，電子被俘獲并且存儲在受限區(qū)域中。然后，所存儲的電荷以可檢測的方式改變單元的閾值電壓?？梢酝ㄟ^將空穴注入到氮化物中來擦除該單元?？梢詫⒖昭ㄗ⑷氲降镏衼聿脸龁卧?，在氮化物中，空穴與電子重新結(jié)合，從而“消除”或減少所存儲的電荷。還可以通過從氮化物中提取電子例如通過施加使電子從氮化物隧穿至溝道的電場來擦除單元。可以通過組合這些機(jī)制來擦除單元。
[0052]許多類型的材料可以用于電荷存儲區(qū)(CSR)。在一個實(shí)施方式中，電荷存儲區(qū)是導(dǎo)電浮置柵。作為一個示例，導(dǎo)電浮置柵由多晶硅形成。多晶硅可以是重?fù)诫s多晶硅。也可以使用其他類型的非易失性存儲器技術(shù)。
[0053]圖2是3D堆疊式非易失性存儲器裝置的透視圖。3D存儲器裝置200包括襯底201。在一個實(shí)施方式中，襯底201由硅形成。在襯底上的是示例存儲器單元塊BLKO和BLKl以及具有供塊使用的電路的外圍區(qū)域206。襯底201還可以與一個或更多個金屬層一起在塊的下方承載電路，該金屬層在導(dǎo)電路徑上形成圖案以承載電路的信號。在存儲器裝置的中間區(qū)域202上形成塊。與存儲器單元的操作關(guān)聯(lián)的電路可以在襯底201之上或者在襯底201內(nèi)。在一個實(shí)施方式中，非易失性存儲器裝置是以具有設(shè)置于襯底201上的有源區(qū)的存儲器的陣列的一個或更多個物理層的方式來整體地形成。
[0054]在存儲器裝置的上部區(qū)域203中，一個或更多個上部金屬層在導(dǎo)電路徑中圖案化以承載電路的信號。每個塊包括存儲器單元的堆疊區(qū)域，其中，堆疊的交替的層表示字線。在一種可能的方式中，每個塊具有相對的分層側(cè)面，豎直觸點(diǎn)從這些側(cè)面向上延伸至上部金屬層以形成至導(dǎo)電路徑的連接。描繪了 x-y-z坐標(biāo)系，其示出了 y方向(或位線(BL)方向)、X方向(或字線(WL)方向)以及z方向。盡管兩個塊被描繪為示例，但是可以使用在X方向和/或y方向上延伸的另外的塊。
[0055]在一種可能的方式中，在X方向上平面的長度表示至字線的信號路徑在一個或更多個上部金屬層上延伸的方向，在y方向上的平面的寬度表示至位線的信號路徑在一個或更多個上部金屬層上延伸的方向。z方向表示存儲器裝置的高度。
[0056]在一個實(shí)施方式中，NAND串具有U形。在另一實(shí)施方式中，NAND串具有直的形狀。圖3A描繪了圖2的包括U形NAND串的塊BLKO的實(shí)施方式。塊BLKOA包括成組地布置的U形NAND串
(SetA0.....SetAn，其中，在一個塊中有η+1組NAND串)。每組NAND串與一個位線(BLAO、
BLAl、BLA2、BLA3.....BLAn)關(guān)聯(lián)。在一個實(shí)施方式中，每個NAND串具有能夠?qū)AND串與其位線連接/斷開的漏極側(cè)選擇柵。一組NAND串中的漏極側(cè)選擇柵可以是單獨(dú)地可選擇的，使得該組中的一個NAND串可以在給定的時間被選擇。在一種方式中，塊中的與一個位線關(guān)聯(lián)的所有NAND串在同一組中。因此，每個U形NAND串具有兩列存儲器單元，即漏極側(cè)列和源極側(cè)列。例如，SetAO包括:NAND串NSAO(具有漏極側(cè)列CO和源極側(cè)列Cl)、NSA1 (具有漏極側(cè)列C3和源極側(cè)列C2)、NSA2(具有漏極側(cè)列C4和源極側(cè)列C5)、NSA3(具有漏極側(cè)列C7和源極側(cè)列C6)、NSA4(具有漏極側(cè)列C8和源極側(cè)列C9)以及NSA5(具有漏極側(cè)列Cll和源極側(cè)列C10)。源極線橫向地延伸至位線，并且包括SLAO、SLAl和SLA2。源極線接合組中的相鄰NAND串的源極側(cè)列。例如，SLAO接合Cl與C2，SLA1接合C5與C6，以及SLA2接合C9與C10。在一種方式中，塊中的源極線被彼此接合并且由一個驅(qū)動器驅(qū)動。在該示例中，位線和源極線在存儲器單元陣列之上。
[0057]圖3B描繪了圖3A的NAND串的SetAO的圖3A的3D非易失性存儲器裝置的塊的截面圖。以多層堆疊的方式描繪了存儲器單元CO至Cll的列。堆疊377包括:襯底201、襯底上的絕緣膜409以及絕緣膜上的背柵極層BG，背柵極層是導(dǎo)電層。在U形NAND串的存儲器單元的成對的列的下方的背柵極的部分中設(shè)置溝槽。溝槽中也設(shè)置了在列中設(shè)置的用于形成存儲器單元的材料層，并且用半導(dǎo)體材料填充溝槽中的剩余空間以提供連接列的連接部463至468。背柵極在被適當(dāng)?shù)仄脮r允許背柵極晶體管通過管道連接來連接，從而連接每個U形NAND串的兩列。例如，NSAO包括列CO和列Cl以及連接部463 JSAO具有漏極端378和源極端379 ASAl包括列C2和列C3以及連接部464 ASAl具有漏極端306和源極端374 ASA2包括列C4和列C5以及連接部665JSA3包括列C6和列C7以及連接部466ASA4包括列C8和列C9以及連接部467 ASA5包括列ClO和列Cl I以及連接部468。
[0058]在SetAO的存儲器串中，源極線SLAO分別連接至兩個相鄰的存儲器串NSAO和NSAl的源極端379和源極端374。源極線SLAO還連接至在X方向上在NSAO和NSAl后方的其他組存儲器串?；叵攵询B377中的另外的U形NAND串例如沿x軸在截面中描繪的U形NAND串的后方延伸。U形NAND串NSAO至NSA5各自在不同的子塊中，但是在共同的一組NAND串(SetAO)中。
[0059]縫隙部408也被描繪為示例。在截面中，看到多個縫隙部，其中每個縫隙部在U形NAND串的漏極側(cè)列與源極側(cè)列之間。還描繪了源極線SLA0、SLA1、SLA2的部分。還描繪了位線BLAO的部分。
[0060]短虛線描繪了如以下進(jìn)一步討論的存儲器單元和選擇柵。因此，圖3B示出了以三維存儲器陣列的多個物理層形成在襯底201上的非易失性存儲元件的串(例如，NAND串)。串中的每個串具有有源區(qū)，該有源區(qū)包括豎直延伸通過物理層的溝道。每個串包括SG層中的漏極側(cè)選擇柵和非易失性存儲元件。在圖5中更詳細(xì)地示出了的堆疊的區(qū)域669。
[0061]在一個實(shí)施方式中，在感測操作(例如，讀取或編程驗(yàn)證)期間施加至公共源極線SLA0、SLA1以及SLA2的電壓的幅度取決于所選擇的存儲器單元沿NAND串的位置。例如，所選擇的存儲器單元距所選擇的字線越遠(yuǎn)，則至公共源極線的電壓的幅度越低。然而，可以使用一些其他關(guān)系。此外，在一個實(shí)施方式中，NAND串在感測操作期間不被施加體偏壓。
[0062 ] 圖4A描繪了圖2的包括直NAND串的塊BLKO的實(shí)施方式。塊BLKOB包括在組(SetBO、
SetBl、SetB2、SetB3.....SetBn，其中，在一個塊中存在n+1個組)中布置的直的NAND串。每組NAND串與一個位線(BLBO、BLBl、BLB2、BLB3.....BLBn)關(guān)聯(lián)。在一種方式中，塊中與一個位線關(guān)聯(lián)的所有NAND串在同一組中。每個直的NAND串具有一列存儲器單元。例如，SetAO包括:NAND串NSBO、NSB1、NSB2、NSB3、NSB4以及NSB5。源極線與位線平行地延伸，并且源極線包括SLBO、SLBl、SLB2、SLB3.....SLBn。在一種方式中，塊中的源極線彼此接合并且由一個驅(qū)動器驅(qū)動。在該示例中，位線在存儲器單元陣列上方以及源極線在存儲器單元陣列下方。
[0063]圖4B描繪了圖4A的具有直的串的3D非易失性存儲器裝置的塊的截面圖。圖4A的NAND串的setBO的一部分的視圖。在多層堆疊上描繪了分別與NAND串NSBO至NSB5對應(yīng)的存儲器單元的列。堆疊477包括:襯底201、襯底上的絕緣膜409以及源極線SLBO的一部分。回想子塊中的另外的直NAND串例如沿X軸方向在截面上描繪的NAND串的前方和后方延伸。NAND串NSBO至NSB5各自在不同的子塊中，但是在共同的一組NAND串(SetBO)中JSBO具有源極端503和漏極端501。還與其他縫隙一起描繪了縫隙502。還描繪了位線BLBO的一部分。虛線描繪了如以下進(jìn)一步討論的存儲器單元和選擇柵。
[0064]在一個實(shí)施方式中，在感測操作(例如，讀取或編程驗(yàn)證)期間施加至包括SLB0、
SLBl、SLB2、SLB3.....SLBn的公共源極線的電壓的幅度取決于被選存儲器單元沿NAND串的位置。例如，被選存儲器單元距被選字線越遠(yuǎn)，則至公共源極線的電壓的幅度越低。然而，可以使用一些其他關(guān)系。此外，在一個實(shí)施方式中，NAND串在感測操作期間不被施加體偏壓。
[0065]圖4C描繪了具有直的串的3D非易失性存儲器裝置的另一實(shí)施方式的塊的截面圖。該實(shí)施方式與圖4B的實(shí)施方式的不同之處在于:NAND串的源極端503不直接接觸源極線。而是，NAND串的源極端503與襯底201直接物理接觸。襯底201可以是硅。在圖4C中沒有描繪源極線。
[0066]圖5A描繪了圖3B的列CO的示出了漏極側(cè)選擇柵SGDO和存儲器單元MC6，0的區(qū)域669的近視圖。圖5B描繪了圖5A的列CO的截面圖。區(qū)域669示出了電介質(zhì)層D6至D8以及導(dǎo)電層WL6和導(dǎo)電層SG的部分。每個列包括沿列的側(cè)壁沉積的若干層。這些層可以包括可以使用各種技術(shù)形成的氧化物-氮化物-氧化物層以及硅層。例如，原子層沉積可以用來沉積一個或更多個層。例如，塊氧化物(或者阻擋層)可以沉積為層696，氮化物例如作為電荷俘獲層(例如，電荷存儲區(qū)CSR)的SiN可以沉積為層697，隧道氧化物(或者隧穿層)可以沉積為層698，硅本體或者溝道可以形成為層699。最里面的區(qū)域是可選的氧化硅芯695。對于硅本體699可替選的是形成實(shí)心芯。然而，如果使用氧化硅芯695，則裝置的制造會更容易。塊氧化物層696和隧道氧化物層698可以均由幾層不同的電介質(zhì)材料來形成。在一個實(shí)施方式中，塊氧化物層696包括Al2O3層和S12層(在一個實(shí)施方式中，Al2O3層比S12層更接近字線)。在一個實(shí)施方式中，隧道氧化物層698包括氧化物膜、氮化物膜以及氧化物膜的堆疊。半導(dǎo)體本體或溝道699還可以被稱為有源區(qū)?？梢灶愃频卦谡麄€列上形成另外的存儲器單元。
[0067]在一個可能的方式中，每個層696至699被形成為空心柱。在一個可能的方式中，區(qū)域695是硅氧化物芯。然而，芯695不是必要的。在一個可能的方式中，NAND串溝道是實(shí)心(即，不是空心柱)芯。柱的水平截面可以是圓形的。然而，不要求柱的水平截面是圓形的。在一個實(shí)施方式中，柱的水平截面是橢圓形。柱的水平截面可以偏離標(biāo)準(zhǔn)的圓形或標(biāo)準(zhǔn)的橢圓形。還要注意，列的尺寸(例如，x-y平面上的寬度)可以從頂部到底部改變。因此，柱的半徑可以從頂部到底部改變。因此，本文中使用的術(shù)語“柱體的”不要求從頂部到底部的半徑恒定。也就是說，本文中使用的術(shù)語“柱體的”允許一些逐漸變細(xì)。回想圖3B的列CO的區(qū)域669是針對U形3D NAND串示例。然而，針對圖5A和圖5B的圖和討論也適用于直的3D NAND串，例如圖4A至圖4C的示例。
[0068]當(dāng)對例如在圖5A中描繪的存儲器單元進(jìn)行編程時，電子被存儲在電荷俘獲層的與存儲器單元關(guān)聯(lián)的部分。例如，在針對MC6，0的電荷俘獲層697中，由符號表示電子。這些電子被從半導(dǎo)體本體并且通過隧道氧化物引入到電荷俘獲層中。存儲器單元的閾值電壓與所存儲的電荷的量成比例地增加。
[0069]在擦除操作的一個實(shí)施方式期間，NAND溝道中的電壓可能由于GIDL而升高，而一個或更多個被選字線層的電壓浮置?？赡苡捎谖痪€偏置與漏極側(cè)選擇柵偏置(SGD)之間的較高的電勢差而發(fā)生GIDL，類似地，可能由于源極線偏置與源極側(cè)選擇柵偏置(SGS)之間的較高的電勢差而發(fā)生GIDL。然后，一個或更多個被選字線層的電壓被驅(qū)動而急劇地下降至較低電平如OV以產(chǎn)生跨隧道氧化物的電場，該電場可以使空穴從存儲器單元的本體注入到電荷俘獲層并且與電子重新結(jié)合。此外，電子可以從電荷俘獲層隧穿至正偏置的溝道。這些機(jī)制中的一個或兩個可以起作用以將負(fù)電荷從電荷俘獲層移除，以及導(dǎo)致向擦除-驗(yàn)證電平Vv-擦除的較大的Vth下移?？梢砸赃B續(xù)迭代的方式重復(fù)該過程直到滿足擦除-驗(yàn)證條件為止。針對未選字線，可以浮置字線但是不將字線驅(qū)動下降至較低電平，使得跨隧道氧化物的電場相對較小，以及不會發(fā)生或很少發(fā)生空穴隧穿。如果字線被浮置，則字線將被電耦接至NAND溝道。因此，字線的電勢將上升，導(dǎo)致NAND溝道與相應(yīng)字線之間的較低電勢差。未選字線的存儲器單元將很少經(jīng)歷或不經(jīng)歷Vth下移，因此，未選字線的存儲器單元將不會被擦除?？梢允褂闷渌夹g(shù)來擦除。
[0070]圖5C示出了針對一個實(shí)施方式的硅豎直NAND溝道699與位線111和源極線128之間的電連接。硅溝道699與襯底201直接物理接觸并且直接電接觸，襯底201可以由硅形成。源極線128與在襯底201上形成的源極區(qū)590電接觸。源極區(qū)590可以是η+區(qū)。因此，源極區(qū)590可以通過重?fù)诫s硅襯底來形成。在一個實(shí)施方式中，源極線128由金屬形成。示例金屬包括但不限于:鈦、鎢、銅、鋁以及鉬。要注意，源極線128可以用作若干NAND串的公共源極線。例如，圖4C中描繪的所有NAND串可以共享公共源極線。
[0071]硅NAND串溝道699的漏極端501與多晶硅塞592直接物理接觸并且電接觸。在一個實(shí)施方式中，位線觸點(diǎn)811由金屬形成。同樣地，在一個實(shí)施方式中，位線111由金屬形成。用于位線和位線觸點(diǎn)的示例金屬包括但不限于:鈦、鎢、銅、鋁以及鉬。要注意，在該示例中，可以通過漏極端501處的位線111(經(jīng)由位線觸點(diǎn)811和多晶硅塞592)和源極線128(經(jīng)由源極區(qū)590和襯底201)來直接訪問溝道699。然而，在該實(shí)施方式中，不存在用于將體偏壓施加至NAND串溝道699的另外的端子。
[0072]圖6描繪了形成在襯底上的NAND串的截面圖。該示例針對2DNAND架構(gòu)。該視圖是簡化的并且沒有按比例繪制。NAND串600包括在襯底690上形成的源極側(cè)選擇柵606、漏極側(cè)選擇柵624以及八個存儲元件608、610、612、614、616、618、620和622。在每個存儲元件以及選擇柵606和選擇柵624的兩側(cè)設(shè)置若干源極/漏極區(qū)，源極/漏極區(qū)的一個示例是源極漏極/區(qū)630。在一個方式中，襯底690采用三阱技術(shù)，該三阱技術(shù)包括在η阱區(qū)694內(nèi)的P阱區(qū)692，η阱區(qū)694進(jìn)而在P型襯底區(qū)688內(nèi)?？梢灾辽俨糠值卦赑阱區(qū)上形成NAND串和其非易失性存儲元件。
[0073]電勢Vsrc被提供至源極線觸點(diǎn)604。源極線觸點(diǎn)604在NAND串600的一端接觸源極側(cè)擴(kuò)散區(qū)632。源極線觸點(diǎn)604的另一端接觸公共源極線(未在圖6中描繪)。因此，可以通過將電勢Vsrc施加至公共源極線來將電勢Vsrc施加至與公共源極線連接的每個NAND串的源極側(cè)擴(kuò)散區(qū)632。
[0074]在NAND串的另一端，位線觸點(diǎn)626接觸漏極側(cè)擴(kuò)散區(qū)634。位線電壓Vbl被經(jīng)由位線(未在圖6中描繪)施加至位線觸點(diǎn)。擴(kuò)散區(qū)632和擴(kuò)散區(qū)634可以是襯底690的重?fù)诫s區(qū)。例如，摻雜可以與源極漏極/區(qū)630類似。
[0075]在一個可能的方式中，電壓Vp-weii可以被經(jīng)由端子602施加至P講區(qū)692。電壓Vn-Weii也可以被經(jīng)由端子603施加至η阱區(qū)694。在一個實(shí)施方式中，不使用體偏壓。這也可以通過將與施加至源極線的電壓相同的電壓施加至阱中的一個或兩個來實(shí)現(xiàn)。因此，在一個實(shí)施方式中，Vsrc被施加至源極線觸點(diǎn)604和P講端子602兩者。在一個實(shí)施方式中，Vsrc被施加至源極線觸點(diǎn)604、p阱端子602以及η阱端子603。
[0076]在感測操作如讀取操作或編程驗(yàn)證操作期間，在與被選存儲元件關(guān)聯(lián)的被選字線上設(shè)置控制柵電壓(Vcgr)，在感測操作中確定了存儲元件的狀況例如存儲元件的Vth1^b夕卜，存儲元件的控制柵可以被設(shè)置為字線的一部分。例如，11^、11^1、11^、11^3、11^4、11^5、乳6以及WL7可以分別經(jīng)由存儲元件608、610、612、614、616、618、620以及622的控制柵來延伸。在一個可能的方案中，讀取通過電壓Vread可以被施加至與NAND串600關(guān)聯(lián)的未選字線。Vread的幅度足以導(dǎo)通未選存儲器單元。然而，要注意，Vread的幅度可以針對各種未選字線而不同Jsgs和Vsgd分別被施加至選擇柵606和選擇柵624。
[0077]在感測操作的一個實(shí)施方式中，Vsrc的幅度取決于所選擇的非易失性存儲元件距源極側(cè)擴(kuò)散區(qū)632多遠(yuǎn)。實(shí)際上，Vsrc的幅度可以取決于選擇了哪個字線。
[0078]圖7描繪了存儲器陣列中的示例塊。塊包括示例位線BL0、BL1、BL2、...以及m個字線WLO至WLm-1 AGS表示用于源極側(cè)選擇柵的公共控制線，SGD表示用于漏極側(cè)選擇柵的公共控制線。用于塊的公共源極線128連接至源極側(cè)選擇柵(其柵極連接至SGS)中的每個的端子。要注意，公共源極線128可切換地耦接(經(jīng)由源極側(cè)選擇柵)至許多NAND串。示例塊可以針對2D NAND或3D NAND。在漏極端，每個NAND串可切換地耦接(經(jīng)由柵極連接至SGD的漏極側(cè)選擇柵)至其相應(yīng)的位線。
[0079]接下來討論可以使用的示例存儲器系統(tǒng)。圖8是使用單行/列解碼器和讀/寫電路的非易失性存儲器系統(tǒng)的框圖。該圖示出了根據(jù)一個實(shí)施方式的具有用于并行地對存儲元件的頁進(jìn)行讀取和編程的讀/寫電路的存儲器裝置200。存儲器裝置200可以包括一個或更多個存儲器晶片898。存儲器晶片898包括存儲器元件855的存儲器陣列、控制電路810以及讀/寫電路865。結(jié)合圖9進(jìn)一步討論存儲器陣列855。存儲器陣列可以是二維存儲器陣列或三維存儲器陣列。在一個實(shí)施方式中，存儲器陣列855包括在襯底上形成的2D NAND串，例如在圖6中描繪的示例。在一個實(shí)施方式中，存儲器陣列855包括在襯底上形成的3D NAND串，例如在圖3B、圖4B、圖4C等中描繪的示例。
[0080]能夠通過字線經(jīng)由行解碼器830和通過位線經(jīng)由列解碼器860來尋址存儲器陣列855。讀/寫電路865包括多個感測塊800并且允許存儲元件的頁能夠并行地被讀取或編程。通常，控制器850被包括在與一個或更多個存儲器晶片898相同的存儲器裝置200中(例如，可移除存儲卡)。經(jīng)由線820在主機(jī)與控制器850之間傳輸命令和數(shù)據(jù)，以及經(jīng)由線818在控制器與一個或更多個存儲器晶片898之間傳輸命令和數(shù)據(jù)。
[0081 ]控制電路810與讀/寫電路865協(xié)作以對存儲器陣列855執(zhí)行存儲器操作，并且控制電路810包括:狀態(tài)機(jī)、片上地址解碼器814以及電力控制模塊816。狀態(tài)機(jī)812提供存儲器操作的芯片級控制。片上地址解碼器814提供由主機(jī)或存儲器控制器使用的地址至由解碼器830和860使用的硬件地址之間的地址接口。電力控制模塊816控制在存儲器操作期間施加至字線和位線的功率和電壓。
[0082]在一些實(shí)現(xiàn)中，可以組合圖8的一些部件。在各種設(shè)計中，除了存儲器陣列855之外的部件中的一個或更多個(單獨(dú)或組合)可以被認(rèn)為是控制電路。例如，一個或更多個控制電路可以包括控制電路810、狀態(tài)機(jī)812、解碼器814/160、電力控制816、感測塊800 (包括圖9中的處理器892)、讀/寫電力865以及控制器850等中的任一個或組合。結(jié)合圖9來進(jìn)一步討論感測塊800。
[0083]在另一實(shí)施方式中，非易失性存儲器系統(tǒng)使用雙行/列解碼器和讀/寫電路。在陣列的相對側(cè)以對稱的方式實(shí)施由各種外圍電路對存儲器陣列855的訪問，使得在每一側(cè)的存取線和電路的密度減半。因此，行解碼器被分成兩個行解碼器以及列解碼器被分成兩個列解碼器。類似地，讀/寫電路被分成從陣列855的底部連接至位線的讀/寫電路和從陣列855的頂部連接至位線的讀/寫電路。用這種方式，讀/寫模塊的密度基本上減少了一半。
[0084]圖9是描繪感測塊的一個實(shí)施方式的框圖。個體感測塊800被分成被稱為感測模塊880或感測放大器的一個或更多個核心部和被稱為管理電路890的公共部。在一個實(shí)施方式中，將存在針對每個位線的單獨(dú)的感測模塊880和針對一組多個例如四個或八個感測塊880的一個公共管理電路890。成組的感測模塊中的每個感測模塊經(jīng)由數(shù)據(jù)總線872與所關(guān)聯(lián)的管理電路進(jìn)行通信。因此，存在與一組存儲元件的感測模塊進(jìn)行通信的一個或更多個管理電路。
[0085]感測模塊880包括感測電路870，感測電路870確定所連接的位線中的傳導(dǎo)電流是高于還是低于預(yù)定閾值水平。感測模塊880還包括位線鎖存器882，位線鎖存器882用于設(shè)置所連接的位線上的電壓狀況。例如，在位線鎖存器882中鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的位線被拉至指定編程禁止的狀態(tài)(例如，8.5至3V)。作為示例，F(xiàn)LG = O的值能夠禁止編程，而FLG = I不禁止編程。
[0086]管理電路890包括:處理器892、一組數(shù)據(jù)鎖存器894及在該組數(shù)據(jù)鎖存器894與數(shù)據(jù)總線820之間耦接的I/O接口 896。處理器892執(zhí)行計算例如確定所感測的存儲元件中存儲的數(shù)據(jù)并且將所確定的數(shù)據(jù)存儲在該組數(shù)據(jù)鎖存器中。該組數(shù)據(jù)鎖存器894用于在讀取操作期間存儲由處理器892確定的數(shù)據(jù)位，以及在編程操作期間存儲從數(shù)據(jù)總線820導(dǎo)入的數(shù)據(jù)位。導(dǎo)入的數(shù)據(jù)位表示意圖編程到存儲器中的寫入數(shù)據(jù)。I/O接口 896提供數(shù)據(jù)鎖存器894與數(shù)據(jù)總線820之間的接口。
[0087]在讀取操作期間，系統(tǒng)的操作受狀態(tài)機(jī)812的控制，狀態(tài)機(jī)812控制將不同的控制柵電壓提供至所訪問的存儲元件。當(dāng)感測模塊880逐步通過與存儲器所支持的各種存儲器狀態(tài)對應(yīng)的一個或更多個各種預(yù)定義控制柵電壓時，感測模塊880可以在這些電壓中的一個電壓處跳閘，并且將經(jīng)由總線872從感測模塊880向處理器892提供輸出。這時，處理器892通過考慮感測模塊的跳閘事件和關(guān)于經(jīng)由輸入線893從狀態(tài)機(jī)施加的控制柵電壓的信息來確定作為結(jié)果的存儲器狀態(tài)。然后，處理器892計算針對存儲器狀態(tài)的二進(jìn)制編碼并且將作為結(jié)果的數(shù)據(jù)位存儲至數(shù)據(jù)鎖存器894中。在另一實(shí)施方式中，位線鎖存器882用作雙功能，既用作用于鎖存感測模塊880的輸出的鎖存器又用作如上所述的位線鎖存器。
[0088]一些實(shí)施方式可以包括多個處理器892。在一個實(shí)施方式中，每個處理器892將包括輸出線(未示出)，使得輸出線中的每個輸出線是線或在一起的。在一些實(shí)施方式中，輸出線在被連接至線或線之前被反轉(zhuǎn)。因?yàn)榻邮站€或的狀態(tài)機(jī)能夠確定被編程的所有位何時已經(jīng)達(dá)到期望的電平，該配置使得能夠在編程驗(yàn)證過程期間快速確定何時已經(jīng)完成編程過程。例如，當(dāng)每個位已經(jīng)達(dá)到其期望的電平時，針對該位的邏輯零將被發(fā)送至線或線(或者數(shù)據(jù)I被反轉(zhuǎn))。當(dāng)所有位輸出數(shù)據(jù)O時(或數(shù)據(jù)I被反轉(zhuǎn))，則狀態(tài)機(jī)知道終止編程過程。因?yàn)槊總€處理器與八個感測模塊通信，狀態(tài)機(jī)需要讀取線或線八次，或者邏輯被添加至處理器892以累積關(guān)聯(lián)的位線的結(jié)果，使得狀態(tài)機(jī)僅需要讀取線或線一次。類似地，通過正確地選擇邏輯電平，全局狀態(tài)機(jī)能夠檢測什么時候第一位改變其狀態(tài)并且相應(yīng)地改變算法。
[0089]在編程操作或驗(yàn)證操作期間，待編程的數(shù)據(jù)(寫入數(shù)據(jù))被從數(shù)據(jù)總線820存儲在該組數(shù)據(jù)鎖存器894中。在狀態(tài)機(jī)的控制下的編程操作包括施加至所尋址的存儲元件的控制柵的一系列編程電壓脈沖。每個編程脈沖之后是讀回(驗(yàn)證)以確定存儲元件是否已經(jīng)被編程至期望的存儲器狀態(tài)。在一些情況下，處理器892相對于期望的存儲器狀態(tài)監(jiān)視讀回存儲器狀態(tài)。當(dāng)兩者一致時，處理器892設(shè)置位線鎖存器882以便使位線被拉至指定編程禁止的狀態(tài)。即使編程脈沖出現(xiàn)在其控制柵上，這也禁止耦接至位線的存儲元件進(jìn)一步編程。在其他實(shí)施方式中，在驗(yàn)證過程期間，處理器首先加載位線鎖存器882并且感測電路將位線鎖存器882設(shè)置成禁止值。
[0090]數(shù)據(jù)鎖存器堆疊894包含針對每個感測模塊的數(shù)據(jù)鎖存器的堆疊。在一個實(shí)施方式中，針對每個感測模塊880有三個數(shù)據(jù)鎖存器。在一些實(shí)施方式中，數(shù)據(jù)鎖存器被實(shí)現(xiàn)為移位寄存器，使得其中存儲的并行數(shù)據(jù)被轉(zhuǎn)化為用于數(shù)據(jù)總線820的串行數(shù)據(jù)，反之亦然。與存儲元件的讀/寫塊對應(yīng)的所有數(shù)據(jù)鎖存器可以鏈接在一起以形成塊移位寄存器，使得數(shù)據(jù)塊可以通過串行傳輸來輸入或輸出。特別地，讀/寫模塊組被調(diào)整成使得其數(shù)據(jù)鎖存器組中的每個數(shù)據(jù)鎖存器依次將數(shù)據(jù)移入或移出數(shù)據(jù)總線，就好像是用于整個讀/寫塊的移位寄存器的一部分。
[0091]圖1OA描繪了在編程操作期間施加至存儲元件的控制柵的電壓波形。波形或脈沖串包括:編程脈沖1010、1014、1016、1018和1020……，以及每個編程脈沖之間的一組驗(yàn)證脈沖，該組驗(yàn)證脈沖包括在圖1OB中示出的一組示例驗(yàn)證脈沖1012。編程脈沖可以是幅度固定的，或者編程脈沖可以例如以固定的步長或變化的步長逐步升高。當(dāng)施加每個驗(yàn)證脈沖時，針對待被編程至與驗(yàn)證脈沖關(guān)聯(lián)的特定目標(biāo)數(shù)據(jù)狀態(tài)的被選存儲元件執(zhí)行驗(yàn)證操作來相對于驗(yàn)證電壓評估存儲元件的Vth。編程-驗(yàn)證操作或迭代包括編程脈沖和之后的驗(yàn)證脈沖組。
[0092]在一個實(shí)施方式中，編程脈沖的電壓在初始電平如12V開始并且針對每個連續(xù)的編程脈沖增加增量例如0.5V直到達(dá)到最大值例如20V至25V。在一些實(shí)施方式中，針對數(shù)據(jù)被編程至例如狀態(tài)A、B、C...的每個狀態(tài)可以存在驗(yàn)證脈沖。在其他實(shí)施方式中，可以存在更多或更少的驗(yàn)證脈沖。例如，最初可以僅針對狀態(tài)A提供驗(yàn)證脈沖，然后針對狀態(tài)A和狀態(tài)B提供驗(yàn)證脈沖，然后針對狀態(tài)B和狀態(tài)C提供驗(yàn)證脈沖等。例如，可以在所有位線編程期間使用波形，在所有位線編程中，偶數(shù)編號的位線和奇數(shù)編號的位線的存儲元件被一起編程并且被一起驗(yàn)證。或者，可以分別地執(zhí)行驗(yàn)證操作，例如首先針對偶數(shù)編號的位線執(zhí)行驗(yàn)證操作，然后針對奇數(shù)編號的位線執(zhí)行驗(yàn)證操作。
[0093]圖1OB描繪了在編程驗(yàn)證操作期間施加至存儲元件的控制柵的電壓波形1012。在示例八狀態(tài)實(shí)施方式中，可以應(yīng)用控制柵電壓如Vva、Vvb、Vvc、Vvd、Vve、Vvf以及Vvg。針對意圖要編程使得其Vth超過某一控制柵電壓的存儲單元的驗(yàn)證過程包括:施加控制柵電壓以及感測NAND串是否處于導(dǎo)通狀態(tài)。如果NAND串處于導(dǎo)通狀態(tài)，則Vth低于控制柵電壓，并且在下一編程驗(yàn)證操作中將繼續(xù)對存儲元件進(jìn)行編程。如果NAND串處于非導(dǎo)通狀態(tài)，則Vth高于控制柵電壓，并且在下一編程驗(yàn)證操作中存儲元件將被鎖定而不進(jìn)一步編程。要注意，不要求在每個編程脈沖之后驗(yàn)證每個狀態(tài)。在一些實(shí)施方式中，編程過程包括多個階段，某些狀態(tài)在一個階段中被編程并且其他狀態(tài)在另一階段被編程。此外，可以在編程脈沖之后略過對狀態(tài)中的一個或更多個狀態(tài)的驗(yàn)證。例如，可以針對前幾個編程脈沖略過對較高閾值電壓狀態(tài)的驗(yàn)證。
[0094]圖1OC描繪了在讀取操作期間施加至存儲元件的控制柵的電壓波形1030。例如，可以施加控制柵電壓如Vra、Vrb、Vrc、Vrd、Vre、Vrf以及Vrg。針對存儲元件的讀取過程包括:確定限定存儲元件的Vth的讀取電平。或者，如果存儲元件處于擦除狀態(tài)或者最高編程狀態(tài)，則僅需要確定一個邊界讀取電平。在一個方式中，從最低控制柵讀取電壓開始，進(jìn)而將控制柵讀取電壓施加至字線。在確定NAND串已經(jīng)達(dá)到導(dǎo)通狀態(tài)的第一感測操作時，Vth低于控制柵電壓，并且可以斷定存儲元件處于直接低于讀取電平的數(shù)據(jù)狀態(tài)。例如，如果NAND串在Vre被施加至被選字線時是首先導(dǎo)通的，則斷定所關(guān)聯(lián)的存儲元件處于D狀態(tài)。這種情況下，在Vra至Vrd被施加至被選字線時，NAND串是非導(dǎo)通的。
[0095]在一個實(shí)施方式中，圖10A、圖1OB以及圖1OC的信號用于2D NAND。在一個實(shí)施方式中，圖10A、圖1OB以及圖1OC的信號用于3D NAND。
[0096]圖1IA是描述用于對非易失性存儲器進(jìn)行編程的方法的一個實(shí)施方式的流程圖。在一個實(shí)施方式中，該過程用于編程2D NAND。在一個實(shí)施方式中，該過程用于編程3DNAND?？梢允褂迷趫D1OA中的編程脈沖(vpgml、wpgm2等)的序列。在步驟1140處擦除待編程的存儲器單元。步驟1140可以包括擦除比待編程的存儲器單元更多的存儲器單元(例如，以塊或其他單位)。步驟1140包括執(zhí)行擦除驗(yàn)證。在一個實(shí)施方式中，在擦除驗(yàn)證期間應(yīng)用減少電流和/或電力消耗的擦除條件。
[0097]在步驟1142處，執(zhí)行軟編程以縮小針對所擦除的存儲器單元的擦除閾值電壓的分布。由于擦除過程，一些存儲器單元可以處于比需要的擦除狀態(tài)更深的擦除狀態(tài)。軟編程可以應(yīng)用較小的編程脈沖來將所擦除的存儲器單元的閾值電壓移動至更接近擦除驗(yàn)證電平。在圖1IA的步驟1150處，由控制器850發(fā)出“數(shù)據(jù)加載”命令并且“數(shù)據(jù)加載”命令被輸入到命令電路，使得數(shù)據(jù)能夠被輸入至數(shù)據(jù)輸入/輸出緩沖器。在步驟1152處，指定頁地址的地址數(shù)據(jù)被從控制器或主機(jī)輸入到行控制器或解碼器814。受輸入至命令電路的地址鎖存器信號影響，輸入數(shù)據(jù)被經(jīng)由狀態(tài)機(jī)812識別為頁地址并且被鎖存。在步驟1154處，針對所尋址的頁的編程數(shù)據(jù)的頁被輸入至數(shù)據(jù)輸入/輸出緩沖器以編程。例如，在一個實(shí)施方式中，可以輸入512個字節(jié)的數(shù)據(jù)。該數(shù)據(jù)被鎖存在針對被選位線的適當(dāng)?shù)募拇嫫髦?。在一些?shí)施方式中，數(shù)據(jù)還被鎖存在針對所選擇的位線的第二寄存器中用于驗(yàn)證操作。在步驟1156處，由控制器發(fā)出“編程”命令并輸入到數(shù)據(jù)輸入/輸出緩沖器。由狀態(tài)機(jī)812經(jīng)由輸入至命令電路的命令鎖存器信號來鎖存命令。
[0098]由“編程”命令觸發(fā)，在步驟1154中鎖存的數(shù)據(jù)將被使用圖1lA的施加至適當(dāng)?shù)淖志€的步進(jìn)脈沖而編程至由狀態(tài)機(jī)812控制的被選存儲器單元中。在步驟1158處，施加至被選字線的編程脈沖電壓電平Vpgm被初始化為起始脈沖(例如，12V)，并且由狀態(tài)機(jī)812維持的程序計數(shù)器PC被初始化為O。在步驟1160處，第一 Vpgm脈沖被施加至被選字線。如果邏輯“O”被存儲在指示對應(yīng)的存儲器單元應(yīng)該被編程的特定數(shù)據(jù)鎖存器中，則對應(yīng)的位線被接地。另一方面，如果邏輯“Γ被存儲在指示對應(yīng)的存儲器單元應(yīng)當(dāng)保持在其當(dāng)前數(shù)據(jù)狀態(tài)的特定鎖存器中，則對應(yīng)的位線被連接至Vdd以禁止編程。
[0099]在步驟1162處，驗(yàn)證被選存儲器單元的狀態(tài)。圖1OB示出了在一個實(shí)施方式中的施加至被選字線的一系列驗(yàn)證基準(zhǔn)電壓。在該示例中，存儲器單元存儲均存儲三位，使得使用驗(yàn)證基準(zhǔn)電平Vva至Vvg。然而，如上所示，不要求在每個編程脈沖之后驗(yàn)證每個狀態(tài)。
[0100]如果檢測到被選單元的目標(biāo)閾值電壓已經(jīng)達(dá)到適當(dāng)?shù)碾娖?，則在對應(yīng)的數(shù)據(jù)鎖存器中存儲的數(shù)據(jù)被改變至邏輯“I”。如果檢測到閾值電壓還沒有達(dá)到適當(dāng)?shù)碾娖剑瑒t存儲在對應(yīng)的數(shù)據(jù)鎖存器中的數(shù)據(jù)不改變。用這種方式，具有存儲在其對應(yīng)的數(shù)據(jù)鎖存器中的邏輯“I”的位線不需要被編程。當(dāng)所有數(shù)據(jù)鎖存器都存儲邏輯“I”時，狀態(tài)機(jī)知道所有被選單元已經(jīng)被編程。在步驟1164處，檢查所有的數(shù)據(jù)鎖存器是否都存儲邏輯“I”。如果所有的數(shù)據(jù)鎖存器都存儲邏輯“I”，則因?yàn)樗斜贿x存儲器單元被編程并且被驗(yàn)證至其目標(biāo)狀態(tài)，則編程過程完成并且成功。在步驟1166處報告“通過”狀態(tài)。
[0101]如果在步驟1164處確定不是所有數(shù)據(jù)鎖存器都存儲邏輯“I”，則編程過程繼續(xù)。在步驟1168處，對照編程極限值來檢測程序計數(shù)器PC。編程極限值的一個示例是20，然而，在各種實(shí)現(xiàn)中可以使用其他值。如果程序計數(shù)器PC不小于20，則在步驟1169處確定還沒有被成功編程的位的數(shù)量是否等于或者小于預(yù)定數(shù)量。如果未成功編程的位的數(shù)量等于或小于預(yù)定數(shù)量，則編程過程被標(biāo)記為通過，并且在步驟1171處報告通過的狀態(tài)?？梢栽谧x取過程期間使用錯誤校正來進(jìn)行校正未成功編程的位。然而，如果未成功編程的位的數(shù)量大于預(yù)定數(shù)量，則編程過程被標(biāo)記為失敗，并且在步驟1170處報告失敗的狀態(tài)。如果程序計數(shù)器PC小于20，則在步驟1172處Vpgm電平增加了步長，并且程序計數(shù)器PC遞增。在步驟1172之后，過程循環(huán)返回至步驟1160以施加下一 Vpgm脈沖。
[0102]圖1lA的流程圖描繪了編程方法的一個輪次。這可以是僅單輪次過程的輪次或多輪次過程中的一個輪次。作為一個示例，可以針對二進(jìn)制存儲應(yīng)用單個輪次。可以針對多級存儲應(yīng)用兩輪次編程方法。針對兩輪次編程方法，可以針對編程操作的每個輪次來執(zhí)行步驟1158至步驟1172。兩輪次編程過程的一個示例是在第一輪次中將存儲器單元編程至中間狀態(tài)以及在第二輪次中將存儲器單元編程至最終狀態(tài)。在第一輪次中，可以施加一個或更多個編程脈沖，編程脈沖的驗(yàn)證的結(jié)果確定單元是否處于適當(dāng)?shù)闹虚g狀態(tài)。在第二輪次中，可以施加一個或更多個編程脈沖，編程脈沖的驗(yàn)證的結(jié)果確定單元是否處于適當(dāng)?shù)淖罱K狀
??τ O
[0103]在成功的編程過程結(jié)束時，存儲器單元的閾值電壓應(yīng)該在針對經(jīng)編程的存儲器單元的閾值電壓的一個或更多個分布內(nèi)或處于針對經(jīng)擦除的存儲器單元的閾值電壓的分布內(nèi)。圖1lB示出了在每個存儲器單元以四個物理狀態(tài)存儲兩位的數(shù)據(jù)時用于存儲器單元陣列的示例性閾值電壓分布。分布1100表示可以具有負(fù)的閾值電壓電平的處于擦除狀態(tài)(存儲“11”)的單元的閾值電壓的分布。分布1102表示處于存儲“10”的第一編程狀態(tài)(“Α”)的單元的閾值電壓的分布。分布1104表示處于存儲“00”的第二編程狀態(tài)(“B”)的單元的閾值電壓的分布。分布1106表不處于存儲“01”的第三編程狀態(tài)(“(Γ )的單元的閾值電壓的分布。在一個實(shí)施方式中，每個存儲器單元存儲單個位。在這種情況下，僅有兩種閾值分布。
[0104]當(dāng)對存儲器單元編程時，可以針對A狀態(tài)至C狀態(tài)分別使用編程驗(yàn)證基準(zhǔn)電平Vva、Vvb以及Vvc來驗(yàn)證存儲器單元。當(dāng)讀取存儲器單元時，可以使用讀取基準(zhǔn)電平Vra來確定存儲器單元是否處于A狀態(tài)分布或更高狀態(tài)分布。同樣地，Vrb和Vrc分別是針對B狀態(tài)和C狀態(tài)的讀取基準(zhǔn)電平。還描繪了擦除驗(yàn)證電平(Vev)。
[0105]圖1lC和圖1lD描繪了根據(jù)一個實(shí)施方式的兩輪次編程序列。在第一輪次中，對低頁進(jìn)行編程。在第二輪次中，對高頁進(jìn)行編程。如在圖1lC中所示，在第一輪次中，意圖用于B狀態(tài)或C狀態(tài)的存儲元件被編程至中間狀態(tài)1105。中間狀態(tài)1105具有驗(yàn)證電平VvLM。
[0106]如在圖1lD中所示，在第二輪次中，完成編程至A狀態(tài)、B狀態(tài)以及C狀態(tài)。目標(biāo)為A狀態(tài)的存儲元件被從Er狀態(tài)1100編程至A狀態(tài)1102。目標(biāo)為B狀態(tài)的存儲元件被從LM狀態(tài)1105編程至B狀態(tài)1104。目標(biāo)為C狀態(tài)的存儲元件被從LM狀態(tài)1105編程至C狀態(tài)1106。
[0107]當(dāng)然，如果用超過四個物理狀態(tài)來操作存儲器，則將在與狀態(tài)數(shù)量相等的存儲器單元的限定的電壓閾值窗內(nèi)存在一些閾值電壓分布。此外，盡管特定的位模式已經(jīng)被分配至分布或物理狀態(tài)中的每個，但是可以分配不同的位模式。
[0108]
【申請人】已經(jīng)注意到了某些故障取決于在感測操作期間選擇了哪個字線。一種類型的故障被稱為E至A故障。這指的是應(yīng)該處于擦除狀態(tài)(E)的存儲器單元被感測為處于A狀態(tài)的情況。
[0109]在一個示例中，當(dāng)所選擇的存儲器單元距NAND串的源極端較遠(yuǎn)時，存在更多的故障。針對這種情況的可能的解釋涉及沿NAND串的電阻。圖12A示出了源極側(cè)電阻模型。該圖描繪了幾個NAND串的示意性表示。每個NAND串的源極端經(jīng)由源極側(cè)選擇柵連接至公共源極線128。每個NAND串的漏極端經(jīng)由漏極側(cè)選擇柵連接至其自身的位線(BL0至BL6)。每個NAND串與字線(WL0至WLm-1)中的一個關(guān)聯(lián)。針對NAND串中的一個，描繪了一些電阻元件1220。電阻元件1220表示NAND串的溝道的電阻。
[0110]在感測操作期間，例如讀取操作或編程驗(yàn)證操作期間，電壓Vsrc被施加至公共源極線128。在典型的感測操作期間，位線上的電壓大于公共源極線128上的電壓?；鶞?zhǔn)電壓被施加至其存儲器單元被選擇用于感測的字線。其他字線可以具有施加于其上的讀取通過電壓。針對NAND串中的一個描繪了電流Icell。電流的幅度將取決于所選擇的存儲器單元的狀況(例如，閾值電壓)。
[0111]由于沿NAND串存在一些電阻1220，沿NAND串從源極線128移動至位線(在假定的Icell的方向的情況下)將存在電壓Vsrc的一些升高。這意味著被選存儲器單元沿NAND串的位置對其經(jīng)歷的Vsrc的幅度具有影響。例如，位線附近的被選存儲器單元可能比公共源極線128附近的被選存儲器單元經(jīng)歷更大的幅度Vsrc。在圖12B中描繪了該關(guān)系，圖12B示出了與被選字線相對的“源極側(cè)電壓”。源極側(cè)電壓指的是給定的被選存儲器單元的源極側(cè)的電壓。例如，參照圖6，針對具有施加至其柵極的Vcgr的存儲器單元的源極側(cè)電壓指的是存儲器單元的源極側(cè)的源極漏極/區(qū)630處的電壓。
[0112]較高的源極側(cè)電壓可以導(dǎo)致較嚴(yán)重的亞閾值斜率，較高的中性閾值電壓、被編程到電荷存儲區(qū)(例如，浮置柵)中的較少的電子。這些因素可以間接地導(dǎo)致較差的E至A故障或其他故障。
[0113]該問題在更多擦除/編程循環(huán)的情況下會變得更嚴(yán)重。針對該模式的可能的解釋是:在編程和/擦除操作期間電荷可以沿NAND串變成被俘獲。這些電荷可以增加沿NAND串的電阻。因此，沿NAND串的電阻1220隨著更多擦除/編程循環(huán)(還稱為“寫/擦除”循環(huán))而變得更嚴(yán)重。
[0114]當(dāng)每個存儲器單元存儲一位或當(dāng)每個存儲器單元存儲多位的情況下會發(fā)生前述問題。可以在2D NAND、3D NAND的情況下發(fā)生前述問題，但是不限于2D NAND、3D NAND。
[0115]在一個實(shí)施方式中，在感測操作期間施加至公共源極線128的電壓的幅度取決于被選存儲器單元沿NAND串的位置。在一個實(shí)施方式中，感測操作是讀取操作。在一個實(shí)施方式中，感測操作是編程驗(yàn)證操作。這可以補(bǔ)償前述源極側(cè)電阻問題。
[0116]圖13是描繪了一個實(shí)施方式的在感測操作期間施加至公共源極線的電壓相對于被選存儲器單元的位置的依賴關(guān)系的圖。在該示例中，隨著被選存儲器單元距被選NAND串的源極端變遠(yuǎn)，Vsrc的幅度降低(如由曲線1302所示)。在該示例中，使用四個不同的區(qū)。然而，可以使用更多或更少的區(qū)。這些區(qū)可以均是相同的尺寸或者可以是不同的尺寸(根據(jù)區(qū)中的存儲器單元的數(shù)量)。
[0117]圖14是描繪一個實(shí)施方式的用于感測存儲器單元的過程的流程圖。在一個實(shí)施方式中，在2D NAND串中使用該過程。在一個實(shí)施方式中，在3D NAND串中使用該過程。
[0118]步驟1402包括向被選字線施加基準(zhǔn)電壓。這可以是讀取基準(zhǔn)電壓如Vra、Vrb、Vrc(參見圖11B)，驗(yàn)證電壓如Vva、Vvb、Vvc(參見圖11B)，但是不限于這些。如所提到的，在一個實(shí)施方式中，NAND串中的每個NAND串的第一端經(jīng)由源極側(cè)選擇柵連接至公共源極線。電壓的幅度取決于相應(yīng)的NAND串的源極端與相應(yīng)的被選非易失性存儲元件之間的距離。圖13示出了該依賴關(guān)系的示例。步驟1402不限于該示例。
[0119]步驟1404包括:在向被選字線施加基準(zhǔn)電壓時向公共源極線施加電壓。在一個實(shí)施方式中，施加至公共源極線的電壓不對NAND串產(chǎn)生體偏壓。在一個實(shí)施方式中，這通過將相同的電壓施加至形成有2D NAND串的襯底來實(shí)現(xiàn)。例如，參照圖6，Vsrc被施加至源極線觸點(diǎn)604并且還被施加至P講端子602。此外，Vsrc也可以被施加至η講端子603。
[0120]在一個實(shí)施方式中，無論相應(yīng)串的源極端與相應(yīng)的被選非易失性存儲元件之間的距離如何，施加至公共源極線的電壓都產(chǎn)生對NAND串的相同量的反(或體)偏壓。換言之，不要求至襯底(例如，P阱)的電壓與至公共源極線的電壓相同，但是無論被選字線的位置如何，至襯底的電壓與至公共源極線的電壓之間的差都應(yīng)該是相同的。
[0121]步驟1406包括響應(yīng)于基準(zhǔn)電壓對NAND串的上與被選字線關(guān)聯(lián)的相應(yīng)的被選非易失性存儲元件的狀況進(jìn)行感測。以下結(jié)合圖17Α至圖20Β討論圖14的過程的各種實(shí)施方式。
[0122]在感測操作期間，除了施加至被選字線的基準(zhǔn)電壓之外，讀取通過電壓(例如，Vread)通常被施加至未選字線。讀取通過電壓具有足夠的幅度使得未選存儲器單元將接通。不要求讀取通過電壓的幅度針對所有未選字線相同。在一個實(shí)施方式中，未選字線中的至少一些上的讀取通過電壓的幅度取決于被選存儲器單元沿NAND串的位置。
[0123]圖15是示出公共源極線電壓和讀取通過電壓相對于被選存儲器單元距NAND串的源極端的距離的一個實(shí)施方式的圖。曲線1302針對公共源極線電壓，并且已經(jīng)討論了。曲線1502針對讀取通過電壓(Vread)。在該示例中，針對每個電壓存在四個區(qū)。此外，在該實(shí)施方式中，針對每個電壓的四個區(qū)覆蓋確切的相同的存儲器單元。
[0124]此外，讀取通過電壓在與公共源極線電壓相同的方向上移動。因此，在該實(shí)施方式中，被選存儲器單元距NAND串的源極端越遠(yuǎn)，則Vread降低的越多。在一個實(shí)施方式中，Vread降低的量與Vsrc隨距NAND串的源極端的距離而降低的量相同。因此，在一個實(shí)施方式中，Vread與Vsrc之間的差保持相同。
[0125]圖16A示出了在讀取操作期間施加至NAND串的讀取通過電壓的方案的一個示例。在該方案中，存在三個不同的讀取通過電壓。第一讀取通過電壓VreadS被施加到NAND串的源極端與源極側(cè)的被選存儲器單元的第二近鄰之間。第二讀取通過電壓VreadK被施加至被選存儲器單元的每個近鄰。第三讀取通過電壓VreadR被施加至NAND串的漏極端與漏極側(cè)的被選存儲器單元的第二近鄰之間。
[0126]在讀取操作期間施加至未選存儲器單元中的每個存儲器單元的VreadS的幅度可以針對特定的感測操作相同。然而，在一個實(shí)施方式中，讀取操作期間的VreadS的幅度取決于被選存儲器單元的位置。隨著被選存儲器單元距NAND串的源極端越遠(yuǎn)，讀取操作期間的VreadS的幅度可以降低。在圖15中描繪了這樣的示例關(guān)系。
[0127]施加至未選存儲器單元中的每個存儲器單元的VreadD的幅度可以針對特定的感測操作相同。然而，在一個實(shí)施方式中，讀取操作期間的VreadD的幅度取決于被選存儲器單元的位置。隨著被選存儲器單元距NAND串的源極端越遠(yuǎn)，讀取操作期間的VreadD的幅度可以降低。在圖15中描繪了這樣的示例關(guān)系。
[0128]無論所選擇的存儲器單元的位置如何，讀取操作期間VreadK的幅度都可以是相同的，但是這不是必要的。
[0129]圖16B示出了在編程驗(yàn)證操作期間施加至NAND串的讀取通過電壓的方案的一個示例。在該方案中，存在三個不同的讀取通過電壓。第一讀取通過電壓VreadS被施加到NAND串的源極端與源極側(cè)的被選存儲器單元的第二近鄰之間。第二讀取通過電壓VreadK被施加至被選存儲器單元的每個近鄰。第三讀取通過電壓VreadpD被施加到NAND串的漏極端與漏極側(cè)的被選存儲器單元的第二近鄰之間。
[0130]在前述示例中，假定被選存儲器單元與NAND串的漏極端之間的存儲器單元還沒有被編程。因此，其閾值電壓仍應(yīng)當(dāng)是較低的。例如，仍可以擦除這些存儲器單元(但是不要求處于擦除狀態(tài))。因?yàn)槠谕@樣的存儲器單元具有較低的閾值電壓，讀取通過電壓的幅度(VreadpD)可以是很低的。
[0131 ]與以上的讀取示例類似，施加至未選存儲器單元中的每個存儲器單元的VreadS的幅度可以針對特定的感測操作相同。然而，在一個實(shí)施方式中，編程驗(yàn)證期間的VreadS的幅度取決于被選存儲器單元的位置。隨著被選存儲器單元距NAND串的源極端越遠(yuǎn)，編程驗(yàn)證期間VreadS的幅度可以降低。在圖15中描繪了這樣的示例關(guān)系。
[0132]施加至未選存儲器單元中的每個存儲器單元的VreadpD的幅度可以針對特定的感測操作相同。此外，無論所選擇的存儲器單元的位置如何，VreadpD的幅度可以是相同的，但是這不是必要的。
[0133]類似地，無論所選擇的存儲器單元的位置如何，編程驗(yàn)證期間VreadK的幅度可以是相同的，但是這不是必要的。
[0134]圖17A是一個實(shí)施方式的讀取操作的過程的流程圖。存在許多方式在讀取操作期間測量存儲器單元的傳導(dǎo)電流。在一個示例中，通過存儲器單元對感測放大器中的專用電容器進(jìn)行放電的速率來測量存儲器單元的傳導(dǎo)電流。在一個實(shí)施方式中，存儲器陣列中的管理電路可以通過存儲器單元對感測放大器中的專用電容器進(jìn)行放電的速率來測量存儲器單元的傳導(dǎo)電流。在另一示例中，被選存儲器單元的傳導(dǎo)電流允許(或未能允許)包括存儲器單元的NAND串使位線放電。在一段時間之后測量位線上的電荷來檢查位線是否已經(jīng)放電或沒有放電。圖17B描述了在讀取操作期間的信號，在該讀取操作中，管理電路通過存儲器單元對感測放大器中的專用電容器進(jìn)行放電的速率來測量存儲器單元的傳導(dǎo)電流。
[0135]為方便起見圖17A中的步驟被以特定順序來描述并且不一定按照所描述的順序進(jìn)行。在步驟1702中，管理電路訪問指示被選存儲器單元距NAND串的源極端的距離的信息。在一個實(shí)施方式中，被選字線的編號或位置提供該信息。在一個實(shí)施方式中，字線被分成不同的區(qū)。在這種情況下，管理電路確定被選字線處于哪個區(qū)。
[0136]在步驟1704中，電壓被施加至公共源極線。電壓的幅度取決于被選存儲器單元沿NAND串的位置。例如，幅度取決于被選存儲器單元距NAND串的源極端的距離。在一個實(shí)施方式中，電壓的幅度取決于被選字線(WLn)的位置。圖17B描繪了在時間tl施加至源極(公共源極線)的Vsrc。在該示例中，WLn是所選擇的字線。
[0137]在步驟1706中，如果在襯底上形成的2DNAND串上應(yīng)用該過程，則襯底被偏置成與公共源極線相同的電壓。參照圖16A，電壓Vsrc被施加至P阱區(qū)692。此外，Vsrc也可以被施加至η阱區(qū)694。參照圖17Β，電壓Vsrc被示出為在時間11施加至ρ阱。
[0138]要注意，針對3D NAND，不需要偏置襯底(例如，講)。參照圖4Β，作為一個示例，NAND串的一端可以根據(jù)位線BLBO上的電壓偏置，NAND串的另一端可以根據(jù)源極線SLBO上的電壓偏置。此外，字線(WL0至WL5)可以對存儲器單元的柵極提供偏置。然而，不需要可以用于將NAND串的本體偏置到除了源極線電壓之外的電壓的第四端子。參照圖5Α至圖5B，NAND串的溝道699完全被存儲器單元包圍。例如，區(qū)域699完全被區(qū)域696、區(qū)域697、區(qū)域698包圍。此外，在一個實(shí)施方式中，在溝道699內(nèi)部存在氧化硅(或一些其他絕緣體)的芯695 ο在另一實(shí)施方式中，不存在芯695。無論怎樣，針對該示例，不存在可以將體偏壓施加至NAND串的本體的另外的端子。
[0139]在步驟1708中，被選位線被固定至鉗位電壓。這可以通過具有將位線固定至鉗位電壓的電路的感測放大器來實(shí)現(xiàn)。圖17B描繪了位線鉗位電壓Vblc，位線鉗位電壓Vblc在時間11被施加至被選位線。在這種情況下，感測模塊880無論NAND串在做什么都將被選位線電壓保持恒定，因此感測模塊880用“固定”該電壓的位線來測量電流流動。因此，位線電壓在tl時升高并且在感測操作期間不改變。在一個實(shí)施方式中，Vblc大于Vsrc。因此，任何傳導(dǎo)電流將從位線流至公共源極線128。
[0140]在步驟1710中，電壓被施加至源極側(cè)選擇線和漏極側(cè)選擇線。考慮其他電壓例如在位線和公共源極線上的電壓，這些電壓具有用于導(dǎo)通NAND串的源極側(cè)選擇柵和漏極側(cè)選擇柵的適當(dāng)?shù)姆?。?dǎo)通源極側(cè)選擇柵將NAND串的源極側(cè)連接至公共源極線128。導(dǎo)通漏極側(cè)選擇柵將每個NAND串的漏極側(cè)連接至其相應(yīng)的位線。圖17B描繪了在時間tl施加至SGS(源極側(cè)選擇柵線)的電壓Vsgs和施加至SGD(漏極側(cè)選擇柵線)的電壓Vsgd。
[0141]在步驟1712中，讀取通過電壓被施加至源極側(cè)未選字線。讀取通過電壓的幅度取決于被選存儲器單元沿NAND串的位置。例如，幅度取決于被選存儲器單元距NAND串的源極端的距離。
[0142]圖17B描繪了在時間tl施加至未選字線WLO至WLn-2的讀取通過電壓VreadS。在該示例中，VreadS針對該感測操作對于WLO至WLn-2之間的未選字線中的每個字線是相同的。然而，VreadS的幅度取決于被選字線WLn的位置。在一個實(shí)施方式中，管理電路基于被選字線WLn處于什么區(qū)來確定VreadS的幅度。
[0143]在步驟1714中，讀取通過電壓被施加至與被選字線相鄰的未選字線。圖17B描繪了在時間tl施加至未選字線WLn-1和WLn+Ι的讀取通過電壓VreadK。該電壓的幅度不要求取決于被選字線的位置。
[0144]在步驟1716中，讀取通過電壓被施加至漏極側(cè)未選字線。讀取通過電壓的幅度取決于被選存儲器單元沿NAND串的位置。例如，幅度取決于被選存儲器單元距NAND串的源極端的距離。
[0145]圖17B描繪了在時間tl施加至未選字線WLn+2至WLm的讀取通過電壓VreadD。在該示例中，WLm-1是最接近漏極側(cè)選擇線(SGS)的字線。在該示例中，VreadD針對該感測操作對于WLn+2至WLm-1之間的未選字線中的每個字線是相同的。然而，VreadD的幅度取決于被選字線WLn的位置。在一個實(shí)施方式中，管理電路基于被選字線WLn處于什么區(qū)來確定VreadD的幅度。
[0146]在步驟1718中，一個或更多個讀取基準(zhǔn)電壓被施加至被選字線(WLn)。圖17B描繪了在時間tl施加至被選字線的電壓￥08匕￥084勺示例是￥瓜、￥外以及￥^(參見圖118)。在施加Vcgr之后，感測與每個NAND串關(guān)聯(lián)的位線以確定被選存儲器單元的狀況。在一個實(shí)施方式中，通過感測模塊880確定感測模塊880中的感測電容器是否已經(jīng)耗散了足夠的量來實(shí)現(xiàn)對被選位線的感測。例如，在感測電容器沒有連接至位線時對感測電容器進(jìn)行充電。然后，感測電容器在某預(yù)定的時間段期間連接至位線以允許來自被選存儲器單元的傳導(dǎo)電流使感測電容器放電。然后，對感測電容器上的電壓進(jìn)行感測以確定存儲器單元的狀況。
[0147]如所提到的，另一感測選項(xiàng)是將被選位線預(yù)充電至預(yù)充電電壓。然后，基于被選存儲器單元的傳導(dǎo)電流，允許被選位線放電。圖18A描繪了使用這樣的感測的一個實(shí)施方式的流程圖。圖18B描繪了在一個這樣的實(shí)施方式期間的信號。圖18A的與圖17A的步驟相同的步驟具有相同的附圖標(biāo)記，并且將不詳細(xì)地討論。此外，圖18B中的許多信號與圖17B中的信號相同，并且將不詳細(xì)地討論。
[0148]在步驟1702中，管理電路訪問指示被選存儲器單元距NAND串的源極端的距離的信息。在一個實(shí)施方式中，被選字線的編號或位置提供該信息。
[0149]在步驟1704中，電壓被施加至公共源極線128。該電壓的幅度取決于被選存儲器單元沿NAND串的位置。
[0150]如果在襯底上形成的2DNAND中應(yīng)用該過程，則在步驟1706中，襯底被偏置成與公共源極線128相同的電壓。
[0151]在步驟1808中，被選位線被預(yù)充電。這可以通過具有將位線預(yù)充電至期望的電壓的電路的感測放大器來實(shí)現(xiàn)。圖18B描繪了在時間11被增加至Vprecharge的被選位線電壓。
[0152]在步驟1810中，電壓被施加至漏極側(cè)選擇線。考慮其他電壓例如位線上的電壓，該電壓具有用于導(dǎo)通NAND串的漏極側(cè)選擇柵的適當(dāng)?shù)姆取D18B描繪了在時間tl施加至SGD(漏極側(cè)選擇柵線)的電壓Vsgd。
[0153]在步驟1712中，讀取通過電壓(例如，VreadS)被施加至源極側(cè)未選字線。讀取通過電壓的幅度取決于被選存儲器單元沿NAND串的位置。
[0154]在步驟1714中，讀取通過電壓被施加至與被選字線相鄰的未選字線上。該電壓的幅度不要求取決于被選字線的位置。
[0155]在步驟1716中，讀取通過電壓(例如，VreadD)被施加至漏極側(cè)未選字線。讀取通過電壓的幅度取決于被選存儲器單元沿NAND串的位置。
[0156]在步驟1817中，允許NAND串控制其相應(yīng)的位線上的電壓。這可以通過在感測模塊880中的電路來實(shí)現(xiàn)。例如，將預(yù)充電電壓施加至位線的晶體管可以與位線斷開連接。此外，NAND串的源極側(cè)可以連接至公共源極線128以允許電流從NAND串流至公共源極線128。圖18B示出了公共源極線SGS上的電壓在時間t2去往Vsgs。
[0157]在步驟1718中，一個或更多個讀取基準(zhǔn)電壓被施加至被選字線(WLn)。
[0158]在步驟1820中，位線被感測。如由信號線1850所描繪的，如果選擇用于讀取的存儲器單元的閾值電壓大于施加至被選字線WLn的Vcgr，則被選存儲器單元將不導(dǎo)通并且位線將不放電。如由曲線1852所描繪的，如果選擇用于讀取的存儲器單元中的閾值電壓低于Vcgr或者低于施加至被選字線WLn的驗(yàn)證電平，則選擇用于讀取的存儲器單元將導(dǎo)通(導(dǎo)電)并且位線電壓將耗散。在時間t2之后時間t3之前的一些點(diǎn)處(如由特定實(shí)現(xiàn)確定的)，感測模塊880將確定位線電壓是否已經(jīng)耗散了足夠的量。因此，確定存儲器單元相對于基準(zhǔn)電壓的狀況。
[0159]圖19A是編程驗(yàn)證操作的過程的一個實(shí)施方式的流程圖。圖19B描繪了針對存儲器單元陣列在編程驗(yàn)證操作期間的信號，編程驗(yàn)證操作通過存儲器單元對感測放大器中的專用電容器進(jìn)行放電的速率來測量存儲器單元的傳導(dǎo)電流。圖19A和圖17A具有許多相似點(diǎn)。附圖中類似的步驟將使用相同的附圖標(biāo)記，并且為了避免重復(fù)將不詳細(xì)地討論。
[0160]在步驟1702中，管理電路訪問指示被選存儲器單元距NAND串的源極端的距離的信息。
[0161]在步驟1704中，電壓被施加至公共源極線128。電壓的幅度取決于被選存儲器單元沿NAND串的位置。圖19B描繪了在時間11施加至源極(公共源極線)的Vsrc。
[0162]如果在襯底上形成的2DNAND串中應(yīng)用該過程，則在步驟1706中襯底被偏置到與公共源極線相同的電壓。參照圖19B，電壓Vsrc被示出為施加至P阱。
[0163]在步驟1708中，被選位線被固定在鉗位電壓。圖19B描繪了位線鉗位電壓VblcJi線鉗位電壓Vb I c在時間11被施加至被選位線。
[0164]在步驟1710中，電壓被施加至源極側(cè)選擇線和漏極側(cè)選擇線。圖19B描繪了在時間tl施加至SGS(源極側(cè)選擇柵線)的電壓Vsgs和施加至SGD(漏極側(cè)選擇柵線)的電壓Vsgd。
[0165]在步驟1712中，讀取通過電壓被施加至源極側(cè)未選字線。讀取通過電壓的幅度取決于被選存儲器單元沿NAND串的位置。例如，幅度取決于被選存儲器單元距NAND串的源極端的距離。圖19B描繪了在時間tl施加至未選字線WLO至WLn-2的讀取通過電壓VreadS。
[0166]在步驟1714中，讀取通過電壓被施加至與被選字線相鄰的未選字線上。圖17B描繪了在時間tl施加至未選字線WLn-1和WLn+Ι的讀取通過電壓VreadK。該電壓的幅度不要求取決于被選字線的位置。
[0167]在步驟1916中，讀取通過電壓被施加至漏極側(cè)未選字線。該電壓的幅度不要求取決于被選字線的位置。
[0168]圖19B描繪了在時間tl施加至未選字線WLn+2至WLm-1的讀取通過電壓VreadpD。在該示例中，WLm-1是最接近漏極側(cè)選擇線(SGS)的字線。結(jié)合圖16B討論了電壓VreadpD。
[0169]在步驟1918中，一個或更多個編程驗(yàn)證基準(zhǔn)電壓被施加至被選字線(WLn)。圖19B描繪了在時間tl施加至被選字線的Vcgr。針對每個存儲器單元存儲兩位的示例，Vcgr可以是圖118中編程驗(yàn)證電壓￥￥六、￥￥8、￥￥(:中任一個。
[0170]在施加Vcgr之后，在步驟1720中，感測與每個NAND串關(guān)聯(lián)的位線以確定被選存儲器單元的狀況。感測可以與圖17A中的步驟1720類似。
[0171]如在圖18A中的讀取操作示例中所述，另一感測選項(xiàng)是將被選位線預(yù)充電至預(yù)充電電壓。然后，基于被選存儲器單元的傳導(dǎo)電流，允許被選位線放電。圖20A描繪了針對編程驗(yàn)證操作使用這樣的感測的一個實(shí)施方式的流程圖。圖20B描繪了針對編程驗(yàn)證操作的一個這樣的實(shí)施方式期間的信號。圖20A的與圖17A、圖18A和/或19A的步驟相同的步驟具有相同的附圖標(biāo)記，并且將不詳細(xì)地討論。此外，圖20B中的許多信號與圖17B、18B和/或19B中的信號相同，并且將不詳細(xì)地討論。
[0172]在步驟1702中，管理電路訪問指示被選存儲器單元距NAND串的源極端的距離的信息。在一個實(shí)施方式中，被選字線的編號或位置提供該信息。
[0173]在步驟1704中，電壓被施加至公共源極線。該電壓的幅度取決于被選存儲器單元沿NAND串的位置。
[0174]如果在襯底上形成的2DNAND中應(yīng)用該過程，則在步驟1706中襯底被偏置成與公共源極線相同的電壓。
[0175]在步驟1808中，被選位線被預(yù)充電。這可以通過具有將位線預(yù)充電至期望的電壓的電路的感測模塊880來實(shí)現(xiàn)。圖20B描繪了在時間11被增加至Vprecharge的被選位線電壓。
[0176]在步驟1810中，電壓被施加至漏極側(cè)選擇線?？紤]其他電壓例如位線上的電壓，這些電壓具有用于導(dǎo)通NAND串的漏極側(cè)選擇柵的適當(dāng)?shù)姆?。圖20B描繪了在時間tl被施加至SGD(漏極側(cè)選擇柵線)的電壓Vsgd。
[0177]在步驟1712中，讀取通過電壓被施加至源極側(cè)未選字線。讀取通過電壓的幅度取決于被選存儲器單元沿NAND串的位置。圖20B示出了在時間tl被施加至字線WLO至WLn-2的VreadS0
[0178]在步驟2014中，讀取通過電壓被施加至與被選字線相鄰的未選字線上。該電壓的幅度不要求取決于所被選字線的位置。
[0179]在步驟1916中，通過電壓被施加至漏極側(cè)未選字線。該電壓的幅度不要求取決于被選字線的位置。圖20B示出了在時間11被施加至字線WLn+2至WLm-1的VreadpD。
[0180]在步驟1817中，允許NAND串控制其相應(yīng)的位線上的電壓。這可以通過感測模塊880中的電路來實(shí)現(xiàn)。例如，將預(yù)充電電壓施加至位線的晶體管可以與位線斷開連接。此外，NAND串的源極側(cè)可以連接至公共源極線128以允許電路從NAND串流至公共源極線。圖20B示出了公共源極線SGS上的電壓在時間t2去往Vsgs，這導(dǎo)通了源極側(cè)選擇柵以將NAND串連接至公共源極線128。
[0181]在步驟2018中，一個或更多個編程驗(yàn)證基準(zhǔn)電壓被施加至被選字線(WLn)。
[0182]在步驟1820中，位線被感測。如由信號線1850所描繪的，如果選擇用于讀取的存儲器單元的閾值電壓大于施加至被選字線WLn的Vcgr，則被選存儲器單元將不導(dǎo)通并且位線將不放電。如由曲線1852所描繪的，如果選擇用于讀取的存儲器單元中的閾值電壓低于Vcgr或者低于施加至被選字線WLn的驗(yàn)證電平，則選擇用于讀取的存儲器單元將導(dǎo)通(導(dǎo)電)并且位線電壓將耗散。在時間t2之后時間t3之前的一些點(diǎn)處(如由特定實(shí)現(xiàn)確定的)，感測放大器將確定位線電壓是否已經(jīng)耗散了足夠的量。因此，確定了存儲器單元相對于基準(zhǔn)電壓的狀況。
[0183]要注意，結(jié)合附圖17A至20B描述的實(shí)施方式的許多變型是可行的。存在用于將讀取通過電壓施加至未選字線的許多其他的替選。在示例中，施加有VreadS的被選字線的源極側(cè)上的字線的組包括除與被選字線相鄰的字線之外的所有字線。然而，VreadS可以被施加至被選字線的源極側(cè)的較小組的未選字線。同樣地，施加有VreadD(用于讀取操作)的被選字線的源極側(cè)的字線的組包括除與被選字線相鄰的字線之外的所有字線。然而，VreadD可以被施加至被選字線的漏極側(cè)的較小組的未選字線。然而，可以使用具有VreadS和/或VreadD使其幅度取決于被選字線的位置的相同原理。
[0184]—個實(shí)施方式包括非易失性存儲裝置，其包括:非易失性存儲元件的多個串，每個串具有漏極端和源極端；公共源極線，其可切換地耦接至串中的每個串的源極端；多個位線，其中，串中的每個串的漏極端與多個位線中的位線關(guān)聯(lián);與多個串關(guān)聯(lián)的多個字線；以及與公共源極線和多個字線通信的管理電路。管理電路被配置成向多個字線中的被選字線施加基準(zhǔn)電壓。管理電路被配置成在向被選字線施加基準(zhǔn)電壓的同時向公共源極線施加第一電壓。管理電路被配置成響應(yīng)于基準(zhǔn)電壓來感測與被選字線關(guān)聯(lián)的多個串上的相應(yīng)被選非易失性存儲元件的狀況。第一電壓的幅度取決于相應(yīng)串的源極端與相應(yīng)被選非易失性存儲元件之間的距離，并且無論相應(yīng)串的源極端與相應(yīng)被選非易失性存儲元件之間的距離如何，第一電壓對該串產(chǎn)生相同量的反偏壓。
[0185]在先前段的裝置的一個實(shí)施方式中，當(dāng)給定的被選非易失性存儲元件距給定被選非易失性存儲元件的串的源極端越遠(yuǎn)時，由管理電路施加的第一電壓的幅度越低。
[0186]在兩個先前段的裝置的一個實(shí)施方式中，在向公共源極線施加第一電壓時，管理電路不向多個串施加任何反偏壓。
[0187]在三個先前段的裝置的一個實(shí)施方式中，多個串是存在于襯底的阱中的NAND串。當(dāng)管理電路向公共源極線施加第一電壓以及向被選字線施加基準(zhǔn)電壓時，管理電路向阱施加第一電壓。
[0188]—個實(shí)施方式包括操作非易失性存儲裝置的方法。該方法包括以下步驟。向與多個NAND串關(guān)聯(lián)的多個字線中的被選字線施加基準(zhǔn)電壓。多個NAND串中的每個NAND串的第一端連接至公共源極線。在向被選字線施加基準(zhǔn)電壓的同時向公共源極線施加第一電壓。第一電壓不對多個NAND串產(chǎn)生體偏壓。響應(yīng)于基準(zhǔn)電壓感測與被選字線關(guān)聯(lián)的多個NAND串上的相應(yīng)被選非易失性存儲元件的狀況。第一電壓的幅度取決于相應(yīng)NAND串的第一端與相應(yīng)被選非易失性存儲元件之間的距離。
[0189]在先前段的方法的一個實(shí)施方式中，在向被選字線施加基準(zhǔn)電壓時向公共源極線施加第一電壓包括:當(dāng)被選非易失性存儲元件接近于其NAND串的第一端時，向公共源極線施加具有第一幅度的第一電壓；以及當(dāng)被選非易失性存儲元件遠(yuǎn)離其NAND串的第一端時，向公共源極線施加具有第二幅度的第一電壓，其中，第二幅度低于第一幅度。
[0190]—個實(shí)施方式包括三維(3D)非易失性存儲裝置，其包括:襯底;在襯底上的多個導(dǎo)電層，其中，多個導(dǎo)電層包括多個字線;在襯底上的堆疊中與導(dǎo)電層交替的多個絕緣層；以及三維存儲器陣列，其包括延伸通過襯底上的導(dǎo)電層和絕緣層的多個豎直取向的NAND串。每個豎直取向的NAND串包括多個非易失性存儲元件和豎直取向的溝道。豎直取向的溝道中的每個被相應(yīng)NAND串的非易失性存儲元件包圍，每個NAND串具有漏極端和源極端。該存儲裝置還包括:可切換地耦接至多個豎直取向的NAND串中的每個的溝道的源極端；以及與多個字線和公共源極線通信的管理電路。管理電路向多個字線中的被選字線施加基準(zhǔn)電壓。管理電路在向被選字線施加基準(zhǔn)電壓的同時向公共源極線施加第一電壓。第一電壓不對多個NAND串產(chǎn)生體偏壓。管理電路響應(yīng)于感測電壓來感測與被選字線關(guān)聯(lián)的多個NAND串上的相應(yīng)非易失性存儲元件的狀況。第一電壓的幅度取決于相應(yīng)被選非易失性存儲元件沿多個NAND串的位置。
[0191]一個實(shí)施方式包括一種操作三維(3D)非易失性存儲裝置的方法，該3D非易失性存儲裝置包括:襯底;襯底上的多個導(dǎo)電層，其中，多個導(dǎo)電層包括多個字線;在襯底上的堆疊中與導(dǎo)電層交替的多個絕緣層；以及三維存儲器陣列，其包括延伸通過襯底上的導(dǎo)電層和絕緣層的多個豎直取向的NAND串，每個豎直取向的NAND串包括多個非易失性存儲元件和豎直取向的溝道，豎直取向的溝道中的被相應(yīng)NAND串的非易失性存儲元件包圍，每個NAND串具有漏極端和源極端；公共源極線，其耦接至多個豎直取向的NAND串中的每個的溝道的源極端。該方法包括:向多個字線中的被選字線施加基準(zhǔn)電壓;在向被選字線施加基準(zhǔn)電壓的同時向公共源極線施加第一電壓，其中，第一電壓不對多個NAND串產(chǎn)生體偏壓；以及響應(yīng)于基準(zhǔn)電壓來感測與被選字線關(guān)聯(lián)的多個NAND串上的相應(yīng)非易失性存儲元件的狀況，其中，第一電壓的幅度取決于相應(yīng)被選非易失性存儲元件與NAND串的源極端之間的距離。
[0192]已經(jīng)出于說明和描述的目的呈現(xiàn)了在前詳細(xì)描述。該詳細(xì)描述并不意在窮舉或限制為所公開的確切形式。根據(jù)以上教導(dǎo)可以進(jìn)行很多修改和變型。選擇所描述的實(shí)施方式以最佳地解釋原理及其實(shí)際應(yīng)用，從而使得本領(lǐng)域普通技術(shù)人員能夠適合所構(gòu)思的特定應(yīng)用而最佳地利用各種實(shí)施方式和各種修改。意在由所附權(quán)利要求來限定范圍。
【主權(quán)項(xiàng)】
1.一種非易失性存儲裝置，包括: 非易失性存儲元件的多個串(NSAO至NSA5;NSB0至NSB5;600)，每個串具有漏極端和源極端； 公共源極線(SLAO至SLA2 ； SLBO至SLBn; 128)，其可切換地耦接至所述串中的每個串的所述源極端； 多個位線，其中，所述串中的每個串的所述漏極端與所述多個位線中的位線關(guān)聯(lián)； 與所述多個串相關(guān)聯(lián)的多個字線(WL0至WL6;WL0至WL5;WL0至WLm-1);以及 與所述公共源極線和所述多個字線通信的管理電路(850，810，830，860，865)，其中所述管理電路被配置成向所述多個字線中的被選字線施加基準(zhǔn)電壓(Vcgr)，其中所述管理電路被配置成在向所述被選字線施加所述基準(zhǔn)電壓的同時向所述公共源極線施加第一電壓(Vsrc)，其中所述管理電路被配置成響應(yīng)于所述基準(zhǔn)電壓來感測所述多個串上的與所述被選字線關(guān)聯(lián)的相應(yīng)被選非易失性存儲元件的狀況，其中所述第一電壓的幅度取決于相應(yīng)串的所述源極端與所述相應(yīng)被選非易失性存儲元件之間的距離，并且與所述多個字線中的哪個字線被選擇無關(guān)地，所述第一電壓對所述串產(chǎn)生相同量的反偏壓。2.根據(jù)權(quán)利要求1所述的非易失性存儲裝置，其中，當(dāng)給定被選非易失性存儲元件距所述給定被選非易失性存儲元件的串的所述源極端越遠(yuǎn)時，所述第一電壓的幅度越低。3.根據(jù)權(quán)利要求1或2所述的非易失性存儲裝置，其中，所述管理電路被配置成:在所述管理電路向所述被選字線施加所述基準(zhǔn)電壓以及向所述公共源極線施加所述第一電壓的同時，向所述多個字線中的未選字線施加通過電壓(Vread)，其中，施加至所述未選字線的所述通過電壓的幅度取決于所述第一電壓的幅度。4.根據(jù)權(quán)利要求1或2所述的非易失性存儲裝置，其中，所述管理電路被配置成向所述多個字線中的在所述串的所述源極端與所述被選字線之間的未選字線施加第一通過電壓(VreadS)，并且被配置成向所述多個字線中的在所述串的所述漏極端與所述被選字線之間的未選字線施加第二通過電壓(VreadD或VreadpD)，其中所述第一通過電壓和所述第二通過電壓具有不同的幅度，其中，所述管理電路被配置成:在所述管理電路向所述被選字線施加所述基準(zhǔn)電壓以及向所述公共源極線施加所述第一電壓的同時，施加所述第一通過電壓和所述第二通過電壓，其中施加至所述未選字線的所述第一通過電壓的幅度取決于所述第一電壓的幅度。5.根據(jù)權(quán)利要求4所述的非易失性存儲裝置，其中，所述第一通過電壓(VreadS)和所述第二通過電壓(VreadD) 二者的幅度均取決于所述多個字線中的哪個字線被選擇。6.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的非易失性存儲裝置，其中，所述基準(zhǔn)電壓是讀取操作期間的讀取基準(zhǔn)電壓(Vra，Vrb，VrC)或者編程驗(yàn)證操作期間的編程驗(yàn)證基準(zhǔn)電壓(Vva，Vvb，VvC)，其中，對于所述讀取操作和所述編程驗(yàn)證操作二者，所述第一電壓的幅度關(guān)于所述被選非易失性存儲元件的位置的依賴性沿相同方向移動。7.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的非易失性存儲裝置，其中，所述管理電路在向所述公共源極線施加所述第一電壓時不向所述多個串施加任何反偏壓。8.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的非易失性存儲裝置，還包括: 襯底(690);以及 形成在所述襯底中的阱(692)，其中，所述多個串是存在于所述阱中的NAND串，其中，當(dāng)所述管理電路向所述公共源極線施加所述第一電壓以及向所述被選字線施加所述基準(zhǔn)電壓時，所述管理電路向所述阱施加所述第一電壓。9.根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的非易失性存儲裝置，還包括: 襯底(201);以及 形成在所述襯底之上的三維存儲器陣列，其中，所述多個串是所述三維存儲器陣列中的豎直NAND串。10.—種用于操作非易失性存儲裝置的方法，所述方法包括: 向與多個NAND串關(guān)聯(lián)的多個字線中的被選字線施加基準(zhǔn)電壓，其中，所述多個NAND串中的每個NAND串的第一端連接至公共源極線(1402); 在向所述被選字線施加所述基準(zhǔn)電壓的同時向所述公共源極線施加第一電壓，其中，所述第一電壓不對所述多個NAND串產(chǎn)生體偏壓(1404)；以及 響應(yīng)于所述基準(zhǔn)電壓，感測所述多個NAND串上的與所述被選字線關(guān)聯(lián)的相應(yīng)被選非易失性存儲元件的狀況，其中，所述第一電壓的幅度取決于相應(yīng)NAND串的所述第一端與所述相應(yīng)被選非易失性存儲元件之間的距離(1406)。11.根據(jù)權(quán)利要求10所述的方法，其中，在向所述被選字線施加所述基準(zhǔn)電壓的同時向所述公共源極線施加所述第一電壓包括: 當(dāng)所述被選非易失性存儲元件接近所述被選非易失性存儲元件的NAND串的所述第一端時，向所述公共源極線施加具有第一幅度的所述第一電壓；以及 當(dāng)所述被選非易失性存儲元件遠(yuǎn)離所述被選非易失性存儲元件的NAND串的所述第一端時，向所述公共源極線施加具有第二幅度的所述第一電壓，其中，所述第二幅度低于所述第一幅度。12.根據(jù)權(quán)利要求10或11所述的方法，其中，所述管理電路被配置成:在所述管理電路向所述被選字線施加所述基準(zhǔn)電壓以及向所述公共源極線施加所述第一電壓的同時，向所述多個字線中的未選字線施加通過電壓，其中，施加至所述未選字線的所述通過電壓的幅度取決于所述相應(yīng)NAND串的所述第一端與所述相應(yīng)被選非易失性存儲元件之間的距離。13.根據(jù)權(quán)利要求10所述的方法，其中，所述基準(zhǔn)電壓是讀取操作期間的讀取基準(zhǔn)電壓或者編程驗(yàn)證操作期間的驗(yàn)證基準(zhǔn)電壓，其中，針對所述讀取操作和所述編程驗(yàn)證操作二者，當(dāng)所述被選非易失性存儲元件距給定被選非易失性存儲元件的NAND串的所述第一端越遠(yuǎn)時，所述第一電壓的幅度越低。14.根據(jù)權(quán)利要求10至13中任一項(xiàng)所述的方法，其中，向所述公共源極線施加不對所述多個NAND串產(chǎn)生體偏壓的所述第一電壓包括: 在向所述被選字線施加所述基準(zhǔn)電壓的同時以及在向所述公共源極線施加所述第一電壓的同時，向襯底施加所述第一電壓，其中，所述多個NAND串被形成在所述襯底中。15.根據(jù)權(quán)利要求10至13中任一項(xiàng)所述的方法，其中，所述非易失性存儲裝置包括:襯底(201);以及形成在所述襯底之上的三維存儲器陣列，其中，所述多個串是所述三維存儲器陣列中的豎直NAND串。
【文檔編號】G11C16/04GK105960679SQ201580003594
【公開日】2016年9月21日
【申請日】2015年3月5日
【發(fā)明人】曾懷遠(yuǎn), 達(dá)納·李, 李世鐘, 迪潘舒·杜塔, 阿拉什·阿澤吉
【申請人】桑迪士克科技有限責(zé)任公司