非易失性存儲(chǔ)單元和包括其的非易失性存儲(chǔ)單元陣列的制作方法
【專利摘要】非易失性存儲(chǔ)器件包括：電荷儲(chǔ)存元件，具有MOS電容器結(jié)構(gòu)，且包括連接至字線的控制柵極端子和連接至基體偏置線的基體端子；第一半MOS晶體管，具有連接至字線的第一選擇柵極端子和連接至位線的第一雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子；以及第二半MOS晶體管，具有連接至字線的第二選擇柵極端子和連接至源極線的第二雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子。電荷儲(chǔ)存元件耦接在第一半MOS晶體管與第二半MOS晶體管之間，使得第一半MOS晶體管、電荷儲(chǔ)存元件以及第二半MOS晶體管串聯(lián)連接。
【專利說明】非易失性存儲(chǔ)單元和包括其的非易失性存儲(chǔ)單元陣列
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求2015年4月6日提交的申請(qǐng)?zhí)枮?0-2015-0048675的韓國申請(qǐng)的優(yōu)先權(quán)，其通過弓I用整體合并于此，如全文闡述一樣。
技術(shù)領(lǐng)域
[0003]本公開的各種實(shí)施例涉及非易失性存儲(chǔ)器件以及制造其的方法，更具體地，涉及非易失性存儲(chǔ)單元、包括其的非易失性存儲(chǔ)單元陣列以及制造其的方法。
【背景技術(shù)】
[0004]電可擦除可編程只讀存儲(chǔ)器(EEPROM)器件和快閃存儲(chǔ)器件屬于非易失性存儲(chǔ)器件，即使在電源被中斷時(shí)非易失性存儲(chǔ)器件仍保持儲(chǔ)存的數(shù)據(jù)。已經(jīng)提出非易失性存儲(chǔ)器件的各種存儲(chǔ)單元結(jié)構(gòu)以改善性能。非易失性存儲(chǔ)器件的典型單位存儲(chǔ)單元使用層疊柵結(jié)構(gòu)，層疊柵結(jié)構(gòu)包括順序地層疊在半導(dǎo)體襯底上的浮柵、柵間介電層和控制柵極。隨著半導(dǎo)體器件的制造技術(shù)的發(fā)展，電子系統(tǒng)變得更小，片上系統(tǒng)(SOC)產(chǎn)品已經(jīng)是用于高性能數(shù)字系統(tǒng)的重要器件。SOC產(chǎn)品中的每種可以在單個(gè)芯片中包括執(zhí)行各種功能的多個(gè)半導(dǎo)體器件。例如，SOC產(chǎn)品可以包括集成在單個(gè)芯片中的至少一個(gè)邏輯器件和至少一個(gè)存儲(chǔ)器件。因此，可以需要嵌入式非易失性存儲(chǔ)器件的制造技術(shù)以將非易失性存儲(chǔ)器件嵌入SOC產(chǎn)品中。
[0005]為了將非易失性存儲(chǔ)器件嵌入在SOC產(chǎn)品中，非易失性存儲(chǔ)器件的工藝技術(shù)必須與SOC產(chǎn)品中包括的邏輯器件的工藝技術(shù)兼容。一般而言，邏輯器件使用具有單柵極結(jié)構(gòu)的晶體管，而非易失性存儲(chǔ)器件使用具有層疊柵結(jié)構(gòu)(即，雙柵極結(jié)構(gòu))的單元晶體管。因此，包括非易失性存儲(chǔ)器件和邏輯器件的SOC產(chǎn)品可能需要復(fù)雜的工藝技術(shù)。相應(yīng)地，使用單層?xùn)艠O單元結(jié)構(gòu)的單層?xùn)艠O非易失性存儲(chǔ)器件非常適合于嵌入式非易失性存儲(chǔ)器件。即，使用單層?xùn)艠O非易失性存儲(chǔ)器件的工藝技術(shù)可以容易地實(shí)現(xiàn)邏輯器件的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路。因此，單層?xùn)艠O非易失性存儲(chǔ)器件的工藝技術(shù)可以廣泛用在包括嵌入式非易失性存儲(chǔ)器件的SOC產(chǎn)品的制造中。

【發(fā)明內(nèi)容】

[0006]各種實(shí)施例針對(duì)非易失性存儲(chǔ)單元、包括其的非易失性存儲(chǔ)單元陣列以及制造其的方法。
[0007]根據(jù)一個(gè)實(shí)施例，提供一種非易失性存儲(chǔ)單元。該非易失性存儲(chǔ)單元包括:電荷儲(chǔ)存元件，具有MOS電容器結(jié)構(gòu)，且包括連接至字線的控制柵極端子和連接至基體偏置線的基體端子;第一半MOS晶體管，具有連接至所述字線的第一選擇柵極端子和連接至位線的第一雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子；以及第二半MOS晶體管，具有連接至所述字線的第二選擇柵極端子和連接至源極線的第二雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子，其中，電荷儲(chǔ)存元件耦接在第一半MOS晶體管與第二半MOS晶體管之間，使得第一半MOS晶體管、電荷儲(chǔ)存元件和第二半MOS晶體管串聯(lián)連接。
[0008]根據(jù)另一個(gè)實(shí)施例，提供一種非易失性存儲(chǔ)單元。該非易失性存儲(chǔ)單元包括:基體，具有第一溝道區(qū)、第二溝道區(qū)和第三溝道區(qū)，其中，第一溝道區(qū)被設(shè)置在第二溝道區(qū)與第三溝道區(qū)之間；第一雜質(zhì)結(jié)區(qū)，被設(shè)置在基體的上部區(qū)域中，其中，第二溝道區(qū)被設(shè)置在第一溝道區(qū)與第一雜質(zhì)結(jié)區(qū)之間；第二雜質(zhì)結(jié)區(qū)，被設(shè)置在基體的上部區(qū)域中，其中，第三溝道區(qū)被設(shè)置在第一溝道區(qū)與第二雜質(zhì)結(jié)區(qū)之間；隧穿絕緣層和浮柵，隧穿絕緣層和浮柵順序地層疊在第一溝道區(qū)之上;絕緣層，覆蓋浮柵的側(cè)壁和頂表面，并在第二溝道區(qū)和第三溝道區(qū)之上延伸;層間絕緣層，被設(shè)置在第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)以及絕緣層之上;第一接觸插塞，被設(shè)置在層間絕緣層中，且從浮柵之上延伸到第二溝道區(qū)和第三溝道區(qū)之上；以及第二接觸插塞和第三接觸插塞，第二接觸插塞和第三接觸插塞穿透層間絕緣層，且分別耦接至第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)。
[0009]根據(jù)另一個(gè)實(shí)施例，提供一種包括按行和列布置以具有矩陣形式的多個(gè)單位單元的非易失性存儲(chǔ)單元陣列。所述多個(gè)單位單元中的每個(gè)包括:電荷儲(chǔ)存元件，具有MOS電容器結(jié)構(gòu)，所述MOS電容器結(jié)構(gòu)包括連接至字線的控制柵極端子和連接至基體偏置線的基體端子;第一半MOS晶體管，具有連接至所述字線的第一選擇柵極端子和連接至位線的第一雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子；以及第二半MOS晶體管，具有連接至所述字線的第二選擇柵極端子和連接至源極線的第二雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子，其中，電荷儲(chǔ)存元件耦接在第一半MOS晶體管與第二半MOS晶體管之間，使得第一半MOS晶體管、電荷儲(chǔ)存元件和第二半MOS晶體管串聯(lián)連接。
[0010]根據(jù)另一個(gè)實(shí)施例，提供一種非易失性存儲(chǔ)單元陣列。該非易失性存儲(chǔ)單元陣列包括:有源區(qū)，在第一方向上延伸且在與第一方向相交的第二方向上彼此間隔開;基體，分別圍繞有源區(qū)；浮柵，沿第一方向布置在有源區(qū)的每個(gè)之上;第一接觸插塞，在第二方向上延伸以與有源區(qū)相交，且在第一方向上彼此間隔開，其中，用第一接觸插塞中的任意一個(gè)覆蓋浮柵中的每個(gè)以及鄰近于浮柵中的每個(gè)的有源區(qū)；第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)，第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)沿第一方向交替布置在每個(gè)有源區(qū)中，使得第一接觸插塞被設(shè)置在第一雜質(zhì)結(jié)區(qū)與第二雜質(zhì)結(jié)區(qū)之間的有源區(qū)之上；以及第二接觸插塞和第三接觸插塞，分別被設(shè)置在第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)之上。
[0011]根據(jù)另一個(gè)實(shí)施例，提供一種制造非易失性存儲(chǔ)器件的方法。該方法包括:在設(shè)置在襯底中的阱區(qū)之上順序地形成第一絕緣層和浮柵，在第一絕緣層之上順序地形成第二絕緣層和間隔區(qū)絕緣層以覆蓋浮柵，各向異性地刻蝕間隔區(qū)絕緣層以在第二絕緣層的側(cè)壁之上分別形成第一間隔區(qū)和第二間隔區(qū)，將雜質(zhì)離子注入至阱區(qū)中以形成分別與第一間隔區(qū)和第二間隔區(qū)自對(duì)準(zhǔn)的第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)，在浮柵之上形成第三絕緣層，形成覆蓋第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)、第一間隔區(qū)和第二間隔區(qū)以及第三絕緣層的層間絕緣層，圖案化層間絕緣層以形成暴露第一雜質(zhì)結(jié)區(qū)的第一接觸孔、暴露第二雜質(zhì)結(jié)區(qū)的第二接觸孔以及暴露第一間隔區(qū)和第二間隔區(qū)以及第三絕緣層的第三接觸孔，去除被第三接觸孔暴露的第一間隔區(qū)和第二間隔區(qū)以擴(kuò)展第三接觸孔，以及用金屬層填充第一接觸孔、第二接觸孔和擴(kuò)展的第三接觸孔。
[0012]根據(jù)另一個(gè)實(shí)施例，提供一種包括第一單位單元(200a)和第二單位單元(200b)的非易失性存儲(chǔ)單元陣列，第一單位單元(200a)包括第一電荷儲(chǔ)存晶體管(210a)、第一選擇晶體管(220a)和第二選擇晶體管(230a)，第二單位單元(200b)包括第二電荷儲(chǔ)存晶體管(210b)、第三選擇晶體管(220b)和第四選擇晶體管(230b)，其中，第一電荷儲(chǔ)存晶體管(210a)、第一選擇晶體管(220a)和第二選擇晶體管(230a)共同耦接至第一字線(WLl)，其中，第二電荷儲(chǔ)存晶體管(21Ob)、第三選擇晶體管(220b)和第四選擇晶體管(230b)共同耦接至第二字線(WL2)，其中，第一選擇晶體管(220a)和第三選擇晶體管(220b)共同耦接至第一位線(BL)，以及其中，第二選擇晶體管(230a)和第四選擇晶體管(230b)共同耦接至第一源極線(SL)。
【附圖說明】
[0013]基于附圖和所附詳細(xì)描述，本公開的各種實(shí)施例將變得更加明顯，其中:
[0014]圖1是圖示根據(jù)一個(gè)實(shí)施例的非易失性存儲(chǔ)器件的單位單元的等效電路圖；
[0015]圖2是圖示對(duì)圖1中示出的單位單元的編程操作的等效電路圖；
[0016]圖3是圖示對(duì)圖1中示出的單位單元的另一編程操作的等效電路圖；
[0017]圖4是圖示對(duì)圖1中示出的單位單元的擦除操作的等效電路圖；
[0018]圖5是圖示對(duì)圖1中示出的單位單元的讀取操作的等效電路圖；
[0019]圖6是圖示用于防止因?qū)D1中示出的單位單元的過度擦除而出現(xiàn)錯(cuò)誤的讀取操作的機(jī)制的等效電路圖；
[0020]圖7是圖示根據(jù)一個(gè)實(shí)施例的非易失性存儲(chǔ)器件的單位單元的布局圖；
[0021]圖8是沿圖7中的Ι-Γ線得到的剖視圖；
[0022]圖9至圖14是圖示根據(jù)一個(gè)實(shí)施例的制造非易失性存儲(chǔ)器件的方法的剖視圖；
[0023]圖15是圖示根據(jù)一個(gè)實(shí)施例的非易失性存儲(chǔ)單元陣列的等效電路圖；
[0024]圖16是圖示對(duì)圖15中示出的非易失性存儲(chǔ)單元陣列的編程操作的等效電路圖；
[0025]圖17是圖示對(duì)圖16中示出的非易失性存儲(chǔ)單元陣列的選中單位單元的編程操作的剖視圖；
[0026]圖18是圖示對(duì)與圖16中示出的非易失性存儲(chǔ)單元陣列的選中單位單元共享第一字線的未選中單位單元的編程禁止操作的剖視圖；
[0027]圖19是圖示對(duì)與圖16中示出的非易失性存儲(chǔ)單元陣列的選中單位單元共享第一位線和第一基體偏置線的未選中單位單元的編程禁止操作的剖視圖；
[0028]圖20是圖示對(duì)不與圖16中示出的非易失性存儲(chǔ)單元陣列的選中單位單元共享任何字線、任何位線或任何基體偏置線的未選中單位單元的編程禁止操作的剖視圖；
[0029]圖21是圖示對(duì)圖15中示出的非易失性存儲(chǔ)單元陣列的擦除操作的等效電路圖；
[0030]圖22是圖示對(duì)圖21中示出的非易失性存儲(chǔ)單元陣列的選中單位單元的擦除操作的剖視圖；
[0031]圖23是圖示對(duì)圖21中示出的非易失性存儲(chǔ)單元陣列的未選中單位單元的擦除禁止操作的剖視圖；
[0032]圖24是圖示對(duì)圖15中示出的非易失性存儲(chǔ)單元陣列的另一擦除操作的等效電路圖；
[0033]圖25是圖示對(duì)圖15中示出的非易失性存儲(chǔ)單元陣列的又一擦除操作的等效電路圖；
[0034]圖26是圖示對(duì)圖15中示出的非易失性存儲(chǔ)單元陣列的讀取操作的等效電路圖；
[0035]圖27是圖示對(duì)圖26中示出的非易失性存儲(chǔ)單元陣列的被選中且被編程的單位單元的讀取操作的剖視圖；
[0036]圖28是圖示對(duì)圖26中示出的非易失性存儲(chǔ)單元陣列的被選中且被擦除的單位單元的讀取操作的剖視圖；
[0037]圖29是圖示在選中單位單元的讀取操作期間對(duì)與圖26中示出的非易失性存儲(chǔ)單元陣列的選中單位單元共享位線的未選中單位單元的操作的剖視圖；
[0038]圖30是圖示在選中單位單元的讀取操作期間對(duì)與圖26中示出的非易失性存儲(chǔ)單元陣列的選中單位單元共享位線的未被選中且被過度擦除的單位單元的操作的剖視圖；以及
[0039]圖31是圖示根據(jù)一個(gè)實(shí)施例的非易失性存儲(chǔ)單元陣列的布局圖。
【具體實(shí)施方式】
[0040]將理解的是，雖然在本文中可能使用了術(shù)語第一、第二、第三等來描述各種元件，但這些元件不應(yīng)當(dāng)被這些術(shù)語限制。這些術(shù)語僅被用來區(qū)分一個(gè)元件與另一個(gè)元件。因此，在不脫離本公開的教導(dǎo)的情況下，一些實(shí)施例中的第一元件可以在其它實(shí)施例中被稱為第二元件。
[0041]還將理解的是，當(dāng)一個(gè)元件被稱作位于另一個(gè)元件“上”、“之上”、“以上”、“下”、“之下”、“以下”時(shí)，其可以直接接觸另一個(gè)元件，或者可以在其間存在至少一個(gè)中間元件。相應(yīng)地，在本文中使用的諸如“上”、“之上”、“以上”、“下”、“之下”、“以下”等的術(shù)語僅被用于描述特定實(shí)施例的目的，而并非意在限制本公開的范圍。
[0042]還將理解的是，當(dāng)一個(gè)元件被稱作“連接”或“耦接”至另一個(gè)元件時(shí)，其可以直接連接或親接至另一個(gè)元件，或者可以存在中間元件。相反地，當(dāng)一個(gè)元件被稱作“直接連接”或“直接耦接”至另一個(gè)元件時(shí)，不存在中間元件。
[0043]圖1是圖示根據(jù)一個(gè)實(shí)施例的非易失性存儲(chǔ)器件的單位單元100的等效電路圖。參見圖1，單位單元100可以包括電荷儲(chǔ)存元件(也被稱作電荷儲(chǔ)存晶體管)110、第一選擇晶體管120和第二選擇晶體管130。電荷儲(chǔ)存元件110可以耦接在第一選擇晶體管120與第二選擇晶體管130之間。第一選擇晶體管120、電荷儲(chǔ)存元件110和第二選擇晶體管130可以串聯(lián)連接。電荷儲(chǔ)存元件110可以具有MOS電容器，MOS電容器具有控制柵極端子111和基體端子112。例如，電荷儲(chǔ)存元件110可以被配置為包括用作基體端子112的基體(諸如基體區(qū)或阱區(qū))、設(shè)置在基體上的第一絕緣層、設(shè)置在絕緣層上的浮柵和與浮柵重疊且用作控制柵極端子111的控制柵極。
[0044]當(dāng)給定電壓被施加至控制柵極端子111時(shí)，在浮柵處可以誘導(dǎo)出耦合電壓。第一選擇晶體管120可以為具有第一選擇柵極端子121和第一雜質(zhì)結(jié)端子123的半MOS晶體管。第二選擇晶體管130也可以為具有第二選擇柵極端子131和第二雜質(zhì)結(jié)端子133的半MOS晶體管。電荷儲(chǔ)存元件110以及第一選擇晶體管120和第二選擇晶體管130全部都可以彼此共享基體端子112。例如，電荷儲(chǔ)存元件110以及第一選擇晶體管120和第二選擇晶體管130全部都可以設(shè)置在單個(gè)基體上。
[0045]電荷儲(chǔ)存元件110的控制柵極端子111、第一選擇晶體管120的第一選擇柵極端子121和第二選擇晶體管130的第二選擇柵極端子131可以耦接至單個(gè)字線WL。第一選擇晶體管120的第一雜質(zhì)結(jié)端子123可以耦接至位線BL，而第二選擇晶體管130的第二雜質(zhì)結(jié)端子133可以耦接至源極線SL。電荷儲(chǔ)存元件110與第一選擇晶體管120和第二選擇晶體管130彼此共享的基體端子112可以耦接至基體偏置線BBL。根據(jù)上述的單位單元100，電荷儲(chǔ)存元件110可以耦接在與電荷儲(chǔ)存元件110共享字線WL的第一選擇晶體管120和第二選擇晶體管130之間。因此，即使非易失性存儲(chǔ)器件的單位單元100被過度擦除，仍可以正常執(zhí)行與單位單元100共享位線BL且處于編程過狀態(tài)的另一個(gè)單位單元(未示出)的讀取操作，而不存在可能由于對(duì)單位單元100的過度擦除而導(dǎo)致的任何錯(cuò)誤。以下將詳細(xì)描述由于過度擦除而導(dǎo)致的錯(cuò)誤的讀取操作。
[0046]圖2是圖示圖1中示出的單位單元100的編程操作的等效電路圖。將結(jié)合在其中構(gòu)成單位單元100的第一選擇晶體管120和第二選擇晶體管130以及電荷儲(chǔ)存元件110全都具有N溝道MOS結(jié)構(gòu)的示例來描述對(duì)圖2中示出的單位單元100的編程操作。然而，即使在具有P溝道MOS結(jié)構(gòu)的單位單元100(在其中構(gòu)成單位單元100的第一選擇晶體管120和第二選擇晶體管130以及電荷儲(chǔ)存元件110全部都具有P溝道MOS結(jié)構(gòu))中，除偏置極性之外，單位單元100的編程條件可以與具有N溝道MOS結(jié)構(gòu)的單位單元100的編程條件基本上相同。在圖2中，與圖1中使用的附圖標(biāo)記或字符相同的附圖標(biāo)記或字符表示相同或相似的元件。
[0047]參見圖2，可以施加正編程電壓+Vpp至字線WL以對(duì)單位單元100編程。位線BL和基體偏置線BBL可以接地，而源極線SL可以浮置。當(dāng)正編程電壓+Vpp被施加至字線WL時(shí)，在電荷儲(chǔ)存元件110的浮柵處可以誘導(dǎo)出特定的耦合電壓。相應(yīng)地，可能由于在浮柵處誘導(dǎo)出的耦合電壓與通過基體偏置線BBL施加至基體端子112的接地電壓之間的電壓差而在電荷儲(chǔ)存元件110的浮柵與基體端子112之間的絕緣層產(chǎn)生電場。
[0048]因此，在與基體端子112相對(duì)應(yīng)的基體中的電子可以通過福勒-諾得海姆(Fowler-Nordheim，F(xiàn)N)隧穿機(jī)制而穿過絕緣層注入至浮柵中。當(dāng)基體中的電子被注入至浮柵中時(shí)，具有MOS電容器結(jié)構(gòu)的電荷儲(chǔ)存元件110的閾值電壓可以增大，使得單位單元100具有編程過狀態(tài)，例如，邏輯“低(0Γ狀態(tài)或關(guān)斷狀態(tài)。
[0049]在編程操作期間，第一選擇晶體管120和第二選擇晶體管130二者都導(dǎo)通以在其中形成溝道反型層。因此，通過F-N隧穿機(jī)制而注入電荷儲(chǔ)存元件110的浮柵中的電子可以通過第一選擇晶體管120的溝道反型層來供應(yīng)，第一選擇晶體管120具有經(jīng)由位線BL而被施加了接地電壓的第一雜質(zhì)結(jié)端子123。
[0050]圖3是圖示對(duì)圖1中示出的單位單元100的另一編程操作的等效電路圖。將結(jié)合在其中構(gòu)成單位單元100的第一選擇晶體管120和第二選擇晶體管130以及電荷儲(chǔ)存元件110全部都具有N溝道MOS結(jié)構(gòu)的示例來描述對(duì)圖3中示出的單位單元100的編程操作。然而，SP使構(gòu)成單位單元100的第一選擇晶體管120和第二選擇晶體管130以及電荷儲(chǔ)存元件110全部都具有P溝道MOS結(jié)構(gòu)，除偏置極性之外，具有P溝道MOS結(jié)構(gòu)的單位單元100的編程條件也可以與具有N溝道MOS結(jié)構(gòu)的單位單元100的編程條件基本上相同。在圖3中，與圖1中所使用的附圖標(biāo)記或字符相同的附圖標(biāo)記或字符表示相同的元件。
[0051]參見圖3，具有正極性的第一編程電壓+Vppl可以被施加至字線WL以對(duì)單位單元100編程。此外，具有負(fù)極性的第二編程電壓-Vpp2可以被施加至位線BL和基體偏置線BBL，而源極線SL可以浮置。第一編程電壓+Vppl可以比在參照?qǐng)D2描述的編程操作中施加至字線WL的編程電壓+Vpp低。當(dāng)?shù)谝痪幊屉妷?Vppl被施加至字線WL時(shí)，在電荷儲(chǔ)存元件110的浮柵處可以誘導(dǎo)出特定的耦合電壓。相應(yīng)地，可能由于在浮柵處誘導(dǎo)出的耦合電壓與經(jīng)由基體偏置線BBL施加至基體端子112的第二編程電壓-Vpp2之間的電壓差而在電荷儲(chǔ)存元件110的浮柵與基體端子112之間的絕緣層產(chǎn)生電場。
[0052]因此，在與基體端子112相對(duì)應(yīng)的基體中的電子可以通過F-N隧穿機(jī)制而穿過絕緣層注入至浮柵中。當(dāng)基體中的電子被注入至浮柵中時(shí)，具有MOS電容器結(jié)構(gòu)的電荷儲(chǔ)存元件110的閾值電壓可以增大，使得單位單元100具有編程過狀態(tài)，例如，邏輯“低(O)”狀態(tài)或關(guān)斷狀態(tài)。
[0053]在編程操作期間，第二編程電壓-Vpp2可以被施加至構(gòu)成PN結(jié)的基體端子112和第一雜質(zhì)結(jié)端子123 二者。相應(yīng)地，由基體端子112和第一雜質(zhì)結(jié)端子123組成的PN結(jié)可以維持不影響編程操作的電勢的平衡態(tài)。
[0054]圖4是圖示對(duì)圖1中示出的單位單元100的擦除操作的等效電路圖。將結(jié)合在其中構(gòu)成單位單元100的第一選擇晶體管120和第二選擇晶體管130以及電荷儲(chǔ)存元件110全部都具有N溝道MOS結(jié)構(gòu)的示例來描述擦除操作。然而，即使當(dāng)構(gòu)成單位單元100的第一選擇晶體管120和第二選擇晶體管130以及電荷儲(chǔ)存元件110全部都具有P溝道MOS結(jié)構(gòu)時(shí)，除偏置極性之外，具有P溝道MOS結(jié)構(gòu)的單位單元100的擦除條件可以與具有N溝道MOS結(jié)構(gòu)的單位單元100的擦除條件基本上相同。在圖4中，與圖1中使用的附圖標(biāo)記或字符相同的附圖標(biāo)記或字符表示相同的元件。
[0055]參見圖4，為了擦除單位單元100，字線WL可以接地，而正擦除電壓+Vee可以被施加至基體偏置線BBL。源極線SL和位線BL可以浮置。在這種情況下，由于通過在浮柵處誘導(dǎo)出的耦合電壓與經(jīng)由基體偏置線BBL施加至基體端子112的正擦除電壓+Vee之間的電壓差而產(chǎn)生的電場，儲(chǔ)存在電荷儲(chǔ)存元件110的浮柵中的電子可以通過F-N隧穿機(jī)制而穿過浮柵與基體之間的絕緣層注入至基體中。
[0056]當(dāng)浮柵中的電子被注入至基體中時(shí)，具有MOS電容器結(jié)構(gòu)的電荷儲(chǔ)存元件110的閾值電壓可以降低，使得單位單元100具有擦除過狀態(tài)，例如，邏輯“高(I)”狀態(tài)或?qū)顟B(tài)。
[0057]圖5是圖示對(duì)圖1中示出的單位單元100的讀取操作的等效電路圖。將結(jié)合在其中構(gòu)成單位單元100的第一選擇晶體管120和第二選擇晶體管130以及電荷儲(chǔ)存元件110全部都具有N溝道MOS結(jié)構(gòu)的示例來描述讀取操作。然而，即使當(dāng)構(gòu)成單位單元100的第一選擇晶體管120和第二選擇晶體管130以及電荷儲(chǔ)存元件110全部都具有P溝道MOS結(jié)構(gòu)時(shí)，除偏置極性之外，具有P溝道MOS結(jié)構(gòu)的單位單元100的讀取條件可以與具有N溝道MOS結(jié)構(gòu)的單位單元100的讀取條件基本上相同。在圖5中，與圖1中使用的附圖標(biāo)記或字符相同的附圖標(biāo)記或字符表示相同的元件。
[0058]參見圖5，正讀取電壓+Vread可以被施加至字線WL以執(zhí)行對(duì)單位單元100的讀取操作。此外，正位線電壓+Vbl可以被施加至位線BL，而源極線SL和基體偏置線BBL可以接地。當(dāng)正讀取電壓+Vread被施加至字線WL時(shí)，第一選擇晶體管120和第二選擇晶體管130可以導(dǎo)通，且在電荷儲(chǔ)存元件110的浮柵處可以誘導(dǎo)出特定的親合電壓。正讀取電壓+Vread可以被設(shè)置為具有編程過的電荷儲(chǔ)存元件110的閾值電壓與擦除過的電荷儲(chǔ)存元件110的閾值電壓之間的電壓電平。因?yàn)樵谧x取操作期間第一選擇晶體管120和第二選擇晶體管130 二者都導(dǎo)通，因此可以根據(jù)電荷儲(chǔ)存元件110在其中是否具有溝道反型層來判斷經(jīng)由位線BL而流入源極線SL中的電流。
[0059]S卩，當(dāng)在電荷儲(chǔ)存元件110的浮柵中(S卩，單位單元100處于編程過狀態(tài))存在電子時(shí)，由于處于編程過狀態(tài)的電荷儲(chǔ)存元件110的閾值電壓比正讀取電壓+Vread高，因此即使正讀取電壓+Vread被施加至字線WL，在電荷儲(chǔ)存元件110中也不形成溝道反型層。因此，無電流流經(jīng)位線BL和源極線SL。
[0060]與此相反，當(dāng)儲(chǔ)存在電荷儲(chǔ)存元件110的浮柵中的電子被移除，即單位單元100處于擦除過狀態(tài)時(shí)，由于處于擦除過狀態(tài)的電荷儲(chǔ)存元件110的閾值電壓比正讀取電壓+Vread低，因此當(dāng)正讀取電壓+Vread被施加至字線WL時(shí)在電荷儲(chǔ)存元件110中可以形成溝道反型層。因此，電流可以流經(jīng)位線BL和源極線SL。相應(yīng)地，連接至位線BL的感測放大器(未示出)可以感測位線電流。即，檢查通過感測放大器是否檢測到電流可以判斷單位單元100是處于編程過狀態(tài)還是處于擦除過狀態(tài)。當(dāng)檢測到電流時(shí)，輸出數(shù)據(jù)信號(hào)“高”。當(dāng)未檢測到電流時(shí)，輸出數(shù)據(jù)信號(hào)“低”。
[0061]圖6是圖示用于防止由于對(duì)圖1中示出的單位單元的過度擦除而導(dǎo)致出現(xiàn)錯(cuò)誤的讀取操作的機(jī)制的等效電路圖。參見圖6，第一單位單元200a和第二單位單元200b可以被布置為彼此共享位線BL和源極線SL。第一單位單元200a和第二單位單元200b中的每個(gè)可以與圖1中示出的單位單元100具有相同的配置。
[0062]為了執(zhí)行對(duì)第一單位單元200a的讀取操作，正讀取電壓+Vread可以被施加到連接至第一單位單元200a的第一字線WLl，而接地電壓可以被施加到連接至第二單位單元200b的第二字線WL2。此外，正位線電壓+Vbl可以被施加到共同連接至第一單位單元200a和第二單位單元200b的位線BL，而共同連接至第一單位單元200a和第二單位單元200b的源極線SL和基體偏置線BBL可以接地。
[0063]在以上的偏置調(diào)節(jié)下，當(dāng)?shù)谝粏挝粏卧?00a具有編程過狀態(tài)使得第一單位單元200a的電荷儲(chǔ)存元件210a的閾值電壓高于正讀取電壓+Vread時(shí)，在電荷儲(chǔ)存元件210a中不形成溝道反型層。因此，如參照?qǐng)D5所述，即使第一選擇晶體管220a和第二選擇晶體管230a導(dǎo)通，也無電流流經(jīng)第一單位單元200a的電荷儲(chǔ)存元件210a。
[0064]當(dāng)?shù)诙挝粏卧?00b處于正常擦除狀態(tài)且具有正閾值電壓時(shí)，由于第二字線WL2接地，因此在第二單位單元200b的電荷儲(chǔ)存元件210b中不形成通道反型層。因此，無論第二單位單元200b是具有編程過狀態(tài)還是具有擦除過狀態(tài)，在第一單位單元200a的讀取操作期間都無電流流經(jīng)位線BL。
[0065]如果第二單位單元200b被過度擦除，則對(duì)第一單位單元200a的讀取操作可能被異常地執(zhí)行。更具體地，當(dāng)?shù)诙挝粏卧?00b處于經(jīng)過度擦除狀態(tài)且因此具有負(fù)的閾值電壓時(shí)，即使第二字線WL2接地，在第二單位單元200b的電荷儲(chǔ)存元件210b中也可以形成溝道反型層，其充當(dāng)不期望的電流路徑。因此，如果第二單位單元200b被設(shè)計(jì)為不具有第一選擇晶體管220b和第二選擇晶體管230b，則在對(duì)處于編程過狀態(tài)中的第一單位單元200a的讀取操作期間電流可以流經(jīng)位線BL。即，即使第一單位單元200a實(shí)際上處于編程過狀態(tài)，非易失性存儲(chǔ)器件也可以錯(cuò)誤地認(rèn)為第一單位單元200a處于擦除過狀態(tài)。
[0066]然而，根據(jù)一個(gè)實(shí)施例，可以通過將第一選擇晶體管220b和第二選擇晶體管230b添加至第二單位單元200b來防止這種錯(cuò)誤。電荷儲(chǔ)存元件210b可以耦接在第一選擇晶體管220b與第二選擇晶體管230b之間。第一選擇晶體管220b和第二選擇晶體管230b以及電荷儲(chǔ)存元件21 Ob可以被設(shè)計(jì)為彼此共享第二字線WL2。
[0067]在此結(jié)構(gòu)中，即使第二單位單元200b處于經(jīng)過度擦除狀態(tài)且因此在第二單位單元200b中形成溝道反型層，第一選擇晶體管220b和第二選擇晶體管230b可以關(guān)斷以防止在具有編程過狀態(tài)的第一單位單元200a的讀取操作期間不期望的電流流經(jīng)位線BL。
[0068]圖7是圖示根據(jù)一個(gè)實(shí)施例的非易失性存儲(chǔ)器件的單位單元的布局圖。參見圖7，有源區(qū)205可以被設(shè)置為在第一方向上延伸。有源區(qū)205可以通過隔離區(qū)來限定。有源區(qū)205可以被第一導(dǎo)電類型的基體202(例如，P型基體202)圍繞。在一些實(shí)施例中，P型基體202可以為P型阱區(qū)。第二導(dǎo)電類型(例如，N型)的第一雜質(zhì)結(jié)區(qū)221和第二導(dǎo)電類型的第二雜質(zhì)結(jié)區(qū)231可以分別被設(shè)置在有源區(qū)205的兩端中。
[0069]第一接觸插塞217可以被設(shè)置為在第二方向上延伸使得第一接觸插塞217相交于第一雜質(zhì)結(jié)區(qū)221與第二雜質(zhì)結(jié)區(qū)231之間的有源區(qū)205。與第一接觸插塞217重疊的有源區(qū)205可以對(duì)應(yīng)于P型基體202的一部分。浮柵212可以被設(shè)置在第一接觸插塞217與有源區(qū)205之間，且可以與第一接觸插塞217和有源區(qū)205絕緣。浮柵212可以與第一接觸插塞217的一部分重疊。
[0070]雖然未在圖7的布局中示出，但浮柵212的側(cè)壁和頂表面可以被第一接觸插塞217圍繞。第一接觸插塞217可以連接至字線WL。第二接觸插塞227可以被設(shè)置在第一雜質(zhì)結(jié)區(qū)221上，以及第三接觸插塞237可以被設(shè)置在第二雜質(zhì)結(jié)區(qū)231上。第二接觸插塞227和第三接觸插塞237可以分別連接至位線BL和源極線SL。
[0071]P型基體202、浮柵212和第一接觸插塞217可以構(gòu)成具有MOS電容器結(jié)構(gòu)的電荷儲(chǔ)存元件210。在電荷儲(chǔ)存元件210中，第一接觸插塞217可以用作控制柵極。P型基體202、第一雜質(zhì)結(jié)區(qū)221和第一接觸插塞217可以構(gòu)成具有半MOS晶體管結(jié)構(gòu)的第一選擇晶體管220。在第一選擇晶體管220中，第一接觸插塞217可以用作第一選擇柵極。P型基體202、第二雜質(zhì)結(jié)區(qū)231和第一接觸插塞217可以構(gòu)成具有半MOS晶體管結(jié)構(gòu)的第二選擇晶體管230。在第二選擇晶體管230中，第一接觸插塞217可以用作第二選擇柵極。
[0072]圖8是沿圖7中的Ι-Γ線得到的剖視圖。參見圖7和圖8，P型基體202可以被設(shè)置在襯底201的一部分上。在一些實(shí)施例中，P型基體202可以為P型阱區(qū)。P型基體202的一部分可以對(duì)應(yīng)于有源區(qū)(圖7中的205)。有源區(qū)205可以通過在其中設(shè)置了溝槽隔離層203的隔離區(qū)來限定。
[0073]具有第二導(dǎo)電類型(S卩，N型)的第一雜質(zhì)結(jié)區(qū)221和具有第二導(dǎo)電類型的第二雜質(zhì)結(jié)區(qū)231可以分別被設(shè)置在有源區(qū)205的彼此間隔開的兩個(gè)上端中。第一雜質(zhì)結(jié)區(qū)221與第二雜質(zhì)結(jié)區(qū)231之間的有源區(qū)205可以對(duì)應(yīng)于P型基體202的一部分。
[0074]第一雜質(zhì)結(jié)區(qū)221與第二雜質(zhì)結(jié)區(qū)231之間的有源區(qū)205(即，P型基體202)可以劃分為第一溝道區(qū)206、位于第一溝道區(qū)206與第一雜質(zhì)結(jié)區(qū)221之間的第二溝道區(qū)207以及位于第一溝道區(qū)206與第二雜質(zhì)結(jié)區(qū)231之間的第三溝道區(qū)208。因此，第二溝道區(qū)207的一端可以鄰近于第一溝道區(qū)206的第一端，而第二溝道區(qū)207的另一端可以鄰近于第一雜質(zhì)結(jié)區(qū)221的一側(cè)。類似地，第三溝道區(qū)208的一端可以鄰近于第一溝道區(qū)206的第二端，而第三溝道區(qū)208的另一端可以鄰近于第二雜質(zhì)結(jié)區(qū)231的一側(cè)。
[0075]隧穿絕緣層211和浮柵212可以順序地層疊在第一溝道區(qū)206上。包括第一溝道區(qū)206的P型基體202、隧穿絕緣層211和浮柵212可以構(gòu)成MOS電容器結(jié)構(gòu)。浮柵212的側(cè)壁和頂表面可以用絕緣層260覆蓋。絕緣層260可以橫向地延伸以覆蓋第二溝道區(qū)207和第三溝道區(qū) 208。
[0076]設(shè)置在浮柵212的側(cè)壁和頂表面上的絕緣層260可以用作柵間絕緣層。設(shè)置在第二溝道區(qū)207上的絕緣層260可以用作第一柵極絕緣層，而設(shè)置在第三溝道區(qū)208上的絕緣層260可以用作第二柵極絕緣層。設(shè)置在第二溝道區(qū)207和第三溝道區(qū)208上的絕緣層260可以比隧穿絕緣層211厚。在一些實(shí)施例中，設(shè)置在第二溝道區(qū)207和第三溝道區(qū)208上的絕緣層260的厚度可以是隧穿絕緣層211的厚度的至少1.5倍。
[0077]層間絕緣層270可以被設(shè)置在襯底201上以覆蓋第一雜質(zhì)結(jié)區(qū)221和第二雜質(zhì)結(jié)區(qū)231、溝槽隔離層203以及絕緣層260。在一些實(shí)施例中，層間絕緣層270可以為單絕緣層。在另一實(shí)施例中，層間絕緣層270可以為包括多個(gè)絕緣層的多層絕緣層。層間絕緣層270可以具有第一接觸孔271、第二接觸孔272和第三接觸孔273。第一接觸孔271可以暴露第一雜質(zhì)結(jié)區(qū)221的一部分，以及第二接觸孔272可以暴露第二雜質(zhì)結(jié)區(qū)231的一部分。第三接觸孔273可以暴露絕緣層260的頂表面，絕緣層260覆蓋浮柵212的側(cè)壁和頂表面且延伸至第二溝道區(qū)207和第三溝道區(qū)208上。
[0078]第一接觸孔271可以用第二接觸插塞227填充，而第二接觸孔272可以用第三接觸插塞237填充。第三接觸孔273可以用第一接觸插塞217填充。第一接觸插塞217、第二接觸插塞227和第三接觸插塞237中的每個(gè)可以包括金屬材料，例如，鎢材料。第一接觸插塞217可以與浮柵212的頂表面和側(cè)壁重疊，且也可以與第二溝道區(qū)207和第三溝道區(qū)208的頂表面重疊。第一接觸插塞217的兩個(gè)側(cè)壁可以分別與第一雜質(zhì)結(jié)區(qū)221的側(cè)壁和第二雜質(zhì)結(jié)區(qū)231的側(cè)壁垂直地自對(duì)準(zhǔn)。第二接觸插塞227可以接觸第一雜質(zhì)結(jié)區(qū)221，第三接觸插塞237可以接觸第二雜質(zhì)結(jié)區(qū)231。
[0079]在圖8的剖視圖中，包括第一溝道區(qū)206的P型基體202、浮柵212、絕緣層260以及第一接觸插塞217可以構(gòu)成MOS電容器結(jié)構(gòu)的電荷儲(chǔ)存元件210。在電荷儲(chǔ)存元件210中，第一接觸插塞217可以用作控制柵極，如參照?qǐng)D7所描述的。因此，當(dāng)特定電壓通過字線WL而被施加至第一接觸插塞217時(shí)，在浮柵212處可以誘導(dǎo)出耦合電壓。在這種情況下，因?yàn)榈谝唤佑|插塞217與浮柵212的側(cè)壁和頂表面重疊，所以電荷儲(chǔ)存元件210可以具有高的耦合比(coupling rat1)。特別地，如果設(shè)置在浮柵212與第一接觸插塞217之間的絕緣層260的厚度減小，則電荷儲(chǔ)存元件210的耦合比可以增大。
[0080]包括第二溝道區(qū)207的P型基體202、第一雜質(zhì)結(jié)區(qū)221、第二溝道區(qū)207上的絕緣層260以及第一接觸插塞217可以構(gòu)成半MOS晶體管結(jié)構(gòu)的第一選擇晶體管220。在第一選擇晶體管220中，第一接觸插塞217可以用作第一選擇柵極。包括第三溝道區(qū)208的P型基體202、第二雜質(zhì)結(jié)區(qū)231、第三溝道區(qū)208上的絕緣層260以及第一接觸插塞217可以構(gòu)成半MOS晶體管結(jié)構(gòu)的第二選擇晶體管230。在第二選擇晶體管230中，第一接觸插塞217可以用作第二選擇柵極。
[0081]圖9至圖14是圖示根據(jù)一個(gè)實(shí)施例的制造非易失性存儲(chǔ)器件的方法的剖視圖。參見圖9，可以在襯底201的上部區(qū)域中形成P型阱區(qū)302。可以在襯底301的隔離區(qū)中形成溝槽隔離層303以限定P型阱區(qū)302中的有源區(qū)305。可以在有源區(qū)305上形成第一絕緣層311。在一些實(shí)施例中，第一絕緣層311可以由氧化物層形成?？梢栽诘谝唤^緣層311的一部分上形成浮柵312。在一些實(shí)施例中，浮柵312可以由多晶硅層形成。P型阱區(qū)302的與浮柵312垂直地重疊的上部區(qū)域可以用作第一溝道區(qū)306。第一絕緣層311的設(shè)置在浮柵312與第一溝道區(qū)306之間的部分可以用作隧穿絕緣層。
[0082]參見圖10，可以在包括浮柵312的襯底的整個(gè)表面上形成第二絕緣層360。在一些實(shí)施例中，第二絕緣層360可以由氧化物層形成。第二絕緣層360可以被形成為覆蓋浮柵312的側(cè)壁和頂表面以及第一絕緣層311的頂表面?？梢栽诘诙^緣層360上形成間隔區(qū)絕緣層390。在一些實(shí)施例中，間隔區(qū)絕緣層390可以由氮化硅層形成。
[0083]參見圖11，可以各向異性地刻蝕間隔區(qū)絕緣層(圖10的390)和第二絕緣層360直到浮柵312的頂表面暴露為止。結(jié)果，在浮柵312的兩個(gè)側(cè)壁上可以分別形成第一間隔區(qū)391和第二間隔區(qū)392，第二絕緣層360的在第一間隔區(qū)391與浮柵312之間的部分以及在第二間隔區(qū)392與浮柵312之間的部分可以保留。第一間隔區(qū)391和第二間隔區(qū)392中的每個(gè)可以被形成為在與襯底301的頂表面平行的水平方向上具有特定寬度。
[0084]P型阱區(qū)302的與第一間隔區(qū)391垂直地重疊的上部區(qū)域可以被定義為第二溝道區(qū)307，以及第二溝道區(qū)307上的第一絕緣層311和第二絕緣層360可以用作第一柵極絕緣層。P型阱區(qū)302的與第二間隔區(qū)392垂直地重疊的上部區(qū)域可以被定義為第三溝道區(qū)308，以及第三溝道區(qū)308上的第一絕緣層311和第二絕緣層360可以用作第二柵極絕緣層。
[0085]然后可以將N型雜質(zhì)離子注入到有源區(qū)305中以分別在有源區(qū)305的兩個(gè)上端中形成第一 N型雜質(zhì)結(jié)區(qū)321和第二 N型雜質(zhì)結(jié)區(qū)331。在用于形成第一雜質(zhì)結(jié)區(qū)321和第二雜質(zhì)結(jié)區(qū)331的離子注入工藝期間，第一間隔區(qū)391和第二間隔區(qū)392以及浮柵312可以用作離子注入掩膜。因此，第一雜質(zhì)結(jié)區(qū)321的一端可以與第一間隔區(qū)391的外側(cè)壁自對(duì)準(zhǔn)，以及第二雜質(zhì)結(jié)區(qū)331的一端可以與第二間隔區(qū)392的外側(cè)壁自對(duì)準(zhǔn)。
[0086]在暴露第一雜質(zhì)結(jié)區(qū)321的頂表面和第二雜質(zhì)結(jié)區(qū)331的頂表面之后，可以分別在暴露的第一雜質(zhì)結(jié)區(qū)321和第二雜質(zhì)結(jié)區(qū)331上形成第一金屬硅化物層329和第二金屬硅化物層339。在暴露第一雜質(zhì)結(jié)區(qū)321的頂表面和第二雜質(zhì)結(jié)區(qū)331的頂表面之前，可以在浮柵312的頂表面上形成第三絕緣層380以防止在形成第一金屬硅化物層329和第二金屬硅化物層339時(shí)浮柵312的硅化。
[0087]參見圖12，可以在包括第一金屬硅化物層329和第二金屬硅化物層339的襯底的整個(gè)表面上形成層間絕緣層370。層間絕緣層370可以由氧化物材料的單絕緣層形成。可替代地，層間絕緣層370可以由包括多個(gè)絕緣層的多層絕緣層形成?？梢詧D案化層間絕緣層370以形成暴露第一金屬硅化物層329的第一接觸孔371、暴露第二金屬硅化物層339的第二接觸孔372以及暴露第三絕緣層380以及第一間隔區(qū)391和第二間隔區(qū)392的第三接觸孔373?？梢允褂醚谀D案(例如，光刻膠圖案)來圖案化層間絕緣層370。
[0088]參見圖13，可以去除通過第三接觸孔373而暴露的第一間隔區(qū)和第二間隔區(qū)(圖12中的391和392)?？梢允褂脻穹涛g工藝來去除第一間隔區(qū)和第二間隔區(qū)(圖12中的391和392)，該濕法刻蝕工藝?yán)糜糜谶x擇性地去除第一間隔區(qū)和第二間隔區(qū)(圖12中的391和392)的材料的刻蝕劑來執(zhí)行。
[0089]例如，如果第二絕緣層360和第三絕緣層380由氧化物層形成，而第一間隔區(qū)391和第二間隔區(qū)392由氮化物層形成，則可以使用磷酸溶液作為刻蝕劑來執(zhí)行用于選擇性地去除第一間隔區(qū)391和第二間隔區(qū)392的濕法刻蝕工藝。結(jié)果，第一間隔區(qū)391和第二間隔區(qū)392被去除以分別提供空白空間373a和空白空間373b。相應(yīng)地，第三接觸孔373可以被擴(kuò)展為包括空間373a和373b。空白空間373a和373b可以暴露保留在浮柵312的側(cè)壁上以及第二溝道區(qū)307和第三溝道區(qū)308上的第二絕緣層360。
[0090]參見圖14，可以形成金屬層以填充第一接觸孔371、第二接觸孔372和第三接觸孔373。結(jié)果，在第三接觸孔373中可以形成第一接觸插塞317，在第一接觸孔371和第二接觸孔372中可以分別形成第二接觸插塞327和第三接觸插塞337。在一些實(shí)施例中，第一接觸插塞317、第二接觸插塞327和第三接觸插塞337可以由同一金屬層(例如，鎢(W)層)形成。在其他一些實(shí)施例中，第一接觸插塞317、第二接觸插塞327和第三接觸插塞337中的每個(gè)可以包括多個(gè)金屬層。
[0091]圖15是圖示根據(jù)一個(gè)實(shí)施例的非易失性存儲(chǔ)單元陣列400的等效電路圖。參見圖15，非易失性存儲(chǔ)單元陣列400可以包括按行和列布置以具有4X3矩陣形式的多個(gè)單位單元。可以根據(jù)實(shí)施例來不同地設(shè)置非易失性存儲(chǔ)單元陣列400的行的數(shù)量和列的數(shù)量。
[0092]在一個(gè)實(shí)施例中，可以任意地限定行和列。例如，雖然在一些實(shí)施例中字線分別設(shè)置在行中，但在其他實(shí)施例中字線可以分別設(shè)置在列中。類似地，雖然在一些實(shí)施例中單個(gè)頁被配置為包括以與字線平行的單個(gè)行布置的單位單元，但在其他實(shí)施例中單個(gè)頁可以被配置為包括以與位線平行的單個(gè)列布置的單位單元。
[0093]非易失性存儲(chǔ)單元陣列400中包括的單位單元中的每個(gè)單位單元可以與參照?qǐng)D1描述的單位單元100具有相同的配置。例如，位于第一行與第一列的交叉點(diǎn)處的單位單元400-11可以包括電荷儲(chǔ)存元件410-11、第一選擇晶體管420-11和第二選擇晶體管430-11。
[0094]電荷儲(chǔ)存元件410-11可以具有連接至第一字線WLl的控制柵極端子411-11和連接至第一基體偏置線BBLl的基體端子412-11。第一選擇晶體管420-11可以具有連接至第一字線WLl的第一選擇柵極端子421-11和連接至第一位線BLl的第一雜質(zhì)結(jié)區(qū)端子423-11。第二選擇晶體管430-11可以具有連接至第一字線WLl的第二選擇柵極端子431-11和連接至源極線SL的第二雜質(zhì)結(jié)區(qū)端子433-11。
[0095]位于第一行與第二列的交叉點(diǎn)處的單位單元400-12可以與單位單元400-11共享第一字線WLl。單位單元400-12可以包括電荷儲(chǔ)存元件410-12、第一選擇晶體管420-12和第二選擇晶體管430-12。位于第二行與第一列的交叉點(diǎn)處的單位單元400-21可以與單位單元400-11共享第一位線BLl和第一基體偏置線BBLl。
[0096]單位單元400-21可以包括電荷儲(chǔ)存元件410-21、第一選擇晶體管420-21和第二選擇晶體管430-21。位于第二行與第二列的交叉點(diǎn)處的單位單元400-22不與單位單元400-11共享第一字線WLl、第一位線BLl和第一基體偏置線BBLl中的任何一個(gè)。單位單元400-22可以包括電荷儲(chǔ)存元件410-22、第一選擇晶體管420-22和第二選擇晶體管430-22。
[0097]布置在第一行中的單位單元400-11、單位單元400-12和單位單元400-13可以彼此共享第一字線WLl。布置在第二行中的單位單元400-21、單位單元400-22和單位單元400-23可以彼此共享第二字線WL2。布置在第三行中的單位單元400-31、單位單元400-32和單位單元400-33可以彼此共享第三字線WL3。布置在第四行中的單位單元400-41、單位單元400-42和單位單元400-43可以彼此共享第四字線WL4。
[0098]布置在第一列中的單位單元400-11、400-21、400-31和400-41可以彼此共享第一位線BLl和第一基體偏置線BBL1。布置在第二列中的單位單元400-12、400-22、400-32和400-42可以彼此共享第二位線BL2和第二基體偏置線BBL2。布置在第三列中的單位單元400-13、400-23、400-33和400-43可以彼此共享第三位線BL3和第三基體偏置線BBL3。所有單位單元都可以彼此共享源極線SL。
[0099]這里，N是奇數(shù)。位于第N行與預(yù)定列的交叉點(diǎn)處的第一單位單元的第二雜質(zhì)結(jié)端子可以直接連接至位于第(N+1)行與該預(yù)定列的交叉點(diǎn)處的第二單位單元的第二雜質(zhì)結(jié)端子，且第一單位單元的第二雜質(zhì)結(jié)端子和第二單位單元的第二雜質(zhì)結(jié)端子可以連接至源極線SL。因此，第一單位單元與第二單位單元可以關(guān)于它們連接至源極線SL的公共接觸點(diǎn)對(duì)稱地布置。例如，位于第一行與第一列的交叉點(diǎn)處的單位單元400-11的第二雜質(zhì)結(jié)端子433-11可以連接至位于第二行與第一列的交叉點(diǎn)處的單位單元400-21的第二雜質(zhì)結(jié)端子433-21。單位單元400-11與400-21可以關(guān)于它們連接至源極線SL的接觸點(diǎn)對(duì)稱。
[0100]此外，位于第N行與預(yù)定列的交叉點(diǎn)處的第一單位單元的第一雜質(zhì)結(jié)端子可以直接連接至位于第(N-1)行與該預(yù)定列的交叉點(diǎn)處的第三單位單元的第一雜質(zhì)結(jié)端子，且第一單位單元的第一雜質(zhì)結(jié)端子和第三單位單元的第一雜質(zhì)結(jié)端子可以連接至位線BLl?BL3中的一個(gè)位線。因此，第一單位單元與第三單位單元可以被布置為關(guān)于它們連接至位線BLl?BL3中的一個(gè)位線的接觸點(diǎn)對(duì)稱。
[0101]例如，位于第三行與第一列的交叉點(diǎn)處的單位單元400-31的第一雜質(zhì)結(jié)端子423-31可以連接至位于第二行與第一列的交叉點(diǎn)處的單位單元400-21的第一雜質(zhì)結(jié)端子423-21，且單位單元400-31與400-21可以關(guān)于它們連接至第一位線BLl的接觸點(diǎn)對(duì)稱。
[0102]圖16是圖示對(duì)圖15中示出的非易失性存儲(chǔ)單元陣列400的編程操作的等效電路圖。在圖16中，與圖15中所使用的附圖標(biāo)記或字符相同的附圖標(biāo)記或字符表示相同的元件。將結(jié)合在其中位于第一行與第一列的交叉點(diǎn)處的單位單元400-11(在下文中被稱作選中單位單元)被選擇性地編程的示例來描述圖16中示出的編程操作?？梢詫D16中示出的編程操作同等地應(yīng)用到對(duì)其他單位單元中的任何一個(gè)編程的方法。
[0103]參見圖16，正編程電壓+Vpp可以被施加到連接至選中單位單元400-11的第一字線WLl，而剩余字線WL2、WL3和WL4可以接地。連接至選中單位單元400-11的第一位線BLl和第一基體偏置線BBLl也可以接地，以及正編程位線電壓+Vpbl可以被施加至剩余的位線BL2和BL3。此外，正編程基體電壓+Vpbbl可以被施加至剩余的基體偏置線BBL2和BBL3，且源極線SL可以浮置。
[0104]正編程電壓+Vpp可以具有能夠引起F-N隧穿現(xiàn)象的電壓電平，F(xiàn)-N隧穿現(xiàn)象為電荷儲(chǔ)存元件410-11的接地基體中的電子由于通過正編程電壓+Vpp在電荷儲(chǔ)存元件410-11的浮柵處誘導(dǎo)出的耦合電壓而被注入至電荷儲(chǔ)存元件410-11的浮柵中。正編程基體電壓+Vpbbl可以比通過正編程電壓+Vpp而在電荷儲(chǔ)存元件410-11的浮柵處誘導(dǎo)出的耦合電壓低。正編程基體電壓+Vpbbl可以被設(shè)置為使得具有正編程基體電壓+Vpbbl的基體中的電子不會(huì)通過F-N隧穿機(jī)制而被注入至具有耦合電壓的浮柵中。
[0105]圖17是圖示對(duì)圖16中示出的非易失性存儲(chǔ)單元陣列400的選中單位單元400-11的編程操作的剖視圖。如圖17中所示，正編程電壓+Vpp可以通過第一字線WLl而被施加至選中單位單元400-11的第一接觸插塞417-11，而選中單位單元400-11的基體402-11可以接地。如圖17中所示，在電荷儲(chǔ)存元件410-11的浮柵412-11處可以誘導(dǎo)出特定的耦合電壓，且在誘導(dǎo)出耦合電壓的浮柵412-11與被施加了接地電壓的基體402-11之間可以產(chǎn)生垂直電場。如箭頭所指示，由于在浮柵412-11與基體402-11之間產(chǎn)生的垂直電場，因此基體402-11中的電子可以通過F-N隧穿機(jī)制而穿過隧穿絕緣層411-11注入至浮柵412-11中。結(jié)果，選中單位單兀400-11可以被編程。
[0106]當(dāng)選中單位單元400-11被編程時(shí)，可以由于施加至第一字線WLl的正編程電壓+Vpp而在第一選擇晶體管420-11和第二選擇晶體管430-11的每個(gè)中形成溝道反型層。然而，在第一選擇晶體管420-11和第二選擇晶體管430-11中形成的溝道反型層不影響對(duì)選中單位單元400-11 (即，電荷儲(chǔ)存元件410-11)的編程操作。
[0107]圖18是圖示對(duì)與圖16中示出的非易失性存儲(chǔ)單元陣列400的選中單位單元400-11共享第一字線WLl的未選中單位單元400-12的編程禁止操作的剖視圖。如圖18中所示，在與選中單位單元400-11共享第一字線WLl的未選中單位單元400-12中，正編程電壓+Vpp可以通過第一字線WLl而被施加至未選中單位單元400-12的第一接觸插塞417-12。相應(yīng)地，在未選中單位單元400-12的電荷儲(chǔ)存元件410-12的浮柵412-12處可以誘導(dǎo)出特定的親合電壓。在誘導(dǎo)出耦合電壓的浮柵412-12與被施加了正編程基體電壓+Vpbbl的基體402-12之間可以產(chǎn)生垂直電場。
[0108]如參照?qǐng)D16所述，正編程基體電壓+Vpbbl具有不引起F-N隧穿現(xiàn)象使得基體402-12中的電子被注入至浮柵412-12中的電壓電平。因此，當(dāng)選中單位單元400-11被編程時(shí)，基體402-12中的電子不會(huì)通過F-N隧穿機(jī)制而穿過隧穿絕緣層411-12注入至電荷儲(chǔ)存元件410-12 的浮柵 412-12 中。
[0109]結(jié)果，未選中單位單元400-12的編程操作可以被禁止。當(dāng)選中單位單元400-11被編程時(shí)，可以由于被施加至第一字線WLl的正編程電壓+Vpp而在第一選擇晶體管420-12和第二選擇晶體管430-12的每個(gè)中形成溝道反型層。然而，由于在未選中單位單元400-12中因具有與被施加至第二位線BL2的正編程位線電壓+Vpbl基本上相同的電壓電平的正編程基體電壓+Vpbbl而出現(xiàn)編程禁止操作，因此形成在第一選擇晶體管420-12和第二選擇晶體管430-12中的溝道反型層不影響對(duì)選中單位單元400-11的編程操作。也可以通過與對(duì)未選中單位單元400-12的編程禁止操作相同的機(jī)制來禁止對(duì)與選中單位單元400-11共享第一字線WLl的剩余未選中單位單元的編程操作。
[0110]圖19是圖示對(duì)與圖16中示出的非易失性存儲(chǔ)單元陣列400的選中單位單元400-11共享第一位線BLl和第一基體偏置線BBLl的未選中單位單元400-21的編程禁止操作的剖視圖。如圖19中所示，在與選中單位單元400-11共享第一位線BLl和第一基體偏置線BBLl的未選中單位單元400-21中，接地電壓可以通過第二字線WL2而被施加至未選中單位單元400-21的第一接觸插塞417-21。連接至第一基體偏置線BBLl的基體402-21也可以接地。
[0111]在此偏置條件下，在未選中單位單元400-21的電荷儲(chǔ)存元件410-21的浮柵412-21處可以誘導(dǎo)出接地電壓。即，在浮柵412-21與基體402-21之間不建立垂直電場。因此，當(dāng)選中單位單元400-11被編程時(shí)，基體402-21中的電子不會(huì)通過F-N隧穿機(jī)制而穿過隧穿絕緣層411-21注入至浮柵412-21中。結(jié)果，可以禁止對(duì)未選中單位單元400-21的編程操作。
[0112]當(dāng)選中單位單元400-11被編程時(shí)，未選中單位單元400-21的第一選擇晶體管420-21和第二選擇晶體管430-21可以由于被施加至第二字線WL2的接地電壓而關(guān)斷。也可以通過與對(duì)未選中單位單元400-21的編程禁止操作相同的機(jī)制來禁止對(duì)與選中單位單元400-11共享第一位線BLl和第一基體偏置線BBLl的剩余未選中單位單元的編程操作。
[0113]圖20是圖示對(duì)不與圖16中示出的非易失性存儲(chǔ)單元陣列400的選中單位單元400-11共享任何字線、任何位線和任何基體偏置線的未選中單位單元400-22的編程禁止操作的剖視圖。如圖20中所示，在不與選中單位單元400-11共享任何字線、任何位線和任何基體偏置線的未選中單位單元400-22中，接地電壓可以通過第二字線WL2而被施加至未選中單位單元400-22的第一接觸插塞417-22，以及正編程基體電壓+Vpbbl可以被施加到連接至第二基體偏置線BBL2的基體402-22。如果未選中單位單元400-22的電荷儲(chǔ)存元件410-22具有接近I的高耦合比，則在電荷儲(chǔ)存元件410-22的浮柵412-22處可以誘導(dǎo)出接近接地電壓的耦合電壓。在誘導(dǎo)出接近接地電壓的耦合電壓的浮柵412-22與被施加了正編程基體電壓+Vpbbl的基體402-22之間可以產(chǎn)生垂直電場。
[0114]如參照?qǐng)D16所述，正編程基體電壓+Vpbbl具有不引起F-N隧穿現(xiàn)象使得基體402-22中的電子被注入至浮柵412-22中的電壓電平。因此，當(dāng)選中單位單元400-11被編程時(shí)，基體402-22中的電子不會(huì)通過F-N隧穿機(jī)制而穿過隧穿絕緣層411-22注入至浮柵412-22中。結(jié)果，可以禁止對(duì)未選中單位單元400-22的編程操作。
[0115]當(dāng)選中單位單元400-11被編程時(shí)，未選中單位單元400-22的第一選擇晶體管420-22和第二選擇晶體管430-22可以由于施加至第二字線WL2的接地電壓而關(guān)斷。通過與對(duì)未選中單位單元400-22的編程禁止操作相同的機(jī)制也可以禁止對(duì)不與選中單位單元400-11共享任何字線、任何位線和任何基體偏置線的剩余未選中單位單元的編程操作。
[0116]圖21是圖示對(duì)圖15中所示的非易失性存儲(chǔ)單元陣列400的擦除操作的等效電路圖。在圖21中，與圖15中使用的附圖標(biāo)記或字符相同的附圖標(biāo)記或字符表示相同的元件。可以執(zhí)行圖21中示出的擦除操作以選擇性地擦除非易失性存儲(chǔ)單元陣列400的單位單元中的僅一些單位單元。例如，可以執(zhí)行圖21中示出的擦除操作以逐頁來擦除非易失性存儲(chǔ)單元陣列400。彼此共享位線和基體偏置線的多個(gè)單位單元可以定義單個(gè)頁，并且可以以頁為單位來執(zhí)行擦除操作。在一個(gè)實(shí)施例中，可以執(zhí)行擦除操作以一次僅擦除單個(gè)頁。參見以下將描述的圖23。在另一個(gè)實(shí)施例中，可以執(zhí)行擦除操作以一次擦除多個(gè)頁。參見以下將描述的圖24和圖25。
[0117]參見圖21，為了擦除諸如被布置在第一列中、彼此共享第一位線BLl和第一基體偏置線BBLl的單位單元400-11、400-21、400-31和400-41的多個(gè)單位單元，可以將所有的字線WLl?WL4接地，且可以浮置所有的位線BLl?BL3和源極線SL?？梢詫⒄脸妷?Vee施加到連接至將被擦除的選中頁的第一基體偏置線BBLl，且可以將剩余基體偏置線BBL2和BBL3接地。
[0118]圖22是圖示對(duì)圖21中示出的非易失性存儲(chǔ)單元陣列400的選中頁中包括的選中單位單元400-11的擦除操作的剖視圖。參見圖22，接地電壓可以通過第一字線WLl而被施加至選中頁的選中單位單元400-11的第一接觸插塞417-11，而正擦除電壓+Vee可以通過第一基體偏置線BBLl而被施加至選中單位單元400-11的基體402-11。
[0119]因此，在電荷儲(chǔ)存元件410-11的浮柵412-11處可以誘導(dǎo)出接地電壓與正擦除電壓+Vee之間的特定的耦合電壓，并且在誘導(dǎo)出耦合電壓的浮柵412-11與被施加了正擦除電壓+Vee的基體402-11之間可以產(chǎn)生垂直電場。由于在浮柵412-11與基體402-11之間產(chǎn)生的垂直電場，因此浮柵412-11中的電子可以通過F-N隧穿機(jī)制而穿過隧穿絕緣層411-11注入至基體402-11中，如箭頭所指示。
[0120]結(jié)果，選中單位單元400-11可以被擦除。當(dāng)選中單位單元400-11被擦除時(shí)，由于第一字線WLl接地，因此第一選擇晶體管420-11和第二選擇晶體管430-11可以關(guān)斷。通過與對(duì)選中單位單元400-11的擦除操作相同的機(jī)制也可以擦除選中頁中包括的剩余選中單位單元(g卩，單位單元400-21、400-31 和400-41)。
[0121]圖23是圖示圖21中示出的對(duì)非易失性存儲(chǔ)單元陣列400的未選中單位單元400-12的擦除禁止操作的剖視圖。參見圖23，接地電壓可以通過第一字線WLl而被施加至未選中頁中包括的未選中單位單元400-12的第一接觸插塞417-12，且接地電壓也可以通過第二基體偏置線BBL2而被施加至未選中單位單元400-12的基體402-12。
[0122]因此，在電荷儲(chǔ)存元件410-12的浮柵412-12處可以誘導(dǎo)出特定的耦合電壓(S卩，接地電壓)，且在誘導(dǎo)出接地電壓的浮柵412-12與被施加了接地電壓的基體402-12之間不能產(chǎn)生垂直電場。相應(yīng)地，當(dāng)包括選中單位單元400-11的選中頁被擦除時(shí)，浮柵412-12中的電子不會(huì)通過F-N隧穿機(jī)制而穿過隧穿絕緣層411-12注入至基體402-12中。
[0123]結(jié)果，對(duì)未選中單位單元400-12的擦除操作可以被禁止。當(dāng)包括選中單位單元400-11的選中頁被擦除時(shí)，未選中單位單元400-12的第一選擇晶體管420-12和第二選擇晶體管430-12可以由于被施加至第一字線WLl的接地電壓而關(guān)斷。通過與對(duì)未選中單元400-12的擦除禁止操作相同的機(jī)制也可以禁止對(duì)未選中頁中包括的剩余未選中單位單元的擦除操作。
[0124]圖24是圖示對(duì)圖15中示出的非易失性存儲(chǔ)單元陣列400的另一擦除操作的等效電路圖。在圖24中，與圖15中所使用的附圖標(biāo)記或字符相同的附圖標(biāo)記或字符表示相同的元件?？梢詧?zhí)行圖24中示出的擦除操作以同時(shí)地擦除非易失性存儲(chǔ)單元陣列400中包括的多個(gè)頁。
[0125]參見圖24，擦除操作示出了用于擦除諸如被布置在第一列中、彼此共享第一位線BLl和第一基體偏置線BBLl的單位單元400-11、400-21、400-31和400-41的單位單元以及諸如被布置在第三列中、彼此共享第三位線BL3和第三基體偏置線BBL3的單位單元400-13、400-23、400-33和400-43的單位單元的示例。具體地，所有的字線WLl?WL4都可以接地，而所有的位線BLl?BL3和源極線SL都可以浮置。正擦除電壓+Vee可以被施加到連接至要被擦除的選中頁的第一基體偏置線BBLl和第三基體偏置線BBL3，而剩余的基體偏置線BBL2可以接地。
[0126]在以上的偏置條件下，由于字線WLl?WL4接地且正擦除電壓+Vee被施加至第一基體偏置線BBLl和第三基體偏置線BBL3，因此可以通過與參照?qǐng)D22描述的機(jī)制相同的機(jī)制來同時(shí)擦除布置在第一列和第三列中的單位單元400-11、400-21、400-31、400-41、400-13、400-23、400-33和400-43。與此相反，由于所有的字線WLl?WL4和第二基體偏置線BBL2接地，因此不能通過與參照?qǐng)D23描述的機(jī)制相同的機(jī)制來擦除布置在第二列中的單位單元400-12、400-22、400-32和400-42。
[0127]圖25是圖示對(duì)圖15中示出的非易失性存儲(chǔ)單元陣列400的又一擦除操作的等效電路圖。在圖25中，與圖15中所使用的附圖標(biāo)記或字符相同的附圖標(biāo)記或字符表示相同的元件。可以執(zhí)行圖25中示出的擦除操作以同時(shí)擦除非易失性存儲(chǔ)單元陣列400中包括的所有頁。
[0128]參見圖25，所有的字線WLl?WL4都可以接地，且所有的位線BLl?BL3和源極線SL都可以浮置。此外，正擦除電壓+Vee可以被施加到所有的第一基體偏置線至第三基體偏置線BBL1、BBL2和BBL3。在以上的偏置條件下，由于所有的字線WLl?WL4都接地且正擦除電壓+Vee被施加至所有的基體偏置線BBLl?BBL3，因此通過與參照?qǐng)D22描述的機(jī)制相同的機(jī)制可以同時(shí)擦除所有的單位單元400-11、400-21、400-31、400-41、400-12、400-22、400-32、400-42、400-13、400-23、400-33和400-43。
[0129]圖26是圖示對(duì)圖15中所示的非易失性存儲(chǔ)單元陣列400的讀取操作的等效電路圖。在圖26中，與圖15中所使用的附圖標(biāo)記或字符相同的附圖標(biāo)記或字符表示相同的元件。將結(jié)合在其中選擇性地讀取儲(chǔ)存在位于第一行與第一列的交叉點(diǎn)處的單位單元400-11(在下文中被稱作選中單位單元)中的數(shù)據(jù)的示例來描述圖26中示出的讀取操作。圖26中所示的讀取操作可以同等地應(yīng)用到讀取其他單位單元的方法。
[0130]參見圖26，正讀取電壓+Vread可以被施加到連接至選中單位單元400_11的第一字線WLl，而剩余的字線WL2、WL3和WL4可以接地。正讀取位線電壓+Vrbl可以被施加到連接至選中單位單元400-11的第一位線BLl，而剩余的位線BL2和BL3可以接地。
[0131]此外，所有的基體偏置線BBLl?BBL3和源極線SL可以接地。正讀取電壓+Vread可以被設(shè)置為具有在處于擦除過狀態(tài)的單位單元的電荷儲(chǔ)存元件的閾值電壓與處于編程過狀態(tài)的單位單元的電荷儲(chǔ)存元件的閾值電壓之間的電壓電平。此外，正讀取電壓+Vread可以被設(shè)置為具有能夠?qū)總€(gè)單位單元的第一選擇晶體管和第二選擇晶體管的電壓電平。即，正讀取電壓+Vread可以被設(shè)置為具有比第一選擇晶體管的閾值電壓和第二選擇晶體管的閾值電壓高的電壓電平。
[0132]圖27是圖示對(duì)圖26中所示的非易失性存儲(chǔ)單元陣列400的被選中且被編程的單位單元400-11的讀取操作的剖視圖。如圖27中所示，正讀取電壓+Vread可以通過第一字線WLl而被施加至選中單位單元400-11的第一接觸插塞417-11，而選中單位單元400-11的基體402-11可以接地。因此，在第一選擇晶體管420-11的溝道區(qū)中可以形成N型區(qū)的第一溝道反型層501-11，以及在第二選擇晶體管430-11的溝道區(qū)中可以形成N型區(qū)的第二溝道反型層502-11。此外，在電荷儲(chǔ)存元件410-11的浮柵412-11處可以誘導(dǎo)出特定的耦合電壓。
[0133]電荷儲(chǔ)存元件410-11的溝道區(qū)中溝道反型層的形成可以取決于在浮柵412-11處是否誘導(dǎo)出耦合電壓。如果電荷儲(chǔ)存元件410-11處于編程過狀態(tài)且具有比正讀取電壓+Vread高的閾值電壓，則即使正讀取電壓+Vread被施加至第一字線WLl，在電荷儲(chǔ)存元件410-11的溝道區(qū)中也不形成溝道反型層。相應(yīng)地，在第一溝道反型層501-11與第二溝道反型層502-11之間無電流路徑形成。
[0134]在這種情況下，即使在第一溝道反型層501-11與第二溝道反型層502-11之間通過被施加至第一位線BLl的正讀取位線電壓+Vrbl和被施加至源極線SL的接地電壓來產(chǎn)生水平電場，也無電流從第一溝道反型層501-11流向第二溝道反型層502-11。結(jié)果，無電流流經(jīng)第一位線BLl。因此，選中單位單元400-11可以被確定為處于編程過狀態(tài)的單位單元。
[0135]圖28是圖示對(duì)圖26中所示的非易失性存儲(chǔ)單元陣列400的被選中且被擦除的單位單元400-11的讀取操作的剖視圖。如圖28中所示，如果選中單位單元400-11處于擦除過狀態(tài)且具有比正讀取電壓+Vread低的閾值電壓，則當(dāng)正讀取電壓+Vread被施加至第一字線WLl時(shí)，在電荷儲(chǔ)存元件410-11的溝道區(qū)中可以形成第三溝道反型層503-11。因此，在第一雜質(zhì)結(jié)區(qū)421-11與第二雜質(zhì)結(jié)區(qū)431-11之間可以形成由第一溝道反型層501-11、第二溝道反型層502-11和第三溝道反型層503-11組成的電流路徑。
[0136]在這種情況下，如果正讀取位線電壓+Vrbl被施加至第一位線BLl且接地電壓被施加至源極線SL，則電流可以從第一雜質(zhì)結(jié)區(qū)421-11流向第二雜質(zhì)結(jié)區(qū)431-11。即，電流可以流經(jīng)第一位線BLl。因此，選中單位單元400-11可以被確定為處于擦除過狀態(tài)的單位單元。
[0137]圖29是圖示在對(duì)選中單位單元400-11的讀取操作期間對(duì)與圖26中所示的非易失性存儲(chǔ)單元陣列400的選中單位單元400-11共享第一位線BLl的未選中單位單元400-21的操作的剖視圖。參見圖29，在與選中單位單元400-11共享第一位線BLl的未選中單位單元400-21中，由于第二字線WL2接地，因此無論未選中單位單元400-21是被編程還是被擦除，在電荷儲(chǔ)存元件410-21、第一選擇晶體管420-21和第二選擇晶體管430-21中都不形成溝道反型層。
[0138]因此，即使在第一雜質(zhì)結(jié)區(qū)421-21與第二雜質(zhì)結(jié)區(qū)431-21之間通過被施加至第一位線BLl的正讀取位線電壓+Vrbl和被施加至源極選擇線SL的接地電壓而產(chǎn)生水平電場，也無電流從第一雜質(zhì)結(jié)區(qū)421-21流向第二雜質(zhì)結(jié)區(qū)431-21。相應(yīng)地，無論未選中單位單元400-21是被編程還是被擦除，都可以通過感測流經(jīng)第一位線BLl的電流來正確地執(zhí)行對(duì)選中單位單元400-11的讀取操作。
[0139]圖30是圖示在對(duì)選中單位單元400-11的讀取操作期間對(duì)與圖26中所示的非易失性存儲(chǔ)單元陣列400的選中單位單元400-11共享第一位線BLl的未選中且被過度擦除的單位單元400-21的操作的剖視圖。參見圖30，假如未選中單位單元400-21處于經(jīng)過度擦除狀態(tài)且具有負(fù)的閾值電壓，則當(dāng)?shù)诙志€WL2接地時(shí)，在電荷儲(chǔ)存元件410-21中可以形成第三溝道反型層503-21。
[0140]然而，由于共同地耦接至第一選擇晶體管420-21和第二選擇晶體管430-21的字線WL2接地，因此在第一選擇晶體管420-21和第二選擇晶體管430-21中不形成溝道反型層。在此偏置條件下，第一選擇晶體管420-21和第二選擇晶體管430-21關(guān)斷。參見圖6。因此，即使在第一雜質(zhì)結(jié)區(qū)421-21與第二雜質(zhì)結(jié)區(qū)431-21之間通過被施加至第一位線BLl的正讀取位線電壓+Vrbl和被施加至源極線SL的接地電壓而產(chǎn)生水平電場，也無電流從第一雜質(zhì)結(jié)區(qū)421-21流向第二雜質(zhì)結(jié)區(qū)431-21。相應(yīng)地，即使未選中單位單元400-21被過度擦除，也可以通過感測流經(jīng)第一位線BLl的電流來正確地執(zhí)行對(duì)選中單位單元400-11的讀取操作。
[0141]圖31是圖示根據(jù)一個(gè)實(shí)施例的非易失性存儲(chǔ)單元陣列600的布局圖。參見圖31，非易失性存儲(chǔ)單元陣列600可以包括位于多個(gè)行與多個(gè)列的交叉點(diǎn)處的多個(gè)單位單元。非易失性存儲(chǔ)單元陣列600可以包括在第一方向上設(shè)置的多個(gè)有源區(qū)，例如，第一有源區(qū)至第三有源區(qū)605-1、605-2和605-3。第一有源區(qū)至第三有源區(qū)605-1、605-2和605-3可以在與第一方向相交的第二方向上彼此間隔開。
[0142]第一有源區(qū)至第三有源區(qū)605-1、605-2和605-3可以通過隔離區(qū)來限定。第一有源區(qū)605-1可以被具有P型導(dǎo)電性的第一基體602-1圍繞。第二有源區(qū)605-2可以被具有P型導(dǎo)電性的第二基體602-2圍繞。第三有源區(qū)605-3可以被具有P型導(dǎo)電性的第三基體602-3圍繞。在一些實(shí)施例中，第一基體602-1、第二基體602-2和第三基體602-3中的每個(gè)可以對(duì)應(yīng)于阱區(qū)。第一有源區(qū)605-1、第二有源區(qū)605-2和第三有源區(qū)605-3可以分別按行來設(shè)置。例如，第一有源區(qū)605-1、第二有源區(qū)605-2和第三有源區(qū)605-3可以分別被設(shè)置在第一行、第二行和第三行中。行的數(shù)量以及布置在每個(gè)行中的單位單元的數(shù)量可以根據(jù)實(shí)施例變化。
[0143]多個(gè)浮柵612-11、612-12、612-13和612-14可以在第一方向上布置在第一有源區(qū)605-1上。雖然在圖31中未示出，但在第一有源區(qū)605-1與浮柵612-11、612-12、612-13和612-14的每個(gè)浮柵之間可以設(shè)置隧穿絕緣層。
[0144]多個(gè)浮柵612-21、612-22、612-23和612-24可以布置在沿第一方向延伸的第二有源區(qū)605-2上。雖然在圖31中未示出，但可以在第二有源區(qū)605-2與浮柵612-21、612-22、612-23和612-24的每個(gè)浮柵之間設(shè)置隧穿絕緣層。多個(gè)浮柵612-31、612-32、612-33和612-34可以布置在沿第一方向延伸的第三有源區(qū)605-3上。雖然在圖31中未示出，但可以在第三有源區(qū)605-3與浮柵612-31、612-32、612-33和612-34的每個(gè)浮柵之間設(shè)置隧穿絕緣層。
[0145]多個(gè)第一接觸插塞617-1、617-2、617-3和617-4可以被設(shè)置為覆蓋浮柵612-11?612-31、612-12 ?612-32、612-13 ?612-33 和 612-14 ?612-34，且可以在第二方向上延伸。第一接觸插塞617-1、617-2、617-3和617-4可以覆蓋有源區(qū)的鄰近于浮柵兩側(cè)的部分。第一接觸插塞617-1、617-2、617-3和617-4可以在第一方向上彼此間隔開。
[0146]第一接觸插塞617-1、617-2、617-3和617-4可以分別被設(shè)置在非易失性存儲(chǔ)單元陣列600的第一列、第二列、第三列和第四列中。被設(shè)置在第一列中的第一接觸插塞617-1可以與浮柵612-11、612-21和612-31重疊。在第一接觸插塞617-1與浮柵612-11、612-21和612-31的每個(gè)浮柵之間可以設(shè)置絕緣層(未示出)。在第一接觸插塞617-1與鄰近于浮柵612-11、612-21和612-31的兩側(cè)的有源區(qū)605-1、605-2和605-3之間可以設(shè)置柵極絕緣層(未示出)。
[0147]被設(shè)置在第二列中的第一接觸插塞617-2可以與浮柵612-12、612-22和612-32重疊。在第一接觸插塞617-2與浮柵612-12、612-22和612-32的每個(gè)浮柵之間可以設(shè)置絕緣層。在第一接觸插塞617-2與鄰近于浮柵612-12、612-22和612-32的兩側(cè)的有源區(qū)605-1、605-2和605-3之間可以設(shè)置柵極絕緣層。
[0148]被設(shè)置在第三列中的第一接觸插塞617-3可以與浮柵612-13、612-23和612-33重疊。在第一接觸插塞617-3與浮柵612-13、612-23和612-33的每個(gè)浮柵之間可以設(shè)置絕緣層。在第一接觸插塞617-3與鄰近于浮柵612-13、612-23和612-33的兩側(cè)的有源區(qū)605-1、605-2和605-3之間可以設(shè)置柵極絕緣層。
[0149]被設(shè)置在第四列中的第一接觸插塞617-4可以與浮柵612-14、612-24和612-34重疊。在第一接觸插塞617-4與浮柵612-14、614-24和614-34的每個(gè)浮柵之間可以設(shè)置絕緣層。在第一接觸插塞617-4與鄰近于浮柵612-14、612-24和612-34的兩側(cè)的有源區(qū)605-1、605-2和605-3之間可以設(shè)置柵極絕緣層。
[0150]具有N型導(dǎo)電性的第一雜質(zhì)結(jié)區(qū)622-1和具有N型導(dǎo)電性的第二雜質(zhì)結(jié)區(qū)632-1可以分別被設(shè)置在第一有源區(qū)605-1的鄰近于第一接觸插塞617-1、617-2、617-3和617-4中的每個(gè)的兩側(cè)的部分中。第二接觸插塞627-1可以被設(shè)置在第一雜質(zhì)結(jié)區(qū)622-1的每個(gè)上，而第三接觸插塞637-1可以被設(shè)置在第二雜質(zhì)結(jié)區(qū)632-1的每個(gè)上。
[0151]具有N型導(dǎo)電性的第一雜質(zhì)結(jié)區(qū)622-2和具有N型導(dǎo)電性的第二雜質(zhì)結(jié)區(qū)632-2可以分別被設(shè)置在第二有源區(qū)605-2的鄰近于第一接觸插塞617-1、617-2、617-3和617-4中的每個(gè)的兩側(cè)的部分中。第二接觸插塞627-2可以被設(shè)置在第一雜質(zhì)結(jié)區(qū)622-2的每個(gè)上，而第三接觸插塞637-2可以被設(shè)置在第二雜質(zhì)結(jié)區(qū)632-2的每個(gè)上。具有N型導(dǎo)電性的第一雜質(zhì)結(jié)區(qū)622-3和具有N型導(dǎo)電性的第二雜質(zhì)結(jié)區(qū)632-3可以分別被設(shè)置在第三有源區(qū)605-3的鄰近于第一接觸插塞617-1、617-2、617-3和617-4中的每個(gè)的兩側(cè)的部分中。第二接觸插塞627-3可以被設(shè)置在第一雜質(zhì)結(jié)區(qū)622-3的每個(gè)上，而第三接觸插塞637-3可以被設(shè)置在第二雜質(zhì)結(jié)區(qū)632-3的每個(gè)上。
[0152]第一接觸插塞617-1、617-2、617-3和617-4可以分別電連接至第一字線WLl、第二字線WL2、第三字線WL3和第四字線WL4。被設(shè)置在第一行中的第二接觸插塞627-1可以連接至第一位線BL1。被設(shè)置在第二行中的第二接觸插塞627-2可以連接至第二位線BL2。被設(shè)置在第三行中的第二接觸插塞627-3可以連接至第三位線BL3。所有的第三接觸插塞637-1、637-2和637-3都可以連接至單個(gè)源極線SL。第一基體602-1可以通過第四接觸插塞647-1電連接至第一基體偏置線BBLl。第二基體602-2可以通過第四接觸插塞647-2電連接至第二基體偏置線BBL2。第三基體602-3可以通過第四接觸插塞647-3電連接至第三基體偏置線BBL3。
[0153]以上出于說明的目的已經(jīng)描述了本公開的實(shí)施例。
【主權(quán)項(xiàng)】
1.一種非易失性存儲(chǔ)器件，包括: 電荷儲(chǔ)存元件，具有MOS電容器結(jié)構(gòu)，且包括連接至字線的控制柵極端子和連接至基體偏置線的基體端子； 第一半MOS晶體管，具有連接至所述字線的第一選擇柵極端子和連接至位線的第一雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子;以及 第二半MOS晶體管，具有連接至所述字線的第二選擇柵極端子和連接至源極線的第二雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子， 其中，電荷儲(chǔ)存元件耦接在第一半MOS晶體管與第二半MOS晶體管之間，使得第一半MOS晶體管、電荷儲(chǔ)存元件以及第二半MOS晶體管串聯(lián)連接。2.如權(quán)利要求1所述的非易失性存儲(chǔ)器件，其中，第一雜質(zhì)結(jié)端子被設(shè)置在電荷儲(chǔ)存元件的第一側(cè)處。3.如權(quán)利要求1所述的非易失性存儲(chǔ)器件，其中，第二雜質(zhì)結(jié)端子被設(shè)置在電荷儲(chǔ)存元件的第二側(cè)處。4.如權(quán)利要求1所述的非易失性存儲(chǔ)器件，其中，電荷儲(chǔ)存元件、第一半MOS晶體管和第二半MOS晶體管中的每個(gè)具有N溝道MOS結(jié)構(gòu)。5.—種非易失性存儲(chǔ)器件，包括: 基體，具有第一溝道區(qū)、第二溝道區(qū)和第三溝道區(qū)，其中，第一溝道區(qū)被設(shè)置在第二溝道區(qū)與第三溝道區(qū)之間； 第一雜質(zhì)結(jié)區(qū)，被設(shè)置在基體的上部區(qū)域中，其中，第二溝道區(qū)被設(shè)置在第一溝道區(qū)與第一雜質(zhì)結(jié)區(qū)之間； 第二雜質(zhì)結(jié)區(qū)，被設(shè)置在基體的上部區(qū)域中，其中，第三溝道區(qū)被設(shè)置在第一溝道區(qū)與第二雜質(zhì)結(jié)區(qū)之間； 隧穿絕緣層和浮柵，所述隧穿絕緣層和所述浮柵順序地層疊在第一溝道區(qū)之上； 絕緣層，覆蓋浮柵的側(cè)壁和頂表面，并在第二溝道區(qū)和第三溝道區(qū)之上延伸； 層間絕緣層，被設(shè)置在第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)以及絕緣層之上； 第一接觸插塞，被設(shè)置在層間絕緣層中，且從浮柵之上延伸到第二溝道區(qū)和第三溝道區(qū)之上；以及 第二接觸插塞和第三接觸插塞，所述第二接觸插塞和所述第三接觸插塞穿透層間絕緣層，且分別耦接至第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)。6.如權(quán)利要求5所述的非易失性存儲(chǔ)器件， 其中，基體具有P型導(dǎo)電性；以及 其中，第一雜質(zhì)結(jié)區(qū)和第二雜質(zhì)結(jié)區(qū)中的每個(gè)具有N型導(dǎo)電性。7.如權(quán)利要求5所述的非易失性存儲(chǔ)器件，其中，第一雜質(zhì)結(jié)區(qū)被設(shè)置在第二溝道區(qū)的與第一溝道區(qū)相對(duì)的一側(cè)。8.如權(quán)利要求7所述的非易失性存儲(chǔ)器件，其中，第一雜質(zhì)結(jié)區(qū)的側(cè)壁與第一接觸插塞的側(cè)壁垂直地自對(duì)準(zhǔn)。9.如權(quán)利要求5所述的非易失性存儲(chǔ)器件，其中，第二雜質(zhì)結(jié)區(qū)被設(shè)置在第三溝道區(qū)的與第一溝道區(qū)相對(duì)的一側(cè)。10.如權(quán)利要求9所述的非易失性存儲(chǔ)器件，其中，第二雜質(zhì)結(jié)區(qū)的側(cè)壁與第一接觸插塞的側(cè)壁垂直地自對(duì)準(zhǔn)。11.如權(quán)利要求5所述的非易失性存儲(chǔ)器件，其中，第二溝道區(qū)和第三溝道區(qū)之上的絕緣層比隧穿絕緣層厚。12.如權(quán)利要求11所述的非易失性存儲(chǔ)器件，其中，第二溝道區(qū)和第三溝道區(qū)之上的絕緣層是隧穿絕緣層的至少1.5倍厚。13.如權(quán)利要求5所述的非易失性存儲(chǔ)器件，其中，第一接觸插塞、第二接觸插塞和第三接觸插塞包括相同的金屬材料。14.如權(quán)利要求13所述的非易失性存儲(chǔ)器件，其中，第一接觸插塞、第二接觸插塞和第三接觸插塞中的每個(gè)包括鎢層。15.—種包括以矩陣形式按行和列布置的多個(gè)單位單元的非易失性存儲(chǔ)單元陣列，所述多個(gè)單位單元中的每個(gè)包括: 電荷儲(chǔ)存元件，具有MOS電容器結(jié)構(gòu)，所述MOS電容器結(jié)構(gòu)包括連接至字線的控制柵極端子和連接至基體偏置線的基體端子； 第一半MOS晶體管，具有連接至所述字線的第一選擇柵極端子和連接至位線的第一雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子;以及 第二半MOS晶體管，具有連接至所述字線的第二選擇柵極端子和連接至源極線的第二雜質(zhì)結(jié)端子，且與電荷儲(chǔ)存元件共享基體端子， 其中，電荷儲(chǔ)存元件耦接在第一半MOS晶體管與第二半MOS晶體管之間，使得第一半MOS晶體管、電荷儲(chǔ)存元件以及第二半MOS晶體管串聯(lián)連接。16.如權(quán)利要求15所述的非易失性存儲(chǔ)單元陣列， 其中，所述字線為分別被設(shè)置在所述行中的多個(gè)字線中的任意一個(gè)； 其中，所述基體偏置線為分別被設(shè)置在所述列中的多個(gè)基體偏置線中的任意一個(gè)；以及 其中，被設(shè)置在每行中的單位單元彼此共享所述多個(gè)字線中的一個(gè)字線。17.如權(quán)利要求15所述的非易失性存儲(chǔ)單元陣列， 其中，所述位線為分別被設(shè)置在所述列中的多個(gè)位線中的任意一個(gè)； 其中，所述基體偏置線為分別被設(shè)置在所述列中的多個(gè)基體偏置線中的任意一個(gè)；以及 其中，被設(shè)置在每列中的單位單元彼此共享所述多個(gè)位線中的一個(gè)位線以及所述多個(gè)基體偏置線中的一個(gè)基體偏置線。18.如權(quán)利要求15所述的非易失性存儲(chǔ)單元陣列，其中，所述多個(gè)單位單元彼此共享所述源極線。19.如權(quán)利要求15所述的非易失性存儲(chǔ)單元陣列， 其中，布置在第N行中的單位單元的第二雜質(zhì)結(jié)端子分別連接至布置在第(N+1)行中的單位單元的第二雜質(zhì)結(jié)端子，其中，布置在第N行中的單位單元的第一雜質(zhì)結(jié)端子分別連接至布置在第(N-1)行中的單位單元的第一雜質(zhì)結(jié)端子，以及其中，N是整數(shù)。
【文檔編號(hào)】G11C16/26GK106057240SQ201610005222
【公開日】2016年10月26日
【申請(qǐng)日】2016年1月4日 公開號(hào)201610005222.1, CN 106057240 A, CN 106057240A, CN 201610005222, CN-A-106057240, CN106057240 A, CN106057240A, CN201610005222, CN201610005222.1
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