專利名稱：具有金屬和多晶硅柵電極的高性能電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)，更具體地涉及一種互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)，其包括位于半導(dǎo)體襯底的表面上的至少一個(gè)nFET器件和至少一個(gè)pFET器件。根據(jù)本發(fā)明，提供一種半導(dǎo)體結(jié)構(gòu)，其中nFET或pFET器件中的至少一者包括由減薄的含Si電極即多晶硅電極和上覆的第一金屬構(gòu)成的柵電極疊層，而另一器件包括至少含有第一金屬柵極、但沒有減薄的含Si電極的柵電極疊層。在本發(fā)明中還提供一種制造這種半導(dǎo)體結(jié)構(gòu)的方法。
背景技術(shù)：
在當(dāng)前的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)中，典型地采用多晶硅柵極。利用多晶硅柵極的一個(gè)缺點(diǎn)是，在反轉(zhuǎn)處，多晶硅柵極通常經(jīng)歷在鄰近柵極電介質(zhì)的多晶硅柵極的區(qū)域中的載流子耗盡。載流子的這種耗盡在本領(lǐng)域中稱為多晶硅耗盡效應(yīng)。耗盡效應(yīng)降低CMOS器件的有效柵極電容。理想地，由于高的柵極電容典型地等同于在反轉(zhuǎn)層中積聚的更多電荷，因此希望CMOS器件的柵極電容很高。隨著越多的電荷積聚在溝道中，當(dāng)晶體管偏置時(shí)源極/漏極電流變得越大。
還公知包括柵電極疊層的CMOS器件，該柵電極疊層包括底部多晶硅部分和頂部硅化物部分。在該柵電極疊層中的硅化物層有助于柵極電阻的降低。電阻的降低引起柵極的時(shí)間傳輸延遲RC的降低。雖然硅化物頂部柵極區(qū)可以幫助降低晶體管的電阻，在形成于底部多晶硅柵極與柵極電介質(zhì)之間的界面附近，電荷仍然耗盡，從而引起較小的有效柵極電容。
可利用的另一種CMOS器件是這樣的一種CMOS器件，其中在含Si材料例如多晶硅的柵電極下方柵電極包括至少一個(gè)金屬層。在這種CMOS器件中，柵極的金屬防止流經(jīng)柵極的電荷的耗盡。這防止了柵極電容的有效厚度的降低。雖然金屬柵極器件關(guān)注關(guān)于多晶硅柵極的上述耗盡問題，但由于閾值電壓的不穩(wěn)定，很難利用金屬柵極器件獲得nFET和pFET功函數(shù)。當(dāng)高k電介質(zhì)例如Hf基電介質(zhì)用作金屬柵極器件的柵極電介質(zhì)時(shí)尤其如此。
在這樣的技術(shù)中，需要高k金屬電介質(zhì)疊層來使CMOS能夠繼續(xù)按比例縮小。新一代電介質(zhì)疊層提供了實(shí)現(xiàn)具有低柵極泄漏的電更薄電介質(zhì)的可能性。為了采用常規(guī)的方法學(xué)設(shè)計(jì)金屬柵極的高k器件，柵電極疊層應(yīng)具有與多晶硅柵極器件相同的功函數(shù)。從而，需要兩個(gè)柵電極疊層，一個(gè)用于nFET器件，而另一個(gè)用于pFET器件。
盡管為發(fā)現(xiàn)p型和n型柵極疊層已作出了大量的努力和研究，但不太可能發(fā)現(xiàn)同時(shí)用于二者的合適選擇。更可能是將首先發(fā)現(xiàn)一種可接受的柵電極疊層(n或p)。
即使器件之一包括具有高k電介質(zhì)和帶邊功函數(shù)的柵極疊層，也會(huì)顯著地提高電路性能。因此，需要一種半導(dǎo)體結(jié)構(gòu)，其中一個(gè)器件包括由含Si電極和上覆的第一金屬構(gòu)成的柵電極疊層，而另一器件包括具有第一金屬、而沒有下伏的(underlying)含Si電極的柵電極疊層。

發(fā)明內(nèi)容
考慮到上文中所討論的現(xiàn)有技術(shù)，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)及其制造方法，其中該結(jié)構(gòu)包括至少一個(gè)nFET器件和至少一個(gè)pFET器件，其中所述器件中的至少一者是含Si柵極器件，而另一器件是金屬柵極器件。也就是說，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，其中所述nFET或pFET器件中的至少一者包括由減薄的含Si電極即多晶硅電極構(gòu)成的柵電極疊層以及上覆的第一金屬，而另一器件包括具有至少所述第一金屬柵極但沒有減薄的含Si電極的柵電極疊層。本發(fā)明的方法與現(xiàn)有技術(shù)的方法的不同之處在于本發(fā)明在同一電路內(nèi)制造薄的含Si柵電極器件和金屬柵極器件二者的處理步驟特征技術(shù)。
概括地，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)；第一電介質(zhì)疊層，其具有等于或大于二氧化硅的凈介電常數(shù)，位于所述襯底的表面上且在所述至少一個(gè)nFET器件區(qū)內(nèi)；第二電介質(zhì)疊層，其具有等于或大于二氧化硅的凈介電常數(shù)，位于所述襯底的表面上且在所述至少一個(gè)pFET器件區(qū)內(nèi)；第一柵電極疊層和第二柵電極疊層，所述第一柵電極疊層包括位于所述第一電介質(zhì)疊層或所述第二電介質(zhì)疊層上的第一金屬層，所述第二柵電極疊層包括具有小于60nm厚度的至少一個(gè)含Si電極以及上覆的第一金屬，所述第二柵電極疊層位于不包括所述第一柵電極疊層的所述第一電介質(zhì)疊層或所述第二電介質(zhì)疊層上。
除上述半導(dǎo)體結(jié)構(gòu)以外，本發(fā)明還提供了一種這類結(jié)構(gòu)的制造方法。概括地，本發(fā)明的方法包括以下步驟提供包括半導(dǎo)體襯底的結(jié)構(gòu)，所述半導(dǎo)體襯底包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，所述至少一個(gè)nFET器件區(qū)包括位于所述襯底的表面上的第一電介質(zhì)疊層，所述第一電介質(zhì)疊層具有等于或大于二氧化硅的凈介電常數(shù)，所述至少一個(gè)pFET器件區(qū)具有位于所述襯底的表面上的第二電介質(zhì)疊層，所述第二電介質(zhì)疊層具有等于或大于二氧化硅的凈介電常數(shù)；以及形成第一柵電極疊層和第二柵電極疊層，所述第一柵電極疊層包括位于所述第一電介質(zhì)疊層或所述第二電介質(zhì)疊層上的第一金屬層，所述第二柵電極疊層包括具有約60nm或更小的厚度的至少一個(gè)含Si電極和上覆的第一金屬，所述第二柵電極疊層位于在不包括所述第一柵電極疊層的所述第一電介質(zhì)疊層或所述第二電介質(zhì)疊層上。


圖1A-1L是(通過截面圖)示出了本發(fā)明一個(gè)實(shí)施例的圖示表示。
圖2A-2F是(通過截面圖)示出了本發(fā)明另一個(gè)實(shí)施例的圖示表示。
圖3A-3G是(通過截面圖)示出了本發(fā)明又一個(gè)實(shí)施例的圖示表示。
具體實(shí)施例方式
現(xiàn)在將參考以下的討論和本申請(qǐng)的附圖更詳細(xì)地說明本發(fā)明，本發(fā)明提供了一種包括至少一個(gè)nFET器件和至少一個(gè)pFET器件的半導(dǎo)體結(jié)構(gòu)及其制造方法，其中nFET或pFET器件中的至少一者包括由減薄的含Si電極即多晶硅電極和上覆的第一金屬構(gòu)成的柵電極疊層，而另一器件包括至少含有第一金屬柵極但沒有減薄的含Si電極的柵電極疊層。應(yīng)注意，為了示例的目的提供本申請(qǐng)的附圖，因此，附圖沒有按比例繪制。并且，在此使用相同的參考標(biāo)號(hào)表示相同和/或?qū)?yīng)的部件。
現(xiàn)在將參考圖1A-1L更詳細(xì)說明本發(fā)明的方法。應(yīng)注意，這些附圖示出了包括單個(gè)nFET器件區(qū)和單個(gè)pFET器件區(qū)的半導(dǎo)體襯底的部分。雖然具體示出和說明了該實(shí)施例，本發(fā)明不限于nFET器件和pFET器件的單個(gè)區(qū)，而是可以預(yù)期位于襯底的剩余部分內(nèi)的多個(gè)這些器件區(qū)的每一個(gè)。并且，在對(duì)應(yīng)的器件區(qū)中可以形成多于一個(gè)的nFET器件和pFET器件。
首先參考圖1A，其示出了用于本發(fā)明的初始結(jié)構(gòu)。初始結(jié)構(gòu)包括半導(dǎo)體襯底10，該半導(dǎo)體襯底10包括至少一個(gè)nFET器件區(qū)12(即襯底10中隨后將在其中形成nFET的區(qū)域)和至少一個(gè)pFET器件區(qū)14(即襯底10中隨后將在其中形成pFET的區(qū)域)。根據(jù)本發(fā)明，至少一個(gè)nFET器件區(qū)12和至少一個(gè)pFET器件區(qū)14(沿橫向方向)被隔離區(qū)16分隔。
圖1A中示出的初始結(jié)構(gòu)的半導(dǎo)體襯底10包括任何半導(dǎo)體材料，該半導(dǎo)體材料包括但不限于Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP和所有其它III/V或II/VI化合物半導(dǎo)體。半導(dǎo)體襯底10還可以包括有機(jī)半導(dǎo)體或多層半導(dǎo)體，例如Si/SiGe或絕緣體上半導(dǎo)體(SOI)。在本發(fā)明的一些實(shí)施例中，優(yōu)選半導(dǎo)體襯底10由含Si半導(dǎo)體材料，即包括硅的半導(dǎo)體材料構(gòu)成。半導(dǎo)體襯底10可以是摻雜的、未摻雜的或者其中包含摻雜區(qū)和未摻雜區(qū)。半導(dǎo)體襯底10可以包括單個(gè)晶向或者其可以包括具有不同晶向的至少兩個(gè)共面的表面區(qū)(后一種襯底在本領(lǐng)域中稱為混合晶體)。當(dāng)采用混合晶體時(shí)，nFET典型地形成在(100)晶面上，而pFET典型地形成在(110)晶面上?；旌暇w可以通過例如在以下文獻(xiàn)中所述的技術(shù)形成2003年6月17日提交的美國序列號(hào)10/250,241即現(xiàn)在的美國公開號(hào)20040256700A1、2003年12月2日提交的美國序列號(hào)10/725,850、以及2003年10月29日提交的美國序列號(hào)10/696,634，在此引入它們中的每一篇的整個(gè)內(nèi)容作為參考。
應(yīng)注意，在本發(fā)明的附圖中，為了示例的目的示出了包括被絕緣埋層10B分隔的底部半導(dǎo)體層10A和頂部半導(dǎo)體層10C的SOI襯底，且該示圖決不表明本發(fā)明限于該實(shí)施例。相反地，也可以預(yù)期如上所述的體半導(dǎo)體以及其它多層半導(dǎo)體。在示例中，頂部和底部半導(dǎo)體層10C和10A分別包括上述半導(dǎo)體材料中的一種，而絕緣埋層10B由結(jié)晶或非結(jié)晶氧化物、氮化物或氧氮化物構(gòu)成。SOI襯底可以利用本領(lǐng)域中公知的標(biāo)準(zhǔn)工藝，包括例如層轉(zhuǎn)移工藝或SIMOX(氧離子注入隔離)形成。
半導(dǎo)體襯底10還可以包括第一摻雜(n或p)區(qū)和第二摻雜(n或p)區(qū)。為了清楚，本發(fā)明的附圖中沒有具體示出摻雜區(qū)。第一摻雜區(qū)和第二摻雜區(qū)可以是相同的，或者它們可以具有不同的導(dǎo)電性和/或摻雜濃度。這些摻雜區(qū)稱為“阱”，并且利用常規(guī)離子注入工藝形成。
然后，在半導(dǎo)體襯底10中典型地形成至少一個(gè)隔離區(qū)16。隔離區(qū)16可以是溝槽隔離區(qū)或場(chǎng)氧化物隔離區(qū)。溝槽隔離區(qū)利用本領(lǐng)域的技術(shù)人員公知的常規(guī)溝槽隔離工藝形成。例如，光刻、蝕刻和用溝槽電介質(zhì)填充溝槽可以被用于形成溝槽隔離區(qū)。可選地，在溝槽填充前可以在溝槽中形成襯里(liner)，在溝槽填充后可以進(jìn)行致密化步驟，并且在溝槽填充后還可以進(jìn)行平面化工藝。用于形成溝槽隔離區(qū)的溝槽深度可以變化，且對(duì)本發(fā)明不是關(guān)鍵的。例如，當(dāng)采用SOI襯底時(shí)溝槽的深度可以延伸到絕緣埋層10B的表面，當(dāng)采用SOI襯底時(shí)其也可以延伸而完全穿過絕緣埋層10B，或者當(dāng)采用SOI襯底時(shí)其可以延伸而僅僅穿過頂部半導(dǎo)體層10C的部分。場(chǎng)氧化物可以利用所謂的硅局部氧化工藝形成。注意，至少一個(gè)隔離區(qū)16提供了相鄰柵極區(qū)之間的隔離，當(dāng)相鄰柵極具有相反的導(dǎo)電性即nFET和pFET時(shí)典型地需要這種隔離。相鄰柵極區(qū)可以具有相同的導(dǎo)電性(即均為n或p型)，或者可選地它們可以具有不同的導(dǎo)電性(即一個(gè)為n型而另一個(gè)為p型)。后一情況示于本申請(qǐng)的附圖中。
圖1B示例了在至少半導(dǎo)體襯底10的暴露表面上形成犧牲層18例如氧化物或氧氮化物之后的圖1A的結(jié)構(gòu)。在一些實(shí)施例中，雖然未示出，但犧牲層18同樣可以在隔離區(qū)16的頂上延伸。根據(jù)本發(fā)明，犧牲層18是具有約3至約10nm厚度的厚層。在本發(fā)明中采用厚犧牲層18以在電介質(zhì)去除處理期間保護(hù)器件溝道區(qū)。利用常規(guī)的沉積工藝?yán)缁瘜W(xué)氣相沉積(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、蒸發(fā)、化學(xué)溶液沉積和其它類似的沉積工藝來形成犧牲層18?？蛇x地，利用熱氧化或氧氮化工藝來形成犧牲層18。
圖1C示例了在nFET器件區(qū)12上形成構(gòu)圖的阻擋掩模20以及從pFET器件區(qū)14中去除暴露的犧牲層18之后的圖1B的結(jié)構(gòu)。如所示，構(gòu)圖的阻擋掩模20保護(hù)nFET器件區(qū)12，而使pFET器件區(qū)14未被保護(hù)。應(yīng)該強(qiáng)調(diào)地是，圖1C中所示的結(jié)構(gòu)表示本發(fā)明的一個(gè)實(shí)施例。在圖中未示出的另一實(shí)施例中，形成構(gòu)圖的掩模20以便保護(hù)pFET器件區(qū)14；在未示出的實(shí)施例中，pFET電介質(zhì)和nFET電介質(zhì)疊層的形成與此文中下面要說明的相反。此處示例的實(shí)施例表示本發(fā)明的優(yōu)選實(shí)施例。
利用本領(lǐng)域中公知的常規(guī)技術(shù)來形成構(gòu)圖的阻擋掩模20。例如，在圖1B中所示的整個(gè)結(jié)構(gòu)上方沉積阻擋掩模材料、典型地為有機(jī)光致抗蝕劑的均厚層。然后通過光刻構(gòu)圖該阻擋掩模材料，該光刻包括使阻擋掩模材料曝光于輻照?qǐng)D形以及使曝光層顯影的步驟。
在形成構(gòu)圖的阻擋掩模20之后，利用濕法化學(xué)蝕刻工藝去除暴露的犧牲層18，以便暴露半導(dǎo)體襯底10的表面。濕法化學(xué)蝕刻工藝包括利用選擇性去除犧牲層18的化學(xué)蝕刻劑?？梢愿鶕?jù)要去除的犧牲材料的類型來改變精確的化學(xué)蝕刻劑的選擇，并且本領(lǐng)域技術(shù)人員可以確定該選擇。所形成得到的結(jié)構(gòu)例如在圖1C中所示。
在進(jìn)行了適合的抗蝕劑去除以及預(yù)柵極電介質(zhì)清洗工藝之后，在至少襯底10的暴露表面上形成pFET電介質(zhì)22；由于在形成nFET電介質(zhì)22之前通常去除了第一構(gòu)圖的阻擋掩模20，所以可以在nFET器件區(qū)12中的犧牲層18頂上形成一些pFET電介質(zhì)22。所形成得到的結(jié)構(gòu)例如在圖1D中所示。根據(jù)本發(fā)明，pFET電介質(zhì)22具有等于或大于二氧化硅的凈介電常數(shù)?？梢杂米鱬FET電介質(zhì)22的這類電介質(zhì)的示例性實(shí)例包括但不局限于SiON、SiO2、Al2O3、AlON、AlN或包括Hf基和Zr基電介質(zhì)的任何其它電介質(zhì)以及其組合和多層。在一些實(shí)施例中，pFET電介質(zhì)可以包括氧氮化物、氧化的氮化硅或等離子體氮化的氧化物。
通過熱處理例如濕法或干法氧化來形成pFET電介質(zhì)22?？蛇x地，可以通過沉積工藝?yán)缁瘜W(xué)氣相沉積(CVD)、等離子體輔助CVD、物理氣相沉積(PVD)、金屬有機(jī)化學(xué)氣相沉積(MOCVD)、原子層沉積(ALD)、蒸發(fā)、反應(yīng)濺射、化學(xué)溶液沉積和包括其組合的其它類似的沉積工藝來形成pFET電介質(zhì)22。
pFET電介質(zhì)22的物理厚度可以變化，但典型地，pFET電介質(zhì)22具有約0.5至約10nm的厚度，更典型地具有約0.5至約3nm的厚度。
圖1E示出了在犧牲層18(在nFET器件區(qū)12中)和pFET電介質(zhì)22(在pFET器件區(qū)14中)的頂上形成含Si柵電極24之后的圖1D的結(jié)構(gòu)。含Si電極24包括單晶、多晶或非晶形式的Si或SiGe合金層。優(yōu)選地，含Si電極24由多晶硅構(gòu)成。
利用本領(lǐng)域中公知的常規(guī)沉積工藝來形成含Si電極24。例如，CVD、PECVD、蒸發(fā)和化學(xué)溶液沉積是可以用于形成含Si電極24的沉積技術(shù)的一些實(shí)例。根據(jù)本發(fā)明的該實(shí)施例，所沉積的含Si電極24的高度典型地為約10至約100nm，其中約15至約75nm的厚度更典型。該高度表示所沉積材料的垂直厚度。
圖1F示出了在其中注入p型摻雜劑或n型摻雜劑的離子注入步驟期間的結(jié)構(gòu)。在該圖中，參考標(biāo)號(hào)26表示正注入到先前沉積的含Si電極24內(nèi)的摻雜劑離子。在本發(fā)明的該步驟處注入的摻雜劑類型取決于哪個(gè)器件區(qū)將包括含Si電極。當(dāng)含Si電極24將要存在于pFET器件區(qū)14中時(shí)，采用包括選自元素周期表中的IIIA族元素中的一種的p型摻雜劑。p型摻雜劑的實(shí)例包括例如B、Al、Ga和/或In。當(dāng)含Si電極24將要存在于nFET器件區(qū)12中時(shí)，采用包括選自元素周期表中的VA族元素中的一種的n型摻雜劑。n型摻雜劑的示例性實(shí)例包括例如P、As和/或Sb。在所示例的具體實(shí)施例中，含Si電極24將保留在pFET器件區(qū)14中，由此選自元素周期表中的IIIA族的元素用作摻雜劑。
用于離子注入的條件，包括摻雜劑濃度、注入能量、注入溫度等是對(duì)于本領(lǐng)域技術(shù)人員公知的。在離子注入步驟之后，使用常規(guī)激活退火工藝包括例如快速熱退火(RTA)或爐退火，來激活所注入的摻雜劑。用于激活退火的精確溫度和時(shí)間可以變化，并且這類條件是對(duì)本領(lǐng)域技術(shù)人員公知的。典型的退火溫度約為800℃或更高。
在一些實(shí)施例中，如果在形成含Si電極24時(shí)采用原位沉積工藝，則可以取消圖1F中所示的離子注入步驟。
在本發(fā)明的此時(shí)，將含Si電極24從其所沉積的厚度減薄到約1/2或更小的厚度。在以下的圖中，參考標(biāo)號(hào)24’用于表示減薄后的含Si電極。減薄后的含Si電極24’典型地具有約5至約50nm的厚度，其中對(duì)于減薄后的含Si電極24’來說約8至約25nm的厚度更為典型。
可以利用下列方法之一來實(shí)現(xiàn)含Si電極的減薄(I)在一種方法中，通過化學(xué)機(jī)械拋光或通過利用另一平坦化工藝?yán)缪心韺?shí)現(xiàn)減薄。(II)可以將定時(shí)反應(yīng)離子蝕刻、反應(yīng)離子蝕刻(RIE)工藝或利用預(yù)測(cè)端點(diǎn)探測(cè)方法的RIE工藝用于減薄含Si電極。(III)可以在含Si電極材料24中形成摻雜劑分布，然后可以將選擇性蝕刻工藝用于去除對(duì)摻雜劑區(qū)具有選擇性的摻雜區(qū)。例如，在用阻擋掩模阻擋nFET器件區(qū)12的同時(shí)可以使用As、Sb或P注入，然后使用選擇性化學(xué)蝕刻工藝?？蛇x擇地，在不用阻擋掩模的情況下，可以對(duì)均厚的含Si電極材料進(jìn)行注入和減薄工藝。本發(fā)明中可采用的選擇性蝕刻的一個(gè)實(shí)例是其中使用氯的選擇性蝕刻。
圖1G示例了在采用了上述減薄工藝之一之后所形成的結(jié)構(gòu)。圖1G還示出了在形成構(gòu)圖的阻擋掩模20’之后的結(jié)構(gòu)，該構(gòu)圖的阻擋掩模20’在從器件區(qū)中的一者，例如nFET器件區(qū)12中去除減薄的含Si電極24’期間，保護(hù)器件區(qū)中的一者的材料層。在所示例的實(shí)施例中，形成構(gòu)圖的阻擋掩模20’以便保護(hù)pFET器件區(qū)14，而使在nFET器件區(qū)12內(nèi)的材料層暴露。如上所述形成構(gòu)圖的阻擋掩模20’。
然后，將蝕刻工藝?yán)绶磻?yīng)離子蝕刻用于從不包括第二構(gòu)圖的阻擋掩模20’的器件區(qū)中去除減薄的含Si電極24’。在所示例的具體實(shí)施例中，該蝕刻步驟從nFET器件區(qū)12中去除減薄的含Si電極24’。應(yīng)注意，在蝕刻之后，犧牲層18暴露。
在構(gòu)圖的阻擋掩模20’在適當(dāng)位置的情況下，利用在從該結(jié)構(gòu)中去除犧牲材料時(shí)具有選擇性的常規(guī)蝕刻工藝，從該結(jié)構(gòu)中去除暴露的犧牲層18。可以根據(jù)犧牲層18的材料來改變蝕刻劑的類型，并且這類蝕刻劑的選擇在本領(lǐng)域技術(shù)人員所公知的范圍內(nèi)。接著，利用常規(guī)的抗蝕劑剝離工藝去除構(gòu)圖的阻擋掩模20’，然后在nFET器件區(qū)12中的襯底10的暴露表面上方以及在pFET器件區(qū)14中的減薄的含Si電極24’的頂上，形成nFET電介質(zhì)疊層28。例如在圖1H中示出了所得到的包括nFET電介質(zhì)疊層28的結(jié)構(gòu)。
在優(yōu)選實(shí)施例中，在形成nFET電介質(zhì)疊層之前，在襯底10的nFET區(qū)12上形成圖中未示出的界面層。利用本領(lǐng)域技術(shù)人員公知的常規(guī)濕法化學(xué)工藝技術(shù)來形成界面層。可選地，可以通過熱氧化、氧氮化或通過氣相沉積來形成界面層。當(dāng)襯底10是含Si半導(dǎo)體時(shí)，界面層由通過濕法處理生長的化學(xué)氧化物、或者熱生長或沉積的氧化硅、氧氮化硅或氮化的氧化硅構(gòu)成。當(dāng)襯底10不是含Si半導(dǎo)體時(shí)，界面層可以包括半導(dǎo)體氧化物、半導(dǎo)體氮氧化物或氮化的半導(dǎo)體氧化物或者任何其它界面電介質(zhì)例如具有半導(dǎo)體材料的具有低界面俘獲密度(trap density)的一種界面電介質(zhì)。當(dāng)存在時(shí)，界面層可以看作是nFET電介質(zhì)疊層的部分。
界面層的厚度典型地為約0.4至約1.2nm，其中約0.6至約1nm的厚度更典型。然而，在通常在COMS制造期間所需要的較高溫度下處理之后，該厚度可以不同。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，界面層是通過濕法化學(xué)氧化形成的厚度為約0.6至約1.0nm的氧化硅層。該濕法化學(xué)氧化的工藝步驟包括在65℃下用氫氧化銨、過氧化氫和水(以1∶1∶5的比率)的混合物處理清洗過的半導(dǎo)體表面(例如用HF最后處理的半導(dǎo)體表面)?？蛇x地，界面層也可以通過在其中臭氧濃度通常在百萬分之2(ppm)至40ppm范圍內(nèi)但不限于該范圍的臭氧化的水溶液中處理用HF最后處理的半導(dǎo)體表面而形成。
根據(jù)此處所示例的本發(fā)明優(yōu)選實(shí)施例，nFET電介質(zhì)疊層28包括nFET電介質(zhì)和包含堿土金屬的材料或包含稀土金屬(或類稀土)的材料的層。通過沉積工藝，例如化學(xué)氣相沉積(CVD)、等離子體輔助CVD、物理氣相沉積(PVD)、金屬有機(jī)化學(xué)氣相沉積(MOCVD)、原子層沉積(ALD)、蒸發(fā)、反應(yīng)濺射、化學(xué)溶液沉積和包括其組合的其它類似的沉積工藝來形成nFET電介質(zhì)，該nFET電介質(zhì)位于包含堿土金屬的材料或包含稀土金屬(或類稀土)的材料的層下面。應(yīng)注意，在本發(fā)明的該步驟中，在兩個(gè)器件區(qū)中都形成了nFET電介質(zhì)疊層28。
本發(fā)明中所采用的nFET電介質(zhì)是典型地與nFET器件一起使用的具有等于或大于約4.0、典型地大于7.0的介電常數(shù)的任何電介質(zhì)材料。應(yīng)注意，二氧化硅具有4.0的介電常數(shù)，因此，本發(fā)明預(yù)期其介電常數(shù)等于或大于二氧化硅的介電常數(shù)的任何電介質(zhì)。在一些實(shí)施例中，nFET電介質(zhì)與pFET電介質(zhì)相同，而在其它實(shí)施例中，在這些兩種不同類型的器件中采用不同的電介質(zhì)。nFET電介質(zhì)典型地是與nFET器件一起使用的金屬氧化物或混合的金屬氧化物。可以用作nFET電介質(zhì)疊層的這類電介質(zhì)的示例性實(shí)例包括但不局限于SiO2、SiON、TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3、MgO、MgNO、Hf基電介質(zhì)(在此將在下面更詳細(xì)說明)、以及包括其多層的組合。優(yōu)選地，nFET電介質(zhì)是Hf基電介質(zhì)。
術(shù)語“Hf基電介質(zhì)”在此旨在包括包含鉿Hf的任何高k電介質(zhì)。該Hf基電介質(zhì)的實(shí)例包括氧化鉿(HfO2)、硅酸鉿(HfSiOx)和氧氮化鉿硅(HfSiON)或它們的多層。在一些實(shí)施例中，Hf基電介質(zhì)包括HfO2和ZrO2或稀土氧化物例如La2O3的混合物。也可以采用MgO和MgNO。典型地，Hf基電介質(zhì)是氧化鉿或硅酸鉿。Hf基電介質(zhì)典型地具有大于約10.0的介電常數(shù)。
可以改變nFET電介質(zhì)疊層28的物理厚度，但典型地，nFET電介質(zhì)具有約0.5至約10nm的厚度，其中約0.5至約3nm的厚度更典型。
在本發(fā)明一個(gè)實(shí)施例中，nFET電介質(zhì)是通過MOCVD形成的氧化鉿，其中采用流速為約70至約90mgm的鉿酸四丁酯(hafnium-tetrabutoxide)(Hf前體)和流速為約250至約350sccm的O2。采用在0.3至0.5乇的反應(yīng)室壓力和400至500℃的襯底溫度進(jìn)行氧化鉿的沉積。在本發(fā)明的另一個(gè)實(shí)施例中，疊層28的nFET電介質(zhì)是通過采用以下條件的MOCVD形成的硅酸鉿(i)前體鉿酸四丁酯的流速為70至90mg/m，O2流速為約25至約100sccm以及SiH4的流速為20至60sccm；(ii)反應(yīng)室壓力為0.3至0.5乇；以及(iii)襯底溫度為400至500℃。
NFET電介質(zhì)疊層28還包括包含堿土金屬的材料或包含稀土金屬(或類稀土)的材料的層。包含堿土金屬的材料包括具有分子式MxAy的化合物，其中M是堿土金屬(Be、Mg、Ca、Sr、和/或Ba)，A是O、S或鹵化物中的一種，x是1或2，以及y是1、2或3。應(yīng)注意，本發(fā)明預(yù)期的包含堿土金屬的化合物包括堿土金屬的混合物和/或陰離子例如-OCl-2的混合物?？梢杂糜诒景l(fā)明中的包含堿土金屬的化合物的實(shí)例包括但不限于MgO、MgS、MgF2、MgCl2、MgBr2、MgI2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2和BaI2。在本發(fā)明的一個(gè)優(yōu)選實(shí)施例中，包含堿土金屬的化合物包括Mg。MgO是用于本發(fā)明中的高度優(yōu)選的包含堿土金屬的材料。
利用常規(guī)沉積工藝，包括例如從靶的濺射、在氧等離子體條件下的堿土金屬的反應(yīng)濺射、電鍍、蒸發(fā)、分子束沉積、MOCVD、ALD、PVD以及其它類似的沉積工藝，形成包含堿土金屬的材料。包含堿土金屬的材料典型地具有約0.1nm至約3.0nm的沉積厚度，其中約0.3nm至約1.6nm的厚度最典型。
當(dāng)包含稀土金屬的層用作nFET電介質(zhì)疊層28內(nèi)的層之一時(shí)，包含稀土金屬的層包括選自元素周期表的IIIB族的至少一種元素的氧化物或氮化物，這些元素包括例如La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu或其混合物。優(yōu)選地，包含稀土金屬的層包括La、Ce、Y、Sm、Er和/或Tb的氧化物，其中La2O3或LaN更優(yōu)選。
利用常規(guī)沉積工藝，包括例如蒸發(fā)、分子束沉積、MOCVD、ALD、PVP以及其它類似的沉積工藝，形成包含稀土金屬的層。在本發(fā)明的一個(gè)實(shí)施例中，通過將該結(jié)構(gòu)置于分子束沉積反應(yīng)室的預(yù)真空鎖(load-lock)中，隨后將該反應(yīng)室抽真空至10-5至10-8乇的范圍，形成包含稀土金屬的層。在這些步驟后，在不破壞真空度的條件下，將該結(jié)構(gòu)插入這樣的生長室，其中通過將稀土金屬與氧或氮的原子/分子束引導(dǎo)到該結(jié)構(gòu)的表面上，沉積包含稀土金屬的層，例如氧化鑭。具體地說，因?yàn)樯L室的低壓力，釋放的原子/分子物類是束狀的，且在到達(dá)該結(jié)構(gòu)之前沒有分散。采用約300℃的襯底溫度。在沉積La2O3的情況下，La蒸發(fā)單元保持在1400℃至1700℃的溫度范圍內(nèi)，并采用1至3sccm的分子氧流速?？蛇x地，還可以采用原子或受激氧，其可以通過使氧氣穿過在50至600瓦特的范圍內(nèi)激發(fā)的射頻源而產(chǎn)生。在沉積期間，反應(yīng)室內(nèi)的壓力可以在1×10-5至8×10-5乇的范圍內(nèi)，并且氧化鑭的生長速率可以在每分鐘0.1至2nm的范圍內(nèi)，更典型地在每分鐘0.5至1.5nm的范圍內(nèi)。
包含稀土金屬的層典型地具有約0.1nm至約3.0nm的厚度，更典型地具有約0.3nm至約1.6nm的厚度。
圖1I示出了在nFET器件區(qū)12中的nFET電介質(zhì)疊層28的頂上形成構(gòu)圖的阻擋掩模20，而使pFET器件區(qū)14中的nFET電介質(zhì)疊層28暴露之后的結(jié)構(gòu)。如上所述形成構(gòu)圖的阻擋掩模20。圖1I還示出了在從pFET器件區(qū)14中去除了暴露的nFET電介質(zhì)疊層28之后的結(jié)構(gòu)。利用在與構(gòu)圖的阻擋掩模20和減薄的含Si電極24’相比在去除nFET電介質(zhì)和包含堿土金屬的材料或包含稀土金屬(或類稀土)的材料時(shí)具有選擇性的蝕刻工藝，去除暴露的nFET電介質(zhì)疊層28。典型地使用本領(lǐng)域技術(shù)人員可以選擇的化學(xué)蝕刻劑來用于從pFET器件區(qū)14去除nFET電介質(zhì)疊層28的暴露部分。在從pFET器件區(qū)14選擇性地去除了nFET電介質(zhì)疊層28之后，利用本領(lǐng)域技術(shù)人員公知的常規(guī)剝離工藝，從nFET器件區(qū)12去除構(gòu)圖的阻擋掩模20。應(yīng)注意，在nFET區(qū)12內(nèi)的包含堿土金屬或包含稀土金屬層的存在產(chǎn)生了不包括凈負(fù)電荷的電介質(zhì)疊層。
接著，如圖1J中所示，利用常規(guī)沉積工藝在圖1I中所示的結(jié)構(gòu)的所有暴露表面上形成第一金屬30?？梢杂糜谛纬傻谝唤饘?0的常規(guī)沉積工藝的實(shí)例包括但不限于CVD、PVD、ALD、濺射或蒸發(fā)。第一金屬30包括能夠傳導(dǎo)電子的金屬材料。具體地，第一金屬層30是金屬氮化物或金屬硅氮化物。第一金屬30包括選自元素周期表中的IVB或VB族的金屬。因此，第一金屬30可以包括Ti、Zr、Hf、V、Nb或Ta，更優(yōu)選Ti或Ta。通過實(shí)例，第一金屬30優(yōu)選包括TiN或TaN。
可以改變第一金屬30的物理厚度，但典型地，第一金屬30具有約0.5至約200nm的厚度，其中約5至約80nm的厚度更典型。
在本發(fā)明的一個(gè)實(shí)施例中，第一金屬30是TiN，該TiN通過由保持在1550℃至1900℃，典型地在1600℃至1750℃的范圍內(nèi)的溢出(effusion)單元蒸發(fā)Ti，并采用穿過遠(yuǎn)射頻源的氮的原子/受激束沉積而成。襯底溫度可在300℃左右，以及氮流速可在0.5sccm至3.0sccm。這些范圍是示例性的，決不限制本發(fā)明。氮流速取決于沉積室的特性，尤其取決于對(duì)沉積室的泵浦速率。TiN還可以以例如化學(xué)氣相沉積或?yàn)R射的其它方式沉積，且沉積技術(shù)不關(guān)鍵。
然后在第一金屬30的頂上形成圖1K中所示的柵電極32。具體地，利用公知的沉積工藝，例如物理氣相沉積、CVD或蒸發(fā)，在第一金屬30上形成導(dǎo)電材料的均厚層。用作柵電極32的導(dǎo)電材料包括但不局限于含Si材料，例如單晶、多晶或非晶形式的Si或SiGe合金層。柵電極32還可以是導(dǎo)電金屬或?qū)щ娊饘俸辖?。此處還可以預(yù)期上述導(dǎo)電材料的組合。含Si材料優(yōu)選作為柵電極(或?qū)w)32，最優(yōu)選多晶Si。除了上述導(dǎo)電材料以外，本發(fā)明還預(yù)期其中導(dǎo)體被完全硅化的實(shí)例或包括硅化物和Si或SiGe的組合的疊層。利用本領(lǐng)域技術(shù)人員公知的常規(guī)硅化工藝來制成硅化物。完全硅化的柵極可以利用常規(guī)置換(replacement)柵極工藝形成；其細(xì)節(jié)對(duì)于本發(fā)明的實(shí)施不關(guān)鍵。柵電極32的均厚層材料可以是摻雜的或未摻雜的。如果是摻雜的，其可以采用原位摻雜沉積工藝形成。可選地，摻雜的柵極導(dǎo)體可以通過沉積、離子注入和退火形成。離子注入和退火可以發(fā)生在隨后的構(gòu)圖材料疊層的蝕刻步驟之前或之后。柵電極32的摻雜將改變形成的柵極導(dǎo)體的功函數(shù)。nFET的摻雜劑離子的示例性實(shí)例包括選自元素周期表的VA族的元素，而當(dāng)形成pFET時(shí)可以采用IIIA族元素。在本發(fā)明的此時(shí)沉積的柵電極32的厚度，即高度，可以根據(jù)采用的沉積工藝而變化。典型地，柵電極32具有約20至約180nm的垂直厚度，其中約40至約150nm的厚度更典型。
接著，通過光刻和蝕刻上述材料層，形成柵極疊層(包括電介質(zhì)疊層和電極疊層)。在例如圖1L中示出了在柵極疊層形成之后所形成得到結(jié)構(gòu)。
在構(gòu)圖材料疊層之后，典型地但不總是在每個(gè)構(gòu)圖的材料疊層的暴露側(cè)壁上形成至少一個(gè)隔離物(spacer)(未示出)。所述至少一個(gè)隔離物由絕緣體例如氧化物、氮化物、氧氮化物和/或它們的任何組合構(gòu)成。所述至少一個(gè)隔離物通過沉積和蝕刻形成。
所述至少一個(gè)隔離物的寬度必須足夠?qū)?，以?隨后將形成的)源極和漏極硅化物接觸不過多地侵入構(gòu)圖的材料疊層的邊緣下面。典型地，當(dāng)所述至少一個(gè)隔離物在底部所測(cè)的寬度為約20至約80nm時(shí)，源極/漏極硅化物不會(huì)侵入構(gòu)圖的材料疊層的邊緣下面。
通過對(duì)其進(jìn)行熱氧化、氮化或氧氮化工藝，在本發(fā)明的此時(shí)也可以鈍化構(gòu)圖的材料疊層。鈍化步驟形成了使材料疊層周圍的材料鈍化的薄層。該步驟可以被先前的隔離物形成步驟替代使用或與其結(jié)合使用。當(dāng)與隔離物形成步驟一起使用時(shí)，在材料疊層鈍化工藝之后進(jìn)行隔離物形成。
然后在襯底中形成源極/漏極延伸區(qū)和源極/漏極擴(kuò)散區(qū)(未示出)。源極/漏極擴(kuò)散區(qū)是利用離子注入和退火步驟形成的。退火步驟用于激活通過先前的注入步驟注入的摻雜劑。本領(lǐng)域的技術(shù)人員公知離子注入和退火的條件。源極/漏極擴(kuò)散區(qū)還可以包括延伸注入?yún)^(qū)，其是在源極/漏極注入之前采用具有常規(guī)延伸注入形成的。延伸注入后可以進(jìn)行激活退火，或者可選地，在延伸注入及源極/漏極注入期間注入的摻雜劑可以采用相同的激活退火周期而被激活。這里也預(yù)期暈圈(Halo)注入。
在某些情況下，可以隨后進(jìn)行氣體退火(5-10％的氫)，該氣體退火在400℃至550℃下進(jìn)行，用于界面層/半導(dǎo)體襯底界面態(tài)鈍化。
可以利用本領(lǐng)域技術(shù)人員公知的處理步驟，形成進(jìn)一步的CMOS處理，例如形成硅化物接觸(源極/漏極和柵極)以及形成具有金屬互連的BEOL(后段制程)互連級(jí)。
在本發(fā)明的另一實(shí)施例中，在器件區(qū)之一內(nèi)可以形成金屬/金屬柵電極疊層。金屬/金屬柵電極疊層包括第一金屬和第二金屬。利用上述用于形成第一金屬30的技術(shù)之一，在第一金屬30上方形成可以包括與第一金屬30相同或不同的金屬的第二金屬。在一個(gè)實(shí)施例中，第一和第二金屬由TiN構(gòu)成。然后，在形成柵電極32之前，利用光刻技術(shù)和蝕刻從器件區(qū)之一中選擇性地去除第二金屬。具體地，在沉積nFET電介質(zhì)和包含稀土或堿土金屬層之后，沉積第一金屬。接著，在nFET區(qū)和金屬上方形成構(gòu)圖的阻擋層，利用能夠相對(duì)于pFET多晶硅電極(poly electrode)選擇性地去除這些材料的干法或濕法蝕刻工藝，去除包含稀土或堿土金屬層、nFET電介質(zhì)和界面層(如果存在的話)。然后在包括nFET、pFET和隔離區(qū)的整個(gè)晶片上方沉積第二金屬。在本實(shí)施例中，最終的器件結(jié)構(gòu)包括在一個(gè)柵極疊層中的兩個(gè)金屬層和其中在柵極電介質(zhì)附近具有含Si層的至少另一柵極疊層中的僅僅一個(gè)金屬層。
圖2A-2F示出了本發(fā)明的可選實(shí)施例?？蛇x實(shí)施例起始于首先提供圖1A中所示的結(jié)構(gòu)。在形成該結(jié)構(gòu)之后，在襯底10的暴露表面上形成pFET電介質(zhì)22(如上所述)，提供了例如圖2A所示的結(jié)構(gòu)。應(yīng)注意，在形成pFET電介質(zhì)22之前，可以在兩個(gè)器件區(qū)中的襯底10的表面上都存在界面層(如上所述)。
圖2B示出了在兩個(gè)器件區(qū)中的nFET電介質(zhì)22上形成含Si電極25之后的圖2A的結(jié)構(gòu)。利用常規(guī)沉積工藝，例如CVD、蒸發(fā)、PECVD、旋涂等，形成含Si電極25。在本發(fā)明的此時(shí)，含Si電極25典型地具有約1至約60nm的厚度，其中約5至約25nm的厚度更典型。應(yīng)注意，在可選實(shí)施例的此時(shí)形成的含Si電極25基本上等同于上述減薄的含Si電極24’。
接著，形成保護(hù)pFET器件區(qū)14的第一構(gòu)圖的阻擋掩模(未示出)，此后，利用在從nFET器件區(qū)12去除這些材料層時(shí)具有選擇性的一個(gè)或多個(gè)蝕刻步驟，從nFET器件區(qū)12去除暴露的含Si電極25和下伏的pFET電介質(zhì)22。在從nFET器件區(qū)12去除層25和22時(shí)，可以利用單個(gè)蝕刻步驟，或可以利用采用了不同化學(xué)蝕刻劑的蝕刻步驟的組合。在使nFET器件區(qū)12內(nèi)的襯底10(或可選地界面層)暴露之后，去除第一構(gòu)圖的阻擋掩模，提供圖2C中所示的結(jié)構(gòu)。
圖2D示出了在兩個(gè)器件區(qū)內(nèi)形成nFET電介質(zhì)疊層28(如上所述)之后的結(jié)構(gòu)。接著，形成保護(hù)nFET器件區(qū)12內(nèi)的材料層的第二構(gòu)圖的阻擋掩模(未示出)，然后利用在從pFET器件區(qū)14中去除層28時(shí)具有選擇性的一個(gè)或多個(gè)蝕刻步驟，從pFET器件區(qū)14選擇性地去除nFET電介質(zhì)疊層28，在含Si電極25的頂上停止。然后利用常規(guī)剝離工藝去除第二構(gòu)圖的阻擋掩模，提供了圖2E中所示的結(jié)構(gòu)。
圖2F示出了在形成第一金屬30、柵電極32并且在器件區(qū)內(nèi)構(gòu)圖每個(gè)材料疊層之后所形成的結(jié)構(gòu)，形成了構(gòu)圖的柵電極疊層。
應(yīng)注意，可以修改上述處理步驟，以取代pFET器件區(qū)在nFET器件區(qū)中形成含Si電極25。
在本發(fā)明的又一個(gè)實(shí)施例中，可以在器件區(qū)之一內(nèi)形成金屬/金屬柵電極疊層。金屬/金屬柵電極疊層包括第一金屬和第二金屬(如上所述)。
可以如上所述處理圖2F中所示的結(jié)構(gòu)，以在襯底10的表面上分別形成nFET器件和pFET器件的其它元件。
圖3A-3G是(通過截面圖)示出了本發(fā)明又一個(gè)實(shí)施例的圖示。在說明該具體的實(shí)施例之前，應(yīng)強(qiáng)調(diào)，采用高k電介質(zhì)和金屬柵極的pFET器件的閾值穩(wěn)定性是成問題的，這是因?yàn)樵诟遦電介質(zhì)中產(chǎn)生的氧空位導(dǎo)致偶極層，該偶極層又使pFET有效功函數(shù)朝向中間帶(midgap)偏移。這使得用于nFET器件的高k/金屬柵極的短期利用不太可能。在保持用于pFET器件的SiON/多晶硅的典型最佳公知方法的同時(shí)集成用于nFET器件的高k/金屬柵極選擇是有吸引力的方法，以便能夠使結(jié)合了用于pFET器件的SiON/多晶硅的嵌入式SiGe的性能增益，這將產(chǎn)生在兩個(gè)器件之間的結(jié)處的剩余“沉積薄層(stringer)”，這是因?yàn)樽鳛閬?2nm的基準(zhǔn)限制引起了成品率問題和嚴(yán)峻的集成挑戰(zhàn)。本申請(qǐng)的這個(gè)實(shí)施例解決了這個(gè)具體的問題。
圖3A示例了初始半導(dǎo)體襯底10，其包括被隔離區(qū)16分離的至少一個(gè)nFET器件區(qū)12和至少一個(gè)pFET器件區(qū)14。初始結(jié)構(gòu)與用于上述第一實(shí)施例中的初始結(jié)構(gòu)基本上相同。應(yīng)注意，為了示例目的，僅示出了體襯底10，但本實(shí)施例還可以用絕緣體上半導(dǎo)體襯底同樣很好地工作。
接著，在兩個(gè)器件區(qū)中的襯底上形成厚犧牲氧化物50，例如SiO2。利用可以采用的常規(guī)熱技術(shù)(例如，氧化)或常規(guī)沉積工藝來形成厚犧牲氧化物50。在本發(fā)明此時(shí)所形成的厚犧牲氧化物50典型地具有約1至約20nm的厚度，其中約3至約10nm的厚度更典型。
在形成厚犧牲氧化物50之后，利用常規(guī)沉積工藝?yán)鏑VD或PECVD，在厚犧牲氧化物50的頂上形成氮化硅層52。在本發(fā)明的該實(shí)施例中，氮化硅52用作拋光停止層。氮化硅層52典型地具有約5至約75nm的厚度，其中約20至約40nm的厚度更典型。
例如，在圖3B中示出了包括厚犧牲氧化物50和氮化硅層52的所得到的結(jié)構(gòu)。圖3C示出了在從pFET器件區(qū)14選擇性地去除了氮化硅層52之后所形成的結(jié)構(gòu)。通過在nFET器件區(qū)12的頂上首先提供構(gòu)圖的阻擋掩模(未示出)來形成該結(jié)構(gòu)。沉積和光刻用于形成該構(gòu)圖的阻擋掩模。然后利用選擇性地去除氮化硅的蝕刻工藝，從pFET器件區(qū)14中去除氮化硅層52。在蝕刻之后，從該結(jié)構(gòu)中去除構(gòu)圖的阻擋掩模，提供圖3C所示的結(jié)構(gòu)。
圖3D示出了在利用nFET器件區(qū)12中的氮化硅層52作為阻擋掩模從pFET器件區(qū)14中去除犧牲氧化物層50并在pFET器件區(qū)14中選擇性地形成氧氮化硅層54之后所形成的結(jié)構(gòu)。在從pFET器件區(qū)14中去除犧牲氧化物層50時(shí)，利用選擇性去除氧化物的蝕刻工藝，且在形成氧氮化硅層54時(shí)，利用常規(guī)的沉積工藝或熱技術(shù)。應(yīng)注意，在本發(fā)明的該實(shí)施例中氧氮化硅54用作pFET電介質(zhì)。圖3D還示出了在pFET器件區(qū)14中的暴露襯底10上形成pFET電介質(zhì)22(如上所述)之后的結(jié)構(gòu)。
接著，如圖3E所示，然后在兩個(gè)器件區(qū)中的結(jié)構(gòu)上形成如上所述的含Si電極24。利用平坦化工藝?yán)缁瘜W(xué)機(jī)械拋光來提供圖3F中所示的結(jié)構(gòu)。圖3F中所示的結(jié)構(gòu)包括在pFET器件區(qū)14中的減薄的含Si電極24’，該減薄的含Si電極24’具有與保留在nFET器件區(qū)12中的氮化硅層52的表面基本上共平面的表面。
在減薄含Si材料之后，從nFET器件區(qū)12中去除氮化硅層52，提供例如圖3G中所示的結(jié)構(gòu)。通過首先在pFET Si結(jié)構(gòu)的表面上形成氧化硅層(未示出)，去除氮化硅層52。氧化硅層通過熱氧化形成。氧化硅層很薄(約10nm或更小)，并且其防止在pFET器件區(qū)14中的含Si電極24’在SiN去除工藝期間出現(xiàn)蝕坑(pitting)。使用例如熱磷酸的蝕刻工藝從nFET器件區(qū)12中去除氮化硅層52。
在利用選擇性蝕刻工藝從nFET器件區(qū)中去除氧化硅層50之后，然后進(jìn)行圖1H-1L中所示的處理步驟，以提供本發(fā)明該實(shí)施例的半導(dǎo)體結(jié)構(gòu)。
應(yīng)注意，如上所述的本發(fā)明的各種實(shí)施例提供了包括半導(dǎo)體襯底10的半導(dǎo)體結(jié)構(gòu)，半導(dǎo)體襯底10包括至少一個(gè)nFET器件區(qū)12和至少一個(gè)pFET器件區(qū)14，所述器件區(qū)被隔離區(qū)16分隔。根據(jù)本發(fā)明，具有等于或大于二氧化硅的凈(即，所有電介質(zhì)的總和)介電常數(shù)的第一電介質(zhì)疊層位于襯底10的表面上且在至少一個(gè)nFET器件區(qū)12內(nèi)，而具有等于或大于二氧化硅的凈介電常數(shù)的第二電介質(zhì)疊層位于襯底10的表面上且在至少一個(gè)pFET器件區(qū)14內(nèi)。本發(fā)明中所提供的每個(gè)結(jié)構(gòu)還包括第一柵電極疊層和第二柵電極疊層，第一柵電極疊層包括位于第一電介質(zhì)疊層或第二電介質(zhì)疊層上的第一金屬層30，第二柵電極疊層包括具有小于60nm厚度的至少一個(gè)含Si電極24’和25以及上覆的第一金屬30，所述第二柵電極疊層位于不包括所述第一柵電極疊層的第一電介質(zhì)疊層或第二電介質(zhì)疊層上。優(yōu)選地，第二柵電極疊層位于pFET器件區(qū)14中、在第二電介質(zhì)疊層頂上，而第一柵電極疊層位于nFET器件區(qū)12中、在第一電介質(zhì)疊層頂上。
雖然關(guān)于其優(yōu)選實(shí)施例具體示出和說明了本發(fā)明，本領(lǐng)域的技術(shù)人員將理解，只要不脫離本發(fā)明的精神和范圍，可以在形式和細(xì)節(jié)上進(jìn)行前述和其它改變。因此，本發(fā)明旨在不限于所述和所示的具體形式和細(xì)節(jié)，但應(yīng)落入所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括第一電介質(zhì)疊層，其具有等于或大于二氧化硅的凈介電常數(shù)，位于襯底的表面上且在至少一個(gè)nFET器件區(qū)內(nèi)；第二電介質(zhì)疊層，其具有等于或大于二氧化硅的凈介電常數(shù)，位于襯底的表面上且在至少一個(gè)pFET器件區(qū)內(nèi)；第一柵電極疊層和第二柵電極疊層，所述第一柵電極疊層包括位于所述第一電介質(zhì)疊層或所述第二電介質(zhì)疊層上的第一金屬層，所述第二柵電極疊層包括具有小于60nm厚度的至少一個(gè)含Si電極以及上覆的第一金屬，所述第二柵電極疊層位于不包括所述第一柵電極疊層的所述第一電介質(zhì)疊層或所述第二電介質(zhì)疊層上。
2.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述第一電介質(zhì)疊層包括nFET電介質(zhì)材料和包含堿土金屬的材料或包含稀土金屬的材料。
3.根據(jù)權(quán)利要求2的半導(dǎo)體結(jié)構(gòu)，其中所述nFET電介質(zhì)材料包括選自HfO2、HfSiOx、氧氮化鉿硅及它們的多層的Hf基電介質(zhì)。
4.根據(jù)權(quán)利要求2的半導(dǎo)體結(jié)構(gòu)，其中所述包含堿土金屬的材料具有分子式MxAy，其中M是堿土金屬，A是O、S或鹵化物中的一種，x是1或2，以及y是1、2或3。
5.根據(jù)權(quán)利要求2的半導(dǎo)體結(jié)構(gòu)，其中所述包含稀土金屬的材料包括選自元素周期表的IIIB族的至少一種元素的氧化物或氮化物。
6.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述第二電介質(zhì)疊層包括SiON、SiO2、Al2O3、AlON、AlN、Hf基電介質(zhì)、Zr基電介質(zhì)、或它們的任何組合和多層。
7.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述第一金屬層包括金屬氮化物或金屬硅氮化物，其中所述金屬選自元素周期表的IVB或VB族。
8.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述含Si電極包括多晶硅。
9.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述第一柵電極疊層位于所述nFET器件區(qū)中的所述第一電介質(zhì)疊層上，而所述第二柵電極疊層位于所述pFET器件區(qū)中的所述第二電介質(zhì)疊層上。
10.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中所述柵電極疊層中的一者包括在所述第一金屬層頂上的第二金屬層。
11.根據(jù)權(quán)利要求1的半導(dǎo)體結(jié)構(gòu)，其中兩個(gè)所述柵電極疊層都包括上部柵電極。
12.一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括提供包括半導(dǎo)體襯底的結(jié)構(gòu)，所述半導(dǎo)體襯底包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，所述至少一個(gè)nFET器件區(qū)包括位于所述襯底的表面上的第一電介質(zhì)疊層，所述第一電介質(zhì)疊層具有等于或大于二氧化硅的凈介電常數(shù)，且所述至少一個(gè)pFET器件區(qū)具有位于所述襯底的表面上的第二電介質(zhì)疊層，所述第二電介質(zhì)疊層具有等于或大于二氧化硅的凈介電常數(shù)；以及形成第一柵電極疊層和第二柵電極疊層，所述第一柵電極疊層包括位于所述第一電介質(zhì)疊層或所述第二電介質(zhì)疊層上的第一金屬層，所述第二柵電極疊層包括具有約60nm或更小的厚度的至少一個(gè)含Si電極和上覆的第一金屬，所述第二柵電極疊層位于在不包括所述第一柵電極疊層的所述第一電介質(zhì)疊層或所述第二電介質(zhì)疊層上。
13.根據(jù)權(quán)利要求12的方法，其中所述第一電介質(zhì)疊層包括nFET電介質(zhì)材料和包含堿土金屬的材料或包含稀土金屬的材料。
14.根據(jù)權(quán)利要求13的方法，其中所述包含堿土金屬的材料具有分子式MxAy，其中M是堿土金屬，A是O、S或鹵化物中的一種，x是1或2，以及y是1、2或3。
15.根據(jù)權(quán)利要求13的方法，其中所述包含稀土金屬的材料包括選自元素周期表的IIIB族的至少一種元素的氧化物或氮化物。
16.根據(jù)權(quán)利要求12的方法，其中所述第二電介質(zhì)疊層包括SiON、SiO2、Al2O3、AlON、AlN、Hf基電介質(zhì)、Zr基電介質(zhì)、或它們的任何組合和多層。
17.根據(jù)權(quán)利要求12的方法，其中所述第一金屬層包括金屬氮化物或金屬硅氮化物，其中所述金屬選自元素周期表的IVB或VB族。
18.根據(jù)權(quán)利要求12的方法，還包括在所述器件區(qū)的一者中的所述第一金屬層頂上選擇性地形成第二金屬層。
19.根據(jù)權(quán)利要求12的方法，其中通過平坦化、預(yù)測(cè)端點(diǎn)方法、相反摻雜和選擇性蝕刻中的一種或通過沉積，形成具有所述厚度的所述含Si電極。
20.根據(jù)權(quán)利要求12的方法，其中所述平坦化包括利用在氧化硅層上形成的氮化硅拋光停止層。
全文摘要
提供了一種半導(dǎo)體結(jié)構(gòu)及其制造方法，其中所述結(jié)構(gòu)包括至少一個(gè)nFET器件區(qū)和至少一個(gè)pFET器件區(qū)，其中至少一個(gè)所述器件是減薄的含Si柵極的器件，而另一個(gè)器件是金屬柵極的器件。也就是說，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，其中所述nFET或pFET器件的至少一者包括由減薄的含Si電極即多晶硅電極以及上覆的第一金屬構(gòu)成的柵電極疊層，而另一器件包括具有至少所述第一金屬柵極但沒有所述減薄的含Si電極的柵電極疊層。
文檔編號(hào)H01L29/49GK1992275SQ20061014851
公開日2007年7月4日 申請(qǐng)日期2006年11月17日 優(yōu)先權(quán)日2005年12月30日
發(fā)明者陳自強(qiáng), V·K·帕魯許里, V·納拉亞南, A·C·卡勒伽里, 張郢, B·B·多里斯, M·P·胡齊克, M·L·斯特恩, Y-H·金 申請(qǐng)人:國際商業(yè)機(jī)器公司