專利名稱：納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路制造，更準(zhǔn)確地說，涉及使用納米晶量子點(diǎn)存儲(chǔ)薄膜的閃存設(shè)備。
背景技術(shù)：
閃存是非易失性的，這意味著它不需要電源來維持它的存儲(chǔ)狀態(tài)。閃存提供相對(duì)快速的讀訪問時(shí)間，并且它比硬盤更耐沖撞。一般的閃存系統(tǒng)只允許一次刪除或?qū)懭胍粋€(gè)位置。因此，當(dāng)系統(tǒng)體系結(jié)構(gòu)允許多個(gè)讀和單個(gè)寫同時(shí)發(fā)生時(shí)能夠獲得更高的總體速度。
閃存有兩種形式，NOR或NAND閃存，指的是各個(gè)單元中使用的邏輯門。這種類型的存儲(chǔ)器的一個(gè)主要問題是由于用來存儲(chǔ)數(shù)據(jù)的電荷存儲(chǔ)機(jī)制周圍的絕緣或隧道氧化物層的耗損在多次刪除操作后單元會(huì)“損壞”。一般的NOR閃存裝置在10,000-100,000次刪除/寫入操作后損壞，一般的NAND閃存在1,000,000次后損壞。
閃存實(shí)際上是在柵極和源/漏極之間加入附加導(dǎo)體的NMOS晶體管。這個(gè)變化被稱為浮柵雪崩注入型金屬氧化物半導(dǎo)體(FAMOS，F(xiàn)loating-Gate AValanche-Injection Metal OxideSemiconductor)晶體管。
閃存將信息存儲(chǔ)在稱為“單元”的浮動(dòng)?xùn)啪w管的陣列中，每個(gè)浮動(dòng)?xùn)啪w管(單元)一般存儲(chǔ)一個(gè)比特的信息。在浮動(dòng)?xùn)臡OSFET內(nèi)部，主要的部件是控制柵、浮動(dòng)?xùn)乓约氨⊙趸飳印．?dāng)給浮動(dòng)?xùn)臡OSFET電荷時(shí)，電荷被通過稱為Fowler-Nordheim隧道的過程捕獲到絕緣薄氧化層中。更新型的有時(shí)稱作多級(jí)單元設(shè)備的閃存設(shè)備通過改變放在單元的浮動(dòng)?xùn)派系碾娮拥臄?shù)量可在每個(gè)單元中存儲(chǔ)不止一個(gè)比特。
在NOR閃存中，每個(gè)單元看上去與普通MOSFET相似，不同之處在于它有兩個(gè)柵極而不是一個(gè)。一個(gè)柵極是和普通MOS晶體管中一樣的控制柵(CG)，但第二個(gè)是周圍全部由氧化物層絕緣的浮動(dòng)?xùn)?FG)。FG在CG和基片之間。因?yàn)镕G被它的絕緣氧化物層絕緣，放置在其中的任何電子都被捕獲并且充當(dāng)了信息存儲(chǔ)。當(dāng)電子在FG中時(shí)，它們更改(部分抵消)了來自CG的電場，從而改變了單元的閾電壓(Vt)。因而，當(dāng)通過在CG上加上特定電壓而“讀”取單元時(shí)，根據(jù)單元的Vt(由FG上電子數(shù)量控制)會(huì)有電流流動(dòng)或沒有電流流動(dòng)。電流的存在或不存在被檢測到并被轉(zhuǎn)換成“1”和“0”，再現(xiàn)了所存儲(chǔ)的數(shù)據(jù)。在每個(gè)單元存儲(chǔ)多于一個(gè)比特信息的多級(jí)單元設(shè)備中，為了判斷FG上存儲(chǔ)的電子的數(shù)量會(huì)檢測電流大小而不是簡單地檢測電流的存在與否。
通過啟動(dòng)從源極到漏極的電子對(duì)NOR閃存單元編程(設(shè)置為指定的數(shù)據(jù)值)。然后，施加在CG上的大電壓提供了足夠強(qiáng)的電場以“將它們吸收”到FG中，稱為熱電子注入的過程。為了擦除(重置為全1，準(zhǔn)備再次編程)NOR閃存單元，在CG和源極之間設(shè)置大電壓差分，這通過量子隧道將電子拉開。一次必須擦除一塊中的所有存儲(chǔ)單元。但是，通常一次可以在一個(gè)字節(jié)或一個(gè)字上進(jìn)行NOR編程。NAND閃存使用隧道注入進(jìn)行寫入，使用隧道釋放進(jìn)行擦除。
如上所述，與閃存相關(guān)的基本問題是損耗因素。這個(gè)問題通常是因?yàn)榻^緣氧化物的不均勻性。如果存在薄點(diǎn)，使得該點(diǎn)上的泄漏電流密度大于相鄰區(qū)域，浮動(dòng)?xùn)胖兴鎯?chǔ)的所有電荷都可能泄漏。這個(gè)問題隨著氧化物厚度的變薄而惡化。因而，難以減小閃存的大小或提高其密度。

發(fā)明內(nèi)容
如果用納米粒子代替閃存的浮動(dòng)?xùn)?，絕緣氧化物層中的薄點(diǎn)只影響一個(gè)相鄰納米微粒，并且對(duì)其它存儲(chǔ)微粒沒有影響。因此，能夠減小隧道(柵)氧化物和極間(控制)氧化物的厚度而不會(huì)犧牲存儲(chǔ)保持時(shí)間。本發(fā)明提供了多層化學(xué)氣相沉積(CVD)多晶-硅(poly-Si)和熱氧化過程用于制造解決了絕緣氧化物薄弱問題的納米-硅量子點(diǎn)閃存。
可以用多層CVD多晶硅和熱氧化過程制造嵌入在二氧化硅中的納米晶硅量子點(diǎn)。通過控制多晶硅厚度和后-氧化過程，可以改變納米-硅粒子的大小?？梢杂肵-光和熒光(PL)測量來測定納米晶硅量子點(diǎn)特性。已經(jīng)將納米晶硅量子點(diǎn)集成到了閃存設(shè)備中，并且這些閃存設(shè)備表現(xiàn)出了優(yōu)異的存儲(chǔ)處理功能。存儲(chǔ)窗口約5-12V，“導(dǎo)通”電流和“斷開”電流的比例約4-6個(gè)數(shù)量級(jí)。數(shù)據(jù)還顯示能夠降低操作電壓并提高存儲(chǔ)維持時(shí)間而不會(huì)增加隧道氧化物厚度。
因此，提供了一種方法用于制造納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備。該方法包括形成覆蓋在硅基片有源層上的柵(隧道)氧化物層；形成覆蓋在柵氧化物層上的納米晶硅存儲(chǔ)薄膜，包括多晶硅/二氧化硅層疊；形成覆蓋在納米晶硅存儲(chǔ)薄膜上的控制氧化硅層；形成覆蓋在控制氧化物層上的柵電極；并且，形成硅有源層中的源/漏區(qū)域。
一方面，通過用化學(xué)氣相沉積(CVD)過程沉積一層非晶硅(a-Si)而形成納米晶硅存儲(chǔ)薄膜，并且熱氧化非晶硅層的一部分。通常，重復(fù)非晶硅沉積和氧化過程，形成多個(gè)多晶硅/二氧化硅層疊(即，2到5個(gè)多晶硅/二氧化硅層疊)。
另一方面，每個(gè)非晶硅層的厚度在2到10納米(nm)，并且其約有10~80％被熱氧化。所形成的硅納米晶的直徑通常在1到30納米。
下面提供上述方法以及納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備的更多細(xì)節(jié)。


圖1是一種納米晶硅(Si)量子點(diǎn)存儲(chǔ)設(shè)備的部分剖面圖。
圖2是圖1的存儲(chǔ)設(shè)備的部分剖面圖，包括了更多的細(xì)節(jié)。
圖3繪出了后-退火之后所沉積的多晶硅薄膜的x-光圖案。
圖4繪出了熱氧化之后納米晶多晶硅的形成。
圖5繪出了多晶硅的氧化厚度和氧化時(shí)間之間的關(guān)系。
圖6繪出了在形成了3-5層/疊多晶硅/SiO2超晶格之后不同沉積時(shí)間的納米硅粒子結(jié)構(gòu)的x-光圖案。
圖7A到圖7F是部分剖面圖，示出了納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備的完成步驟。
圖8繪出了一般納米硅量子點(diǎn)閃存設(shè)備的漏極電流(ID)與柵極電壓的函數(shù)關(guān)系。
圖9繪出了對(duì)隧道氧化物厚度為5nm、納米硅粒子大小為2nm的10*10μm的設(shè)備進(jìn)行不同的編程時(shí)漏極電流(ID)和漏極電壓(VD)的關(guān)系。
圖10繪出了隧道氧化物厚度為5nm、納米硅粒子大小為3nm、設(shè)備大小為10*10μm的納米硅量子點(diǎn)閃存設(shè)備的漏極電流(ID)與柵極電壓的函數(shù)關(guān)系。
圖11繪出了對(duì)隧道氧化物厚度為5nm、納米硅粒子大小為3nm的10*10μm的設(shè)備進(jìn)行各種編程時(shí)漏極電流(ID)與漏極電壓(VD)的關(guān)系。
圖12繪出了隧道氧化物厚度為5nm、納米硅粒子大小為4nm、設(shè)備大小為20*20μm的納米硅量子點(diǎn)閃存設(shè)備的漏極電流(ID)與柵極電壓的函數(shù)關(guān)系。
圖13繪出了對(duì)隧道氧化物厚度為5nm、納米硅粒子大小為4nm、大小為20*20μm的設(shè)備進(jìn)行各種編程時(shí)漏極電流(ID)與漏極電壓(VD)的關(guān)系。
圖14繪出了隧道氧化物厚度為8.2nm、納米硅粒子大小為4nm、設(shè)備大小為20*20μm的納米硅量子點(diǎn)閃存設(shè)備的漏極電流(ID)與柵極電壓的函數(shù)關(guān)系。
圖15繪出了對(duì)隧道氧化物厚度為8.2nm、納米硅粒子大小為4nm、大小為20*20μm的設(shè)備進(jìn)行各種編程時(shí)漏極電流(ID)與漏極電壓(VD)的關(guān)系。
圖16是說明形成納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備的方法的流程圖。
圖17是說明操作納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備的方法的流程圖。
具體實(shí)施例方式
圖1是納米晶硅(Si)量子點(diǎn)存儲(chǔ)設(shè)備的部分剖面圖。該存儲(chǔ)設(shè)備100包括硅基片102，它具有MOSFET設(shè)備常有的硅有源層104，有源層104具有溝道區(qū)106。柵極氧化物層108覆蓋在溝道區(qū)106之上。柵極氧化物層108還被稱作隧道氧化物層。納米晶硅薄膜110(這里稱為存儲(chǔ)薄膜)覆蓋在柵極氧化物層108上。納米晶硅存儲(chǔ)薄膜110也被稱為浮動(dòng)?xùn)?FG)。納米晶硅存儲(chǔ)薄膜110包括至少一個(gè)多晶硅(poly-Si)/二氧化硅層疊112，其中每個(gè)層疊包括多晶硅層114和二氧化硅層116。
控制氧化硅層118覆蓋在納米晶硅存儲(chǔ)薄膜110上。柵電極120或控制柵極(CG)，覆蓋在控制氧化硅層118上。柵電極120可以是，例如多晶硅或金屬。如同常規(guī)，在與溝道區(qū)106相鄰的硅有源層104中形成了源/漏(S/D)區(qū)域122和124。
如上所示，納米晶硅存儲(chǔ)薄膜110通常包括多個(gè)多晶硅/二氧化硅層疊112。盡管圖中所示為兩個(gè)層疊112，但實(shí)際上在納米晶硅存儲(chǔ)薄膜110中可以有2-5個(gè)多晶硅/二氧化硅層疊112。
每個(gè)多晶硅/二氧化硅層疊112具有層疊厚度126，每個(gè)層疊的二氧化硅部分的厚度約占層疊厚度126的10~80％。每個(gè)多晶硅/二氧化硅層疊112的厚度126約在2到10納米(nm)之間。
一方面，納米晶硅存儲(chǔ)薄膜110中的硅納米晶(未示出)的直徑在1到30nm之間。另一方面，控制氧化層物118的厚度134在10到50nm之間。
功能說明可以用多層CVD多晶硅沉積、后退火以及熱氧化過程制造上述納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備。
圖2是圖1的存儲(chǔ)設(shè)備的部分剖面圖，包括了更多的細(xì)節(jié)。CVD過程可以用來沉積約2-5nm非常薄的多晶硅層。接著，熱氧化過程將約10-80％的多晶硅轉(zhuǎn)換成二氧化硅。在重復(fù)多晶硅CVD沉積和熱氧化過程的兩個(gè)或更多循環(huán)后，可以獲得納米硅粒子。表1和表2中示出了CVD多晶硅沉積和熱氧化過程。
表1CVD多晶硅沉積過程條件

表2熱氧化過程條件

圖3繪出了后-退火之后所沉積的多晶硅薄膜的x-光圖案。所沉積的多晶硅是非晶的。在約590℃的后退火之后，在28.2和47.1度出現(xiàn)了非常小的波峰，這是多晶硅晶化的成核現(xiàn)象已經(jīng)發(fā)生的證據(jù)。隨著后退火溫度的升高，兩個(gè)波峰的值增大，這是多晶硅的結(jié)晶粒度也已增大的證據(jù)。
圖4繪出了熱氧化之后納米晶多晶硅的形成。隨著熱氧化溫度從560℃提高到850℃，多晶硅的結(jié)晶粒度從幾nm增加到30nm。
納米硅粒子的結(jié)晶粒度還由多晶硅薄膜厚度和氧化厚度控制。多晶硅結(jié)晶粒度隨著多晶硅薄膜厚度的減小而減小，隨著熱氧化厚度的增加而減小。
圖5繪出了多晶硅的氧化厚度和氧化時(shí)間之間的關(guān)系。該圖表示可以控制多晶硅的沉積和氧化時(shí)間以獲得期望的納米晶硅結(jié)晶粒度。
圖6繪出了在形成了3-5層/疊多晶硅/SiO2超晶格之后不同沉積時(shí)間的納米硅粒子結(jié)構(gòu)的x-光圖形。每層沉積的多晶硅的厚度在約3-10nm，每層的氧化厚度是約2-6nm。根據(jù)x-光計(jì)算，納米晶硅的最終結(jié)晶粒度是約1-5nm。使用這些技術(shù)，可以為納米硅量子點(diǎn)非易失閃存制作納米晶硅存儲(chǔ)薄膜。
圖7A到圖7F是部分剖面圖，示出了納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備的完成步驟。P-型硅晶片被用作納米硅量子點(diǎn)閃存設(shè)備基片。
圖7A示出了井(well)的形成以及閾電壓調(diào)節(jié)柵極氧化。
圖7B示出了采用CVD多層多晶硅的納米硅粒子沉積和熱氧化過程。
圖7C示出了CVD控制氧化物沉積和多晶硅柵極沉積。
圖7D示出了柵極蝕刻，它在柵極氧化物停止。
圖7E示出了源和漏極注入以及氧化物沉積。
圖7F示出了光致抗蝕劑接觸蝕刻、首次互連金屬化和最終的設(shè)備結(jié)構(gòu)。
圖8繪出了一般納米硅量子點(diǎn)閃存設(shè)備的漏極電流(ID)與柵極電壓的函數(shù)關(guān)系。使用上述集成過程，已經(jīng)制造出了大小為10*10、20*20、50*20微米(μm)的高質(zhì)量的納米硅量子點(diǎn)閃存設(shè)備。對(duì)隧道氧化物為5nm、納米硅粒子大小為2nm的10*10μm的設(shè)備來說，漏極電壓被保持恒定在0.1V。設(shè)備的漏結(jié)泄漏電流非常小(約1PA)，不會(huì)影響設(shè)備的存儲(chǔ)性能。在編程為“斷開”狀態(tài)后，VD為0.1V和VG為2V時(shí)的漏極電流(ID)約為1×10-12A。編程為“導(dǎo)通”狀態(tài)后VD為0.1V和VG為2V時(shí)的漏電流約5×10-5A，約比“斷開”狀態(tài)時(shí)高7個(gè)數(shù)量級(jí)。
圖9繪出了對(duì)隧道氧化物厚度為5nm、納米硅粒子大小為2nm的10*10μm的設(shè)備進(jìn)行不同的編程時(shí)漏極電流(ID)和漏極電壓(VD)的關(guān)系。在編程為“導(dǎo)通”或“斷開”狀態(tài)后，在1V處讀出的漏極電流分別約為5×10-6和1×10-11A?！皩?dǎo)通”電流和“斷開”電流的比約6個(gè)數(shù)量級(jí)，與圖8中ID與VG的關(guān)系一致。
圖10繪出了隧道氧化物厚度為5nm、納米硅粒子大小為3nm、設(shè)備大小為10*10μm的納米硅量子點(diǎn)閃存設(shè)備的漏極電流(ID)與柵極電壓的函數(shù)關(guān)系。漏極電壓被保持恒定在0.1V。設(shè)備的漏結(jié)泄漏電流非常小，約1PA，不影響設(shè)備的存儲(chǔ)性能。在編程為“斷開”狀態(tài)后，VD為0.1V和VG為2V時(shí)的漏極電流(ID)約為1×10-12A。編程后VD為0.1V和VG為2V時(shí)“導(dǎo)通”狀態(tài)的漏級(jí)電流約1×10-4A，約比“斷開”狀態(tài)時(shí)高8個(gè)數(shù)量級(jí)。
圖11繪出了對(duì)隧道氧化物厚度為5nm、納米硅粒子大小為3nm的10*10μm的設(shè)備進(jìn)行各種編程時(shí)漏極電流(ID)與漏極電壓(VD)的關(guān)系。在編程為“導(dǎo)通”或“斷開”狀態(tài)后，在1V處讀出的漏極電流分別約為1×10-5和1×10-12A?！皩?dǎo)通”電流和“斷開”電流的比約7個(gè)數(shù)量級(jí)，與圖10中ID與VG的關(guān)系一致圖12繪出了隧道氧化物厚度為5nm、納米硅粒子大小為4nm、設(shè)備大小為20*20μm的納米硅量子點(diǎn)閃存設(shè)備的漏極電流(ID)與柵極電壓的函數(shù)關(guān)系。漏極電壓被保持恒定在0.1V。設(shè)備的漏結(jié)泄漏電流非常小，約1PA，不影響設(shè)備的存儲(chǔ)性能。在編程為“斷開”狀態(tài)后，VD為0.1V和VG為2V時(shí)的漏極電流(ID)約為1×10-12A。編程后VD為0.1V和VG為2V時(shí)“導(dǎo)通”狀態(tài)的漏極電流約4×10-4A，約比“斷開”狀態(tài)時(shí)高8個(gè)數(shù)量級(jí)。
圖13繪出了對(duì)隧道氧化物厚度為5nm、納米硅粒子大小為4nm、大小為20*20μm的設(shè)備進(jìn)行各種編程時(shí)漏極電流(ID)與漏極電壓(VD)的關(guān)系。在編程為“導(dǎo)通”或“斷開”狀態(tài)后，在1V處讀出的漏極電流分別約為5×10-4和5×10-12A?！皩?dǎo)通”電流和“斷開”電流的比約8個(gè)數(shù)量極，與圖12中ID與VG的關(guān)系一致。
圖14繪出了隧道氧化物厚度為8.2nm、納米硅粒子大小為4nm、設(shè)備大小為20*20μm的納米硅量子點(diǎn)閃存設(shè)備的漏極電流(ID)與柵極電壓的函數(shù)關(guān)系。漏極電壓被保持恒定在0.1V。設(shè)備的漏結(jié)泄漏電流約0.1nA。在編程為“斷開”狀態(tài)后，VD為0.1V和VG為0V時(shí)的漏極電流(ID)約為5×10-9A。編程后VD為0.1V和VG為2V時(shí)“導(dǎo)通”狀態(tài)的漏電流約6×10-4A，約比“斷開”狀態(tài)時(shí)高4個(gè)數(shù)量級(jí)。
圖15繪出了對(duì)隧道氧化物厚度為8.2nm、納米硅粒子大小為4nm、大小為20*20μm的設(shè)備進(jìn)行各種編程時(shí)漏極電流(ID)與漏極電壓(VD)的關(guān)系。在編程為“導(dǎo)通”或“斷開”狀態(tài)后，在1V處讀出的漏極電流分別約為2×10-5和1×10-8A。“導(dǎo)通”電流和“斷開”電流的比約3個(gè)數(shù)量級(jí)，與圖14中ID與VG的關(guān)系一致.
圖16是說明形成納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備的方法的流程圖。盡管為清晰起見將該方法說明為一系列編了號(hào)的步驟，但編號(hào)并不一定表示步驟的順序。應(yīng)該理解可以跳過其中的一些步驟、并行執(zhí)行這些步驟或者不必保持嚴(yán)格的順序執(zhí)行這些步驟。該方法從步驟1600開始。
步驟1602形成覆蓋在硅基片有源層上的柵極(隧道)氧化物層。步驟1604形成覆蓋在柵極氧化物層上的納米晶硅存儲(chǔ)薄膜。納米晶硅存儲(chǔ)薄膜包括多晶硅/二氧化硅的層疊。步驟1606形成覆蓋在納米晶硅存儲(chǔ)薄膜上的控制氧化硅層。步驟1608形成覆蓋在控制氧化物層上的(控制)柵電極。步驟1610形成硅有源層中的源/漏(S/D)區(qū)域。應(yīng)該理解這些步驟是為了說明NOR和NAND閃存設(shè)備的制造。
通常，步驟1604中的形成納米晶硅存儲(chǔ)薄膜包括形成直徑為1到30nm的硅納米晶。另一方面，步驟1604中的形成納米晶硅存儲(chǔ)薄膜包括子步驟。步驟1604a用CVD過程沉積一層非晶硅(a-Si)。步驟1604b熱氧化多晶硅層的一部分。通常，步驟1604中的形成納米晶硅存儲(chǔ)薄膜包括重復(fù)非晶硅沉積和氧化過程(步驟1604a和1604b)，形成多個(gè)多晶硅/二氧化硅的層疊。例如，可以形成2到5個(gè)多晶硅/二氧化硅的層疊。
一方面，步驟1604b中熱氧化一部分非晶硅包括熱氧化非晶硅層中約10-80％的范圍。另一方面，步驟1604a中沉積非晶硅層包括沉積一層厚度約2到10nm的非晶硅。
一方面，步驟1604a中沉積非晶硅層包括附加子步驟(未示出)。步驟1604a1以每分鐘約40到200標(biāo)準(zhǔn)立方厘米(sccm)的流量引入硅烷。步驟1604a2將基片加熱到約500℃到600℃。步驟1604a3在約150到250mtorr的范圍內(nèi)建立沉積氣壓。步驟1604a4沉積約1到5分鐘。
在一個(gè)不同的方面，步驟1604b中熱氧化一部分非晶硅層包括附加子步驟(未示出)。步驟1604b1以每分鐘約1.6標(biāo)準(zhǔn)升(SLPM)的流速引入氧氣。步驟1604b2以約8SLPM的流速引入氮?dú)?。步驟1604b3將基片加熱到約700℃到1100℃。步驟1604b4建立約為環(huán)境大氣壓的氧化氣壓，步驟1604b5氧化約5到60分鐘。
一方面，步驟1606中形成控制氧化硅層包括子步驟。步驟1606a用CVD或噴涂等沉積工藝沉積非晶硅。步驟1606b熱氧化非晶硅。通常，控制氧化硅層的厚度在約10到50nm?；蛘撸襟E1606用CVD或噴涂過程沉積氧化硅。
一方面，形成納米晶硅存儲(chǔ)薄膜包括降低沉積的非晶硅層(步驟1604a)的厚度。納米晶硅結(jié)晶粒度隨沉積的非晶硅層的厚度降低而降低。另一方面，步驟1604b增加熱氧化的非晶硅部分。納米晶硅結(jié)晶粒度隨層疊中二氧化硅厚度的增加而降低。
圖17是說明操作納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備的方法的流程圖。該方法從步驟1700開始。步驟1702提供一種硅量子點(diǎn)存儲(chǔ)設(shè)備，其具有硅基片、帶有溝道區(qū)的硅有源層、覆蓋溝道區(qū)的柵極氧化物層、覆蓋柵極氧化物層包括多晶硅/二氧化硅層疊的納米晶硅薄膜、覆蓋納米晶硅薄膜的控制氧化硅層、覆蓋控制氧化物層的柵電極以及與溝道區(qū)相鄰的硅活動(dòng)區(qū)中的源/漏區(qū)域(見圖1的說明)。
步驟1704將設(shè)備編程為第一存儲(chǔ)狀態(tài)。步驟1706響應(yīng)該第一存儲(chǔ)狀態(tài)提供第一漏極電流。步驟1708響應(yīng)第一漏極電流讀取第一存儲(chǔ)狀態(tài)。步驟1710將設(shè)備編程為第二存儲(chǔ)狀態(tài)。步驟1712隨著第二存儲(chǔ)狀態(tài)提供第二漏極電流，至少比第一漏極電流高6個(gè)數(shù)量極。步驟1714響應(yīng)第二漏極電流讀取第二存儲(chǔ)狀態(tài)，見上面對(duì)圖8-15的說明。
一方面，步驟1702中提供硅量子點(diǎn)存儲(chǔ)設(shè)備包括提供具有厚度為約3到10nm的柵極氧化物和厚度比柵極氧化物高約1.5到3倍的控制氧化物的設(shè)備。步驟1704和1710中分別編程第一和第二存儲(chǔ)狀態(tài)包括提供小于20V的漏極電壓。步驟1716保持第一和第二存儲(chǔ)狀態(tài)超過10年。
已經(jīng)提供了一種納米晶硅量子點(diǎn)存儲(chǔ)設(shè)備以及相關(guān)制造過程。已經(jīng)舉例提供了材料和過程細(xì)節(jié)以闡述本發(fā)明。但是，本發(fā)明不僅限于這些示例。本領(lǐng)域的技術(shù)人員將會(huì)想到本發(fā)明的其它變化和實(shí)施例。
權(quán)利要求
1.一種制造納米晶硅(Si)量子點(diǎn)存儲(chǔ)設(shè)備的方法，該方法包括形成覆蓋在硅基片有源層上的柵極氧化物層；形成覆蓋在柵極氧化物層上的納米晶硅存儲(chǔ)薄膜，包括多晶硅(poly-Si)/二氧化硅層；形成覆蓋在納米晶硅存儲(chǔ)薄膜上的控制氧化硅層疊；形成覆蓋在控制氧化物層上的柵電極；并且，形成硅有源層中的源/漏區(qū)域。
2.權(quán)利要求1的方法，其中形成覆蓋在柵極氧化物層上的納米晶硅存儲(chǔ)薄膜包括用化學(xué)氣相沉積(CVD)過程沉積非晶硅(a-Si)層；并且熱氧化該非晶硅層的一部分。
3.權(quán)利要求2的方法，其中形成覆蓋在柵極氧化物層上的納米晶存儲(chǔ)薄膜包括重復(fù)非晶硅沉積和氧化過程，形成多個(gè)多晶硅/二氧化硅的層疊。
4.權(quán)利要求3的方法，其中形成多個(gè)多晶硅/二氧化硅的層疊包括形成約2-5個(gè)多晶硅/二氧化硅的層疊.
5.權(quán)利要求2的方法，其中熱氧化一部分非晶硅包括熱氧化非晶硅層的10-80％。
6.權(quán)利要求2的方法，其中沉積該非晶硅層包括沉積一層厚度約2到10納米(nm)的非晶硅。
7.權(quán)利要求2的方法，其中沉積該非晶硅層包括以每分鐘約40到200標(biāo)準(zhǔn)立方厘米(sccm)的流量引入硅烷；將基片加熱到約500℃到600℃；在約150到250mtorr的范圍內(nèi)建立沉積氣壓；沉積約1到5分鐘。
8.權(quán)利要求2的方法，其中熱氧化該部分非晶硅層包括以每分鐘約1.6標(biāo)準(zhǔn)升(SLPM)的流速引入氧氣；以約8SLPM的流速引入氮?dú)猓粚⒒訜岬郊s700℃到1100℃；建立約為環(huán)境大氣壓的氧化氣壓；氧化持續(xù)約5到60分鐘。
9.權(quán)利要求1的方法，其中形成覆蓋柵極氧化物層的納米晶硅存儲(chǔ)薄膜包括形成直徑約1到30nm的硅納米晶。
10.權(quán)利要求1的方法，其中形成控制氧化硅層包括用化學(xué)氣相沉積(CVD)和噴涂法之一的沉積工藝沉積非晶硅；并熱氧化沉積的非晶硅。
11.權(quán)利要求1的方法，其中形成控制氧化硅層包括形成厚度約10到50nm的氧化硅層。
12.權(quán)利要求2的方法，其中形成納米晶硅存儲(chǔ)薄膜包括降低所沉積的非晶硅層的厚度；并隨著沉積的非晶硅層厚度的降低而降低納米晶硅結(jié)晶粒度。
13.權(quán)利要求2的方法，其中形成納米晶硅存儲(chǔ)薄膜包括增加熱氧化的非晶硅層部分；并且隨著層疊中二氧化硅厚度的增加而降低納米晶硅結(jié)晶粒度。
14.一種納米晶硅(Si)量子點(diǎn)存儲(chǔ)設(shè)備，該存儲(chǔ)設(shè)備包括具有硅有源層的硅基片，硅有源層具有溝道區(qū)；覆蓋在溝道區(qū)上的柵極氧化物層；覆蓋在柵極氧化物層上的納米晶硅存儲(chǔ)薄膜，包括多晶硅(poly-Si)/二氧化硅層疊；覆蓋在納米晶硅存儲(chǔ)薄膜上的控制氧化硅層；覆蓋在控制氧化物層上的柵電極；和與溝道區(qū)相鄰的硅有源層中的源/漏區(qū)域。
15.權(quán)利要求14的存儲(chǔ)設(shè)備，其中納米晶硅存儲(chǔ)薄膜包括多個(gè)多晶硅/二氧化硅層疊。
16.權(quán)利要求15的存儲(chǔ)設(shè)備，其中納米晶硅存儲(chǔ)薄膜包括約2-5個(gè)多晶硅/二氧化硅層疊。
17.權(quán)利要求15的存儲(chǔ)設(shè)備，其中每個(gè)多晶硅/二氧化硅層疊有層疊厚度，每個(gè)層疊的二氧化硅部分的厚度為層疊厚度的10-80％。
18.權(quán)利要求15的存儲(chǔ)設(shè)備，其中每個(gè)多晶硅/二氧化硅層疊的層疊厚度在約2到10納米(nm)之間。
19.權(quán)利要求14的存儲(chǔ)設(shè)備，其中納米晶硅存儲(chǔ)薄膜包括直徑約1到30nm的硅納米晶。
20.權(quán)利要求14的存儲(chǔ)設(shè)備，其中控制氧化物層的厚度為約10到50nm。
21.操作納米晶硅(Si)量子點(diǎn)存儲(chǔ)設(shè)備的一種方法，該方法包括提供具有硅基片、帶有溝道區(qū)的硅有源層、覆蓋溝道區(qū)的柵極氧化物層、覆蓋柵極氧化物層包括多晶硅(poly-Si)/二氧化硅層疊的納米晶硅薄膜、覆蓋納米晶硅薄膜的控制氧化硅層、覆蓋控制氧化物層的柵電極以及與溝道區(qū)相鄰的硅有源區(qū)中的源/漏區(qū)域的硅量子點(diǎn)存儲(chǔ)設(shè)備。將設(shè)備編程為第一存儲(chǔ)狀態(tài)；響應(yīng)該第一存儲(chǔ)狀態(tài)提供第一漏極電流；響應(yīng)第一漏極電流讀取第一存儲(chǔ)狀態(tài)；將設(shè)備編程為第二存儲(chǔ)狀態(tài)；響應(yīng)第二存儲(chǔ)狀態(tài)提供第二漏極電流，至少比第一漏極電流高6個(gè)數(shù)量級(jí)；響應(yīng)第二漏極電流讀取第二存儲(chǔ)狀態(tài)。
22.權(quán)利要求21的方法，其中提供硅量子點(diǎn)存儲(chǔ)設(shè)備包括提供具有厚度為3到10nm的柵極氧化物和厚度比柵極氧化物高約1.5到3倍的控制氧化物的設(shè)備；其中編程第一和第二存儲(chǔ)狀態(tài)包括提供小于20V的漏極電壓；并且，該方法還包括保持第一和第二存儲(chǔ)狀態(tài)超過10年。
全文摘要
已經(jīng)提供一種納米晶硅量子點(diǎn)子存儲(chǔ)設(shè)備和相關(guān)的制造方法。該方法包括形成覆蓋在硅基片有源層上的柵(隧道)氧化物層；形成覆蓋在柵氧化物層上的納米晶硅存儲(chǔ)薄膜；包括多晶硅(poly－Si)/二氧化硅層；形成覆蓋在納米晶硅存儲(chǔ)薄膜上的控制氧化硅層；形成覆蓋在控制氧化物層上的柵電極；并且，形成硅有源層中的源/漏區(qū)域。一方面，通過用化學(xué)氣相沉積(CVD)過程沉積一層非晶硅(a－Si)而形成納米晶硅存儲(chǔ)薄膜，并且熱氧化非晶硅層的一部分。通常，重復(fù)非晶硅沉積和氧化過程，形成多個(gè)多晶硅/二氧化硅層疊(即，2到5個(gè)多晶硅/二氧化硅層疊)。
文檔編號(hào)H01L29/788GK1967795SQ20061014922
公開日2007年5月23日 申請日期2006年11月17日 優(yōu)先權(quán)日2005年11月17日
發(fā)明者李庭凱, 許勝藤, L·H·斯特克 申請人:夏普株式會(huì)社