專利名稱：高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體、微傳感器制造技術(shù)領(lǐng)域，特別涉及利用三維集成電路制
造技術(shù)的一種高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法。
背景技術(shù)：
集成電路器件的不斷縮小使集成度不斷提高，目前每平方厘米的芯片面積上
能夠集成超過(guò)10億個(gè)晶體管，而金屬互連線的總長(zhǎng)度更是達(dá)到幾十公里。這不
但使得布線變得異常復(fù)雜，更重要的是金屬互連的延遲、功耗、噪聲等都隨著特
征尺寸的降低而不斷增加，特別是全局互連的RC延遲，嚴(yán)重影響了集成電路的 性能。另外，動(dòng)態(tài)功耗與電路的負(fù)載電容值成正比，目前主流高性能微處理器的 動(dòng)態(tài)功耗中，有超過(guò)一半都是由互連線引起的。銅互連及低K介質(zhì)的使用、以及 全局互連線上增加系列緩沖器使串連電阻和寄生電容有所降低，使集成電路發(fā)展 到90nm并且總體件能有所提高，但是即使引入超低K介質(zhì)也只能維持工藝發(fā)展 到65nm節(jié)點(diǎn)，并且使電路的功耗大幅度增加。因此，金屬互連已經(jīng)取代晶體管 成為決定集成電路性能的主要因素，集成電路的發(fā)展極限不是摩爾定律的失效， 互連、成本和復(fù)雜度正在成為限制未來(lái)集成電路發(fā)展的真正瓶頸。
系統(tǒng)級(jí)芯片(SOC， System on a Chip)技術(shù)在單芯片上實(shí)現(xiàn)系統(tǒng)的全部功 能，如數(shù)字、模擬、射頻，光電以及MEMS等。SOC發(fā)展中最大的困難是不同工藝 的兼容問(wèn)題，例如不同功能模塊可能需要標(biāo)準(zhǔn)CMOS、 SiGeRF、 BiCM0S、 Bipolar、 GaAs，以及MEMS等工藝。這些制造工藝和襯底材料都不同，很難將其集成制造 在一個(gè)芯片上。即使襯底材料相同的模塊，在制造中也要考慮各電路模塊的制造 可行性、成本、以及成品率問(wèn)題。因此，目前多功能模塊的芯片仍舊是分立的。
三維集成是在平面電路基礎(chǔ)上，利用穿透襯底的三維垂直互連將多層芯片集 成，即把一個(gè)大的平面電路分為若干邏輯上相關(guān)聯(lián)的功能模塊分布在多個(gè)相鄰的 芯片層上，然后通過(guò)穿透襯底的三維垂直互連實(shí)現(xiàn)多層芯片集成。三維互連能夠 實(shí)現(xiàn)不同功能、不同工藝的多芯片的垂直集成，大幅度降低全局互連的長(zhǎng)度，從而大幅度降低互連延遲、提高集成電路速度、減少芯片的功耗。三維互連可以集 成多層不同工藝或不同襯底材料的集成電路，為異質(zhì)芯片的soc提供了良好的解 決方案。三維互連都是物理互連，能夠解決多芯片異質(zhì)集成、高帶寬通信和互連 造成的延遲和噪聲等問(wèn)題，這些特點(diǎn)使其成為解決平面集成電路所面臨的瓶頸問(wèn) 題的最可行手段。
實(shí)現(xiàn)三維集成電路首先需要實(shí)現(xiàn)穿透半導(dǎo)休圓片襯底的三維互連線，這是三 維集成技術(shù)的核心。目前實(shí)現(xiàn)三維互連的技術(shù)主要包括基于通孔的實(shí)現(xiàn)方式和基 于盲孔的實(shí)現(xiàn)方式。
基于盲孔的實(shí)現(xiàn)方法填充單面開口的孔，而后通過(guò)減薄等操作獲得穿透半導(dǎo) 體層的互連線，利用單面刻蝕和大馬士革電鍍實(shí)現(xiàn)互連。半導(dǎo)體圓片保持原來(lái)的 厚度，可操作性好，在互連線填充好之后可以借助與輔助圓片健合、并減薄制作 有垂直互連線的半導(dǎo)體圓片而獲得穿透襯底的三維互連，可以獲得很薄的襯底 層， 一般在十幾微米到幾十微米。但是由于只能采用大馬士革電鍍，很容易形成 互連線內(nèi)部的孔洞和縫隙。
基于通孔的實(shí)現(xiàn)方法在填充垂直互連線之前首先獲得穿透襯底.的通孔，可以 進(jìn)行雙面操作，即在單面電鍍封死通孔開口后利用自底向上電鍍的方式填充銅。 這種方法填充通孔容易，但是為了保證半導(dǎo)體圓片的可操作性，單層半導(dǎo)體圓片
的厚度往往超過(guò)200微米，即使垂直互連線的深寬比高達(dá)20，互連線的橫向尺寸 也在10微米以上，限制了互連線密度的提高。
解決的一種方法是在半導(dǎo)體圓片的正面先制作電鍍種子層，而后通過(guò)輔助圓 片的臨時(shí)鍵合，對(duì)半導(dǎo)體圓片進(jìn)行減薄處理，之后再進(jìn)行深反應(yīng)離子刻蝕(DRIE) 獲得深孔，接再進(jìn)行絕緣層的淀積并對(duì)孔底部的絕緣層選擇性刻蝕掉，保持側(cè)壁 的絕緣效果，最后采用自底向上的電鍍方式，獲得高密度垂直互連，這種方式對(duì) 應(yīng)的問(wèn)題是，深刻蝕時(shí)候會(huì)在種子層位置產(chǎn)生橫向鉆蝕，很難控制，另外深孔的 側(cè)壁絕緣層生長(zhǎng)都很困難而又加上一步生長(zhǎng)之后的選擇性刻蝕，很難保證互連線 對(duì)襯底的絕緣效果。

發(fā)明內(nèi)容
本發(fā)明的目的是為解決以上各種三維集成電路實(shí)現(xiàn)方式所出現(xiàn)的問(wèn)題而提 供一種高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法，所述技術(shù)方案包括 步驟A:在制作好普通集成電路或者微型傳感器的第一層半導(dǎo)體圓片正面進(jìn)
行DRIE深反應(yīng)離子刻蝕，獲得DRIE深孔；
步驟B:在所述第一層半導(dǎo)體圓片正面淀積絕緣層、擴(kuò)散阻擋層以及電鍍種 子層；
歩驟C:在所述第一層半導(dǎo)體圓片正面進(jìn)行電鍍，將DRIE深孔的開口封死； 步驟D:將所述第一層半導(dǎo)體圓片與輔助圓片臨時(shí)鍵合，并對(duì)該半導(dǎo)體圓片
進(jìn)行背面減薄，使所述DRIE深孔從背面露出形成DRIE通孔；
步驟E:在所述第一層半導(dǎo)體圓片背面淀積絕緣層、擴(kuò)散阻擋層以及電鍍種
子層，使其從該半導(dǎo)體圓片背面進(jìn)入DRIE深孔的內(nèi)部
步驟F:采用自底向上的電鍍工藝，將第一層半導(dǎo)體圓片上的DRIE通孔填滿 導(dǎo)電金屬形成高深寬比的三維垂直互連；
步驟G:用電鍍方法在第一層半導(dǎo)體圓片背面制作金屬凸點(diǎn)，并通過(guò)凸點(diǎn)鍵 合的方式與第二層半導(dǎo)體圓片實(shí)現(xiàn)物理和電的連接，之后刻蝕臨時(shí)鍵合層去除輔 助圓片，實(shí)現(xiàn)兩層圓片的垂直集成。
所述半導(dǎo)體圓片使用硅、鍺硅、砷化鎵或者絕緣體上硅(SOI)作為制作電 路的襯底材料。
所述步驟D中背面減薄操作采用機(jī)械研磨、化學(xué)機(jī)械拋光(CMP)、化學(xué)腐蝕、 等離子刻蝕等獨(dú)立或組合的方式。
所述歩驟D中半導(dǎo)體圓片與輔助圓片的鍵合采用有機(jī)高分子材料作為中間層。
所述歩驟F中自底向上電鍍填充通孔的金屬材料為銅、鎢，或其他可以實(shí)施 電鍍工藝的金屬材料。
所述步驟G還包括使用有機(jī)物填充所述的第一層半導(dǎo)體圓片與所述第二層 半導(dǎo)體圓片之間的鍵合凸點(diǎn)之外的縫隙，并進(jìn)行固化。
所述歩驟G中還包括所述凸點(diǎn)的材料為銅、錫、金、銦或鉛中的一種或多種材料，或它們中任意兩種或多種構(gòu)成的合金材料。
所述方法還包括將所述第一層半導(dǎo)體圓片和所述第二層半導(dǎo)體圓片構(gòu)成的 三維集成電路作為新的半導(dǎo)體圓片，重復(fù)執(zhí)行所述步驟A至所述步驟G，實(shí)現(xiàn)多 層半導(dǎo)體圓片構(gòu)成的三維集成電路。
本發(fā)明提供的技術(shù)方案具有如下優(yōu)點(diǎn)采取減薄前先DRIE刻蝕的方式，避 免了常規(guī)方法深孔底部的橫向鉆蝕，消除刻蝕速度對(duì)深孔尺、t的依賴；在減薄之
前在正面淀積絕緣層、擴(kuò)散阻擋層以及電鍍種f層，在減薄之后再?gòu)谋趁娴矸e絕 緣層、擴(kuò)散阻擋層以及電鍍種子層，這種雙面淀積不需要進(jìn)行底部選擇性刻蝕， 并能夠?qū)崿F(xiàn)高深寬比通孔內(nèi)的絕緣層和擴(kuò)散阻擋層覆蓋，解決高深寬比通孔內(nèi)部
絕緣層、擴(kuò)散阻擋層以及電鍍種子層難以淀積的問(wèn)題；并采用自底向上電鍍填充 通孔的工藝克服單面大馬士革電鍍高深寬比結(jié)構(gòu)容易出現(xiàn)縫隙的問(wèn)題，可以降低 高深寬比通孔內(nèi)填充的難度，實(shí)現(xiàn)高深刻比的三維互連，有效降低工藝的難度， 避免空洞和縫隙；借助輔助圓片使單層半導(dǎo)體圓片可以很薄，能夠?qū)崿F(xiàn)高密度三 維垂直互連。


圖1是本發(fā)明實(shí)施例對(duì)應(yīng)的三維互連和三維集成電路的實(shí)現(xiàn)方法流程圖； 圖2是本發(fā)明實(shí)施例對(duì)應(yīng)的半導(dǎo)體圓片Wl的示意圖3是本發(fā)明實(shí)施例對(duì)應(yīng)的對(duì)圖2中的半導(dǎo)體圓片Wl正面淀積保護(hù)層13， 然后進(jìn)行深反應(yīng)離子刻蝕(DRIE)獲得深孔14的示意圖4是本發(fā)明實(shí)施例對(duì)應(yīng)的在圖3中的半導(dǎo)體圓片Wl正面進(jìn)行絕緣層、擴(kuò) 散阻擋層15和電鍍種子層16淀積之后的示意圖5是本發(fā)明實(shí)施例對(duì)應(yīng)的對(duì)圖4中的半導(dǎo)體圓片Wl正面進(jìn)行電鍍將DRIE 深孔14的正面開口封死的示意圖6是本發(fā)明實(shí)施例對(duì)應(yīng)的使用臨時(shí)鍵合材料Bl將圖5中的半導(dǎo)體圓片Wl 與輔助圓片Cl鍵合之后的示意圖7是本發(fā)明實(shí)施例對(duì)應(yīng)的將圖6中半導(dǎo)體圓片Wl進(jìn)行背面減薄將DRIE深 孔14從背面露出形成通孔，然后從背面淀積絕緣層和擴(kuò)散阻擋層的示意圖8是本發(fā)明實(shí)施例對(duì)應(yīng)的對(duì)圖7中的DRIE通孔14，利用自底向上電鍍技
術(shù)填滿導(dǎo)電金屬18形成高深寬比三維垂直互連的示意圖9是本發(fā)明實(shí)施例對(duì)應(yīng)的在圖8中半導(dǎo)體圓片Wl背面制作供鍵合使用的 金屬凸點(diǎn)19之后的示意圖10是本發(fā)明實(shí)施例對(duì)應(yīng)的將圖9中所示半導(dǎo)體圓片Wl與第二層半導(dǎo)體圓 片W2通過(guò)凸點(diǎn)鍵合的方式結(jié)合在一起，并在凸點(diǎn)之外的區(qū)域填充有機(jī)材料FL， 最后將輔助圓片去除之后的不意圖11是本發(fā)明實(shí)施例對(duì)應(yīng)的在圖10中半導(dǎo)體圓片正面進(jìn)行金屬再布線并制
作供新的半導(dǎo)體層垂直集成的鍵合凸點(diǎn)或者封裝焊盤10之后的示意圖12是在本發(fā)明實(shí)施例對(duì)應(yīng)方法之下獲得的三層疊加的三維集成電路示意圖。
具體實(shí)施例方式
本發(fā)明提供一種高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法，為使本
發(fā)明的目的、本發(fā)明通過(guò)先DRIE深刻蝕然后鍵合輔助圓片并減薄器件圓片，以 此實(shí)現(xiàn)不同深寬比通孔的一致性刻蝕并避免橫向刻蝕，利用雙面淀積絕緣層、擴(kuò) 散阻擋層以及電鍍種子層，解決高深寬比通孔內(nèi)部絕緣層、擴(kuò)散阻擋層以及電鍍 種子層難以淀積的問(wèn)題，并采用自底向上電鍍填充通孔的工藝克服單面大馬士革 電鍍高深寬比結(jié)構(gòu)容易出現(xiàn)縫隙的問(wèn)題。
下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方式作進(jìn)二步地詳細(xì)描述。本發(fā)明實(shí)施例提供 一種簡(jiǎn)單易行的基于電鍍互連的三維集成電路實(shí)現(xiàn)方法，該方法可以有效地實(shí)現(xiàn)
單層很薄且非常緊湊的三維集成電路。 '
圖1示出了本實(shí)施例提供的一種三維互連和三維集成電路的實(shí)現(xiàn)方法；圖2
所示為本實(shí)施例所使用的半導(dǎo)體圓片，其包括了制作好集成電路或微傳感器器件
的半導(dǎo)體襯底Wl、半導(dǎo)體襯底Wl之上的多層金屬互連12以及互連線的層間介質(zhì) 層或者表面鈍化層ll，其中，半導(dǎo)體襯底材料可以是硅、鍺硅、砷化鎵(GaAs) 或者絕緣體上硅(SOI)。以圖2提供的半導(dǎo)體圓片為基礎(chǔ)實(shí)現(xiàn)二層電路垂直集成 為例，三維集成電路的實(shí)現(xiàn)方法包括以下步驟
步驟1一01:在制作好集成電路或者微型傳感器和MEMS的半導(dǎo)體襯底Wl的
表面鈍化層11之上淀積刻蝕保護(hù)層13，之后以保護(hù)層13為硬掩模進(jìn)行表面鈍化 層11的干法刻蝕以及襯底材料Wl的DRIE刻蝕獲得深孔14，如圖3所示。
其中，保護(hù)層13可以是但不限于二氧化硅、氮化硅、光刻膠或者金屬材料。 保護(hù)層的淀積方法可以采用現(xiàn)有技術(shù)中的低壓化學(xué)汽相淀積(LPCVD)、等離子體 增強(qiáng)化學(xué)汽相淀積(PECVD)或者濺射等方法。
歩驟1一02:在前述半導(dǎo)體圓片W1的正面淀積臺(tái)階覆蓋效果優(yōu)異的絕緣層和 擴(kuò)散阻擋層15，濺射電鍍種子層16，如圖4所示。
在本實(shí)施例中，希望絕緣層的淀積具有很好的臺(tái)階覆蓋效果，以確保最終垂 直互連與襯底的絕緣性能，絕緣層材料可以是但不限于二氧化硅或氮化硅，阻擋 層可以是但不限于TaN等，使用的方法可以是但不限于等離子增強(qiáng)化學(xué)汽相淀積 (PECVD)。電鍍種子層的制作方法不希望有很好的臺(tái)階覆蓋性能，這里選擇了濺 射的方法，但實(shí)際實(shí)現(xiàn)時(shí)并不限于這一方法。
步驟l一03:在半導(dǎo)體襯底Wl的正面實(shí)施電鍍操作，利用深孔14開口處的 種子層發(fā)生橫向電鍍的特點(diǎn)，形成銅層17將深孔14的正面開口封死，如圖5所 示。
步驟l一04:使用臨時(shí)鍵合材料B1將圖5所示半導(dǎo)體圓片Wl的正面與輔助 圓片C1鍵合，如圖6所示。
使用的臨時(shí)鍵合材料Bl可以是但不限于是有機(jī)高分子材料或可紫外變性的 有機(jī)材料。輔助圓片Cl可以是但不限于是玻璃材料。鍵合以前可以對(duì)半導(dǎo)體圓 片W1的正面進(jìn)行化學(xué)機(jī)械拋光(CMP)，提高表面平整度。
步驟l一05:對(duì)半導(dǎo)體襯底Wl的背面進(jìn)行減薄操作，使DRIE深孔14從背面 露出，并從背面淀積絕緣層和擴(kuò)散阻擋層，如圖7所示。
對(duì)半導(dǎo)體襯底W1的背部減薄操作可以采用機(jī)械研磨、化學(xué)機(jī)械拋光(CMP)、 化學(xué)腐蝕、等離子刻蝕等獨(dú)立或組合的方式。絕緣層材料可以是但不限于二氧化 硅或氮化硅，阻擋層可以是但不限于TaN等，使用的方法可以是但不限于PECVD 或者濺射。
步驟l一06:以半導(dǎo)體襯底Wl正面的銅層17作為種子層，利用自底向上的 電鍍技術(shù)對(duì)Wl背面電鍍，由于深孔14只有底部有種子層，電鍍過(guò)程使深孔14
被金屬導(dǎo)體柱18填滿，如圖8所示。
填充通孔14的金屬需能夠電鍍制備，可以是但不限于銅、鎢等金屬。
歩驟l一07:在半導(dǎo)體襯底Wl的背面制作供鍵合使用的金屬凸點(diǎn)19，如圖9所示。
這里用于填充深孔和制作凸點(diǎn)的金屬材料可以是銅、錫、金、銦或鉛中的一
種或幾種材料，或它們中任意兩種及多種構(gòu)成的合金材料，但不限于這幾種，本 實(shí)施例以銅材料為例進(jìn)行說(shuō)明。
歩驟1一08:將半導(dǎo)體襯底W1，通過(guò)金屬凸點(diǎn)19與普通半導(dǎo)體襯底W2的近 似金屬凸點(diǎn)鍵合，并在鍵合凸點(diǎn)之外的縫隙填充高分子聚合物材料FL，最終去除 輔助圓片C1，實(shí)現(xiàn)兩層半導(dǎo)體圓片的物理和電的垂直連接，如圖10所示。
步驟l一09:在半導(dǎo)體襯底W1的正面進(jìn)行金屬再布線，并制作供新的半導(dǎo)體 層垂直集成時(shí)使用的金屬凸點(diǎn)或者封裝焊盤10，獲得兩層疊加的三維集成電路或 者為更進(jìn)一步的三維集成做準(zhǔn)備，如圖11所示。
以上步驟完成之后就實(shí)現(xiàn)了兩層電路的三維集成。應(yīng)用本發(fā)明實(shí)施例提供的 方法，重復(fù)以上歩驟就可以實(shí)現(xiàn)多層電路垂直疊加的三維集成電路。并且對(duì)襯底 材料的種類和晶格取向沒(méi)有要求，具有很好的通用性。
圖12示出了使用上述方法實(shí)現(xiàn)的三層疊加的三維集成電路示意圖，其中， Wl表示制作好集成電路(或微型傳感器、MEMS結(jié)構(gòu))的半導(dǎo)體襯底；W2表示具 有通常厚度的處于最底部的帶有集成電路(或MEMS結(jié)構(gòu))的半導(dǎo)體襯底；W3表 示制作好集成電路(或MEMS結(jié)構(gòu))的處于最高層的半導(dǎo)體襯底；10、 20、 30分 別表示半導(dǎo)體襯底W1、 W2、 W3正面的鍵合凸點(diǎn)或者封裝焊盤(最上層的正面)； 12、 22、 32分別表示半導(dǎo)體襯底W1、 W2、 之上的多層互連；18、 38分別表示 在半導(dǎo)體襯底Wl和W3上制作的三維互連金屬柱；19、 39分別表示在半導(dǎo)體襯底 Wl、 W3背面制作的鍵合凸點(diǎn)；FL表示凸點(diǎn)鍵合完成之后在鍵合面除凸點(diǎn)位置之 外區(qū)域填充的有機(jī)材料。以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精 神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù) 范圍之內(nèi)。
權(quán)利要求
1.一種高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法，其特征在于，實(shí)現(xiàn)該方法的步驟如下步驟A在制作好普通集成電路或者微型傳感器的第一層半導(dǎo)體圓片正面進(jìn)行DRIE深反應(yīng)離子刻蝕，獲得DRIE深孔；步驟B在所述第一層半導(dǎo)體圓片正面淀積絕緣層、擴(kuò)散阻擋層以及電鍍種子層；步驟C在所述第一層半導(dǎo)體圓片正面進(jìn)行電鍍，將DRIE深孔的開口封死；步驟D將所述第一層半導(dǎo)體圓片與輔助圓片臨時(shí)鍵合，并對(duì)該半導(dǎo)體圓片進(jìn)行背面減薄，使所述DRIE深孔從背面露出形成DRIE通孔；步驟E在所述第一層半導(dǎo)體圓片背面淀積絕緣層、擴(kuò)散阻擋層以及電鍍種子層，使其從該半導(dǎo)體圓片背面進(jìn)入DRIE深孔的內(nèi)部；步驟F采用白底向上的電鍍工藝，將第一層半導(dǎo)體圓片上的DRIE通孔填滿導(dǎo)電金屬形成高深寬比的三維垂直互連；步驟G用電鍍方法在第一層半導(dǎo)體圓片背面制作金屬凸點(diǎn)，并通過(guò)凸點(diǎn)鍵合的方式與第二層半導(dǎo)體圓片實(shí)現(xiàn)物理和電的連接，之后刻蝕臨時(shí)鍵合層去除輔助圓片，實(shí)現(xiàn)兩層圓片的垂直集成。
2. 根據(jù)權(quán)利要求1所述高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法， 其特征在于，所述半導(dǎo)體圓片使用硅、鍺硅、砷化鎵或者絕緣體上硅SOI作為制作電路的襯底材料。
3. 根據(jù)權(quán)利要求1所述高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法， 其特征在于，所述步驟D中背面減薄操作采用機(jī)械研磨、化學(xué)機(jī)械拋光CMP、化 學(xué)腐蝕和等離子刻蝕的獨(dú)立或組合的方式。
4. 根據(jù)權(quán)利要求1所述高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法， 其特征在于，所述歩驟D中半導(dǎo)體圓片與輔助圓片的臨時(shí)鍵合采用有機(jī)高分子材 料作為中間層。
5. 根據(jù)權(quán)利要求1所述高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法， 其特征在于，所述步驟F中自底向上電鍍填充通孔的金屬材料為銅、鵒，或其他 可以實(shí)施電鍍工藝的金屬材料。
6. 根據(jù)權(quán)利要求1所述高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法，其特征在于，所述步驟G還包括使用有機(jī)物填充所述的第一層半導(dǎo)體圓片與所 述第二層半導(dǎo)體圓片之間的鍵合凸點(diǎn)之外的縫隙，并進(jìn)行固化。
7. 根據(jù)權(quán)利要求1所述高深寬比二維垂直互連及三維集成電路的實(shí)現(xiàn)方法，其特征在于，所述步驟G中還包括所述凸點(diǎn)的材料為銅、錫、金、銦或鉛中的 一種或多種材料，或它們中任意兩種或多種構(gòu)成的合金材料。
8. 根據(jù)權(quán)利要求1所述高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法，其特征在于，該方法還包括將所述第一層半導(dǎo)體圓片和所述第二層半導(dǎo)體圓片構(gòu)成的三維集成電路作為新的半導(dǎo)體圓片，重復(fù)執(zhí)行所述步驟A至所述步驟G，實(shí)現(xiàn)多層半導(dǎo)體圓片構(gòu)成的三維集成電路。
全文摘要
本發(fā)明公開了屬于半導(dǎo)體制造技術(shù)和微型傳感器制造技術(shù)領(lǐng)域的一種高深寬比三維垂直互連及三維集成電路的實(shí)現(xiàn)方法。所述方法包括在制作好平面集成電路或者微型傳感器的半導(dǎo)體圓片正面進(jìn)行深反應(yīng)離子刻蝕，獲得深孔；在正面淀積絕緣層、擴(kuò)散阻擋層以及電鍍種子層；將該半導(dǎo)體圓片電鍍面與輔助圓片臨時(shí)鍵合，并對(duì)該半導(dǎo)體圓片背面減薄使DRIE深孔從背面露出；背面淀積絕緣層、擴(kuò)散阻擋層以及電鍍種子層；進(jìn)行自底向上的電鍍過(guò)程，將DRIE深孔填滿形成高深寬比三維垂直互連；去除輔助圓片，實(shí)現(xiàn)兩層圓片的垂直集成；重復(fù)以上步驟，實(shí)現(xiàn)更多層的三維集成電路。本發(fā)明降低了填充高深寬比通孔的工藝難度。簡(jiǎn)化了制造過(guò)程，保證了成品率。
文檔編號(hào)H01L21/02GK101179037SQ20071017884
公開日2008年5月14日 申請(qǐng)日期2007年12月6日 優(yōu)先權(quán)日2007年12月6日
發(fā)明者劉理天, 宋崇申, 王喆垚, 堅(jiān) 蔡, 陳倩文 申請(qǐng)人:清華大學(xué)