專利名稱：Mosfet和用于制造mosfet的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種MOSFET和用于制造MOSFET的方法。
背景技術(shù)：
傳統(tǒng)上，已知使用碳化硅(SiC)的半導(dǎo)體器件(例如，下文中被稱作專利文獻(xiàn)1的 W001/018872)。專利文獻(xiàn)1描述了使用具有幾乎{03-38}的面取向的4H(六邊形)多晶型 的SiC襯底以形成金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(M0SFET)。還描述了，在MOSFET中 通過干氧化(熱氧化)的方式來形成柵氧化物膜。專利文獻(xiàn)1描述了這種MOSFET實(shí)現(xiàn)大 的溝道遷移率(大致100cm7Vs)?，F(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1 :W0 01/01887
發(fā)明內(nèi)容
本發(fā)明要解決的問題然而，作為分析和觀察的結(jié)果，本發(fā)明的發(fā)明人已發(fā)現(xiàn)，上述MOSFET中的溝道遷 移率有時(shí)不會(huì)足夠大。當(dāng)溝道遷移率不大時(shí)，因此不能穩(wěn)定表現(xiàn)出采用SiC的半導(dǎo)體器件 的優(yōu)良特性。本發(fā)明致力于解決上述問題，并且本發(fā)明的目的在于提供具有提高的溝道遷移率 的MOSFET和用于制造這種MOSFET的方法。解決問題的手段本發(fā)明的發(fā)明人積極診斷什么致使溝道遷移率小，以便如上所述以良好的再現(xiàn)性 實(shí)現(xiàn)MOSFET中的大溝道遷移率。結(jié)果，已實(shí)現(xiàn)本發(fā)明。具體來講，本發(fā)明的發(fā)明人已發(fā)現(xiàn)， 由于柵絕緣膜與位于柵絕緣膜下方的SiC半導(dǎo)體膜之間的界面中存在的捕獲(下文中，還 被稱作“界面態(tài)”或“界面態(tài)密度”)導(dǎo)致溝道遷移率變小。為了實(shí)現(xiàn)這種界面態(tài)影響減小 的M0SFET，本發(fā)明的發(fā)明人已進(jìn)行積極研究并因此實(shí)現(xiàn)了本發(fā)明。具體來講，根據(jù)本發(fā)明的一個(gè)方面的MOSFET包括碳化硅(SiC)襯底，所述碳化硅 襯底的主表面具有相對于{0001}面不小于50°且不大于65°的偏離角；半導(dǎo)體層，所述 半導(dǎo)體層形成在SiC襯底的所述主表面上；以及絕緣膜，所述絕緣膜形成為與所述半導(dǎo)體 層的表面接觸并且具有不小于30nm且不大于46nm的厚度，所述MOSFET (1、3)具有不大于 2. 3V的閾值電壓。用于制造MOSFET的根據(jù)本發(fā)明的一個(gè)方面的方法，所述方法包括如下步驟準(zhǔn)備 碳化硅(SiC)襯底，所述碳化硅襯底具有的主表面具有相對于{0001}面不小于50°且不大 于65°的偏離角；在所述SiC襯底的所述主表面上形成半導(dǎo)體層；以及形成絕緣膜，所述絕 緣膜與所述半導(dǎo)體層的表面接觸并且具有不小于30nm且不大于46nm的厚度，所述MOSFET 具有的閾值電壓為2. 3V或更小。
根據(jù)本發(fā)明的另一方面的M0SFET，所述MOSFET包括碳化硅(SiC)襯底，所述碳 化硅襯底具有的主表面具有相對于{0001}面不小于50°且不大于65°的偏離角；半導(dǎo)體 層，所述半導(dǎo)體層形成在所述SiC襯底的所述主表面上；以及絕緣膜，所述絕緣膜形成為與 所述半導(dǎo)體層的表面接觸并且具有大于46nm且不大于IOOnm的厚度，所述MOSFET具有大 于2. 3V且不大于4. 9V的閾值電壓。用于制造MOSFET的根據(jù)本發(fā)明的另一方面的方法，所述方法包括如下步驟準(zhǔn)備 碳化硅(SiC)襯底，所述碳化硅襯底具有的主表面具有相對于{0001}面不小于50°且不大 于65°的偏離角；在所述SiC襯底的所述主表面上形成半導(dǎo)體層；以及形成絕緣膜，所述絕 緣膜與所述半導(dǎo)體層的表面接觸并且具有大于46nm且不大于IOOnm的厚度，所述MOSFET 具有大于2. 3V且不大于4. 9V的閾值電壓。本發(fā)明的發(fā)明人集中關(guān)注與界面態(tài)有關(guān)的閾值電壓，并且積極研究閾值電壓的范 圍來提高遷移率。結(jié)果，本發(fā)明的發(fā)明人已發(fā)現(xiàn)，通過在絕緣層具有的厚度不小于30nm且 不大于46nm時(shí)將閾值電壓設(shè)定為不大于2. 3V并且在絕緣層具有的厚度大于46nm且不大 于IOOnm時(shí)將閾值電壓設(shè)定為大于2. 3V且不大于4. 9V，在絕緣膜和半導(dǎo)體層之間的界面附 近，可以以良好的再現(xiàn)性來減小界面態(tài)密度。以此方式，用作反轉(zhuǎn)溝道層的載流子的大部分 都可以避免被捕獲于面對絕緣膜的區(qū)域處的半導(dǎo)體層內(nèi)的界面態(tài)中。因此，溝道遷移率可 以提尚。偏離角的下限被設(shè)定為50°，這是因?yàn)橛^察到在從偏離角為43. 3°的(01_14)面 到偏離角為51. 5°的(01-13)面的過程中，隨著偏離角增大，載流子遷移率顯著增大，并且 因?yàn)樵?01-14)面和(01-13)面之間的偏離角范圍內(nèi)不存在自然面。另外，偏離角的上限被設(shè)定為65°，這是因?yàn)橛^察到在從偏離角為62. 1°的 (01-12)面到偏離角為90°的(01-10)面的過程中，隨著偏離角增大，載流子遷移率顯著減 小，并且因?yàn)樵?01-12)面和(01-10)面之間的偏離角范圍內(nèi)不存在自然面。在此，術(shù)語“閾值電壓”是指當(dāng)受主密度轉(zhuǎn)變成IXlO16cnT3時(shí)的閾值電壓。在上述一個(gè)方面和其他方面中，每個(gè)MOSFET優(yōu)選地具有不大于0. 4V的亞閾值斜 率。本發(fā)明的發(fā)明人還集中關(guān)注與界面態(tài)有關(guān)的亞閾值斜率，并且積極研究亞閾值斜 率的范圍來提高遷移率。結(jié)果，本發(fā)明的發(fā)明人已發(fā)現(xiàn)，通過將亞閾值斜率設(shè)定為不大于 0. 4V/DeCade，在絕緣膜和半導(dǎo)體層之間的界面附近，可以在具有良好的再現(xiàn)性的同時(shí)減小 界面態(tài)密度。以此方式，用作反轉(zhuǎn)溝道層的載流子的大部分都可避免被捕獲于在面對絕緣 膜的區(qū)域處的半導(dǎo)體層內(nèi)的界面態(tài)中。因此，溝道遷移率可以進(jìn)一步提高。在上述一個(gè)方面和其他方面中的每個(gè)MOSFET優(yōu)選地還包括包含氮原子并且夾 在所述半導(dǎo)體層和所述絕緣膜之間的區(qū)域。在上述一個(gè)方面和其他方面中的每個(gè)MOSFET中，在所述區(qū)域中，在距離所述 半導(dǎo)體層和所述絕緣膜之間的界面的距離為IOnm或更小的部分中，氮濃度的最大值為 IXlO21Cnr3 或更大。在上述一個(gè)方面和其他方面中的用于制造MOSFET的方法中，形成所述絕緣膜的 步驟優(yōu)選地包括如下步驟通過干氧化形成所述絕緣膜；以及使用包括氮原子的氣體作為 氣氛氣體，對所述絕緣膜進(jìn)行熱處理。
本發(fā)明的發(fā)明人已發(fā)現(xiàn)，通過增大半導(dǎo)體層和絕緣膜之間的界面附近的氮原子濃 度，界面態(tài)的影響減小。這樣實(shí)現(xiàn)的MOSFDT使溝道遷移率進(jìn)一步提高。在上述一個(gè)和其他方面中的每個(gè)MOSFET中，優(yōu)選地，半導(dǎo)體層由SiC形成。SiC具 有大帶隙，具有都比硅(Si)更大的最大介電擊穿電場和導(dǎo)熱率，并且允許載流子遷移率與 硅中的一樣大。另外，在SiC中，電子的飽和漂移速度和耐壓大。因此，可以實(shí)現(xiàn)的MOSFET 具有高效率、高電壓和大電容。在上述一個(gè)和其他方面中的每個(gè)MOSFET中，SiC襯底的主表面可以具有的偏離取 向落入在<11-20>方向的士5°范圍內(nèi)。<11-20>方向代表SiC襯底中的偏離取向。由制造襯底的步驟中的切片工藝的變 化等所造成的偏離取向變化被設(shè)定為士5°，由此有利于在SiC襯底上形成外延層等。以此 方式，可以容易地制造MOSFET。在上述一個(gè)和其他方面中的每個(gè)MOSFET中，SiC襯底的主表面可以具有的偏離取 向落入在<01-10>方向的士5°范圍內(nèi)。如同上述<11-20>方向，<01-10>方向代表SiC襯底中的偏離取向。由制造襯底的 步驟中的切片工藝的變化等所造成的偏離取向變化被設(shè)定為士5°，由此有利于在SiC襯 底上形成外延層等。以此方式，可以容易地制造M0SFET。在上述一個(gè)和其他方面中的每個(gè)MOSFET中，SiC襯底的主表面可以具有相對于面 取向{03-38}不小于-3°且不大于+5°的偏離角。以此方式，可以進(jìn)一步提高溝道遷移率。在此，因此偏離角被設(shè)定為相對于面取 向{03-38}不小于-3°且不大于+5°，因?yàn)樽鳛闄z查溝道遷移率與偏離角之間的關(guān)系的結(jié) 果，在該范圍中獲得特別高的溝道遷移率。在此，“偏離角相對于面取向{03-38}不小于-3°且不大于+5° ”的狀態(tài)是指這 樣一種狀態(tài)，其中，主表面的法線在用作偏離取向的基準(zhǔn)的<01-10>方向和<0001〉方向所 限定的平面上的正交投影相對于{03-38}面的法線形成的角度不小于-3°且不大于+5°。 正值的符號(hào)對應(yīng)于其中正交投影接近于與<01-10>方向平行的情況，而負(fù)值的符號(hào)對應(yīng)于 其中正交投影接近于與<0001〉方向平行的情況。應(yīng)該注意，其主表面的面取向更優(yōu)選地基本為{03-38}并且其主表面的面取向進(jìn) 一步優(yōu)選地為{03-38}。在此，表達(dá)方式“主表面的面取向基本為{03-38}”表明，襯底主表 面的面取向包括在如下的偏離角范圍內(nèi)考慮到處理襯底的精確度等，襯底的面取向可以 基本上被視為{03-38}。這種情況下的偏離角范圍是例如偏離角相對于{03-38}為士2° 的范圍。以此方式，可以進(jìn)一步提高上述溝道遷移率。在上述一個(gè)和其他方面中的每個(gè)MOSFET中，SiC襯底的主表面相對于在<01_10> 方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏離角。如此，采用如下結(jié)構(gòu)半導(dǎo)體層和絕緣膜形成在接近(0-33-8)面的表面上，所述 (0-33-8)面是特別接近{03-38}面中的C(碳)平面的平面。以此方式，載流子遷移率顯著 提尚。在此，在本專利申請中，六方晶體的單晶碳化硅的(0001)面被限定為硅平面，而 (000-1)面被限定為碳平面。同時(shí)，“相對于在<01-10>方向上的(0-33-8)面的偏離角”是 指主表面的法線投影到用作偏離方向的基準(zhǔn)的<01-10>方向和<000-1>方向所限定的平面上的正交投影與(0-33-8)面的法線所形成的角度。正值的符號(hào)對應(yīng)于正交投影接近于與 <01-10>方向平行的情況，而負(fù)值的符號(hào)對應(yīng)于正交投影接近于與<000-1>方向平行的情 況。另外，表達(dá)方式“主表面相對于在<01-10>方向上的(0-33-8)面具有不小于-3°且不 大于+5°的偏離角”表明主表面對應(yīng)于碳平面?zhèn)忍幍钠矫?，其滿足碳化硅晶體中的上述條 件。應(yīng)該注意，在本專利申請中，(0-33-8)面包括碳平面?zhèn)忍幍牡葍r(jià)平面，由于確定了用于 限定晶面的軸，導(dǎo)致其以不同方式表達(dá)，并且(0-33-8)面不包括硅平面?zhèn)忍幍钠矫妗１景l(fā)明的效果如此，根據(jù)本發(fā)明中的MOSFET和用于制造MOSFET的方法，通過在絕緣膜具有的厚 度不小于30nm且不大于46nm時(shí)將閾值電壓設(shè)定為不大于2. 3V并且在絕緣膜具有的厚度 大于46nm且不大于IOOnm時(shí)將閾值電壓設(shè)定為大于2. 3V且不大于4. 9V，可以提高溝道遷移率。


圖1是示意性示出本發(fā)明實(shí)施例的MOSFET的橫截面圖。圖2示出本發(fā)明實(shí)施例中的{03-38}面。圖3是示出用于制造本發(fā)明實(shí)施例中的MOSFET的方法的流程圖。圖4是示出用于制造本發(fā)明實(shí)施例的MOSFET的方法中的步驟的示意性橫截面圖。圖5是示出用于制造本發(fā)明實(shí)施例的MOSFET的方法中的步驟的示意性橫截面圖。圖6是示出用于制造本發(fā)明實(shí)施例的MOSFET的方法中的步驟的示意性橫截面圖。圖7是示出用于制造本發(fā)明實(shí)施例的MOSFET的方法中的步驟的示意性橫截面圖。圖8示出第二實(shí)例中的閾值電壓與界面態(tài)之間的關(guān)系。圖9示出第三實(shí)例中的柵電壓與遷移率之間的關(guān)系。圖10是示意性示出第四實(shí)例中制造的MOSFET的橫截面圖。圖11示出第四實(shí)例中的遷移率與亞閾值斜率之間的關(guān)系。圖12是示意性示出第五實(shí)例中制造的MOS電容器的橫截面圖。圖13示出第五實(shí)例中的能量與界面態(tài)密度之間的關(guān)系。圖14示出第六實(shí)例中的溝道遷移率與界面態(tài)密度之間的關(guān)系。
具體實(shí)施例方式以下參照附圖來描述本發(fā)明的實(shí)施例。應(yīng)該注意的是，在以下提及的附圖中，相同 或相應(yīng)的部分被賦予相同的附圖標(biāo)記并且不再重復(fù)描述。還應(yīng)該注意的是，在本說明書中， 個(gè)體取向用[]表示，集合取向用 表示，個(gè)體面用0表示以及集合面用{}表示。另外， 在結(jié)晶學(xué)上，應(yīng)該通過在字?jǐn)?shù)上方添加橫線“-”來表示負(fù)指數(shù)，但是替代地，在本說明書中 通過在字?jǐn)?shù)之前添加負(fù)號(hào)來表示負(fù)指數(shù)。參照圖1，將描述本發(fā)明的一個(gè)實(shí)施例的MOSFET 1。本實(shí)施例的MOSFET 1是垂直 型 MOSFET。MOSFET 1包括襯底2、半導(dǎo)體層21、阱區(qū)23、源區(qū)M、接觸區(qū)25、絕緣膜沈、柵電極 10、源電極27、層間絕緣膜28和漏電極12。例如，襯底2是n+SiC襯底。襯底2具有的主表面相對于{0001}面具有不小于50°且不大于65°的偏離角。優(yōu)選地，其主表面是{03-38}面。在此，如圖2中所示，{03-38} 面是相對于10001}面傾斜大致55° (54. V )的面。換言之，{03-38}面是相對于<0001〉 軸的方向傾斜大致35° (35.3° )的面。應(yīng)該注意，襯底2的主表面可以具有的偏離取向落入在<11-20>方向的士5°的 范圍或<01-10>方向的士5°的范圍內(nèi)。另外，襯底2的主表面的面取向可以具有相對于 面取向103-38}不小于-3°且不大于+5°的偏離角。此外，襯底2的主表面可以相對于在 <01-10>方向上的(0-33-8)面具有不小于-3°且不大于+5°的偏離角。在這些情況下，可 以提高溝道遷移率。具體來講，通過將襯底2的主表面的面取向設(shè)定為(0-33-8)，可以更進(jìn) 一步提高溝道遷移率。在襯底2的主表面上，形成由例如η型SiC形成的半導(dǎo)體層21。阱區(qū)23中的每個(gè) 位于半導(dǎo)體層21的主表面的一部分中，以便與半導(dǎo)體層21形成ρη結(jié)。例如，阱區(qū)23是ρ 型SiC。源區(qū)M中的每個(gè)位于阱區(qū)23內(nèi)的在其主表面的一部分中，以便與阱區(qū)23形成ρη 結(jié)。例如，源區(qū)對是3比。接觸區(qū)25中的每個(gè)位于阱區(qū)23內(nèi)的在其主表面的一部分中，以 便與源區(qū)對形成ρη結(jié)。例如，接觸區(qū)25是SiC。半導(dǎo)體層21具有與源區(qū)M相同的導(dǎo)電類型(η)，并且具有的雜質(zhì)濃度低于源區(qū) M的雜質(zhì)濃度。半導(dǎo)體層21具有的厚度為例如10 μ m。不需要特別限制半導(dǎo)體層21的雜 質(zhì)濃度和源區(qū)M的雜質(zhì)濃度中哪一個(gè)更高或更低。源區(qū)M具有的雜質(zhì)濃度優(yōu)選地高于半 導(dǎo)體層21的雜質(zhì)濃度，例如，具有的雜質(zhì)濃度為1 X IO18CnT3至1 X IO20Cm-30可使用的η型 雜質(zhì)的實(shí)例是氮(N)、磷⑵等。另外，阱區(qū)23具有與半導(dǎo)體層21的導(dǎo)電類型不同的第二導(dǎo)電類型(P)。可使用 的P型雜質(zhì)的實(shí)例是鋁(Al)、硼(B)等。阱區(qū)23具有的雜質(zhì)濃度為例如5Χ IO15CnT3至 5 X IO1W30阱區(qū)23中的位于源區(qū)M與半導(dǎo)體層21之間的區(qū)域用作M0SFET1的溝道。在本 實(shí)施例中，確定其導(dǎo)電類型以形成η溝道，但是可以以與上述情況相反的方式確定第一導(dǎo) 電類型和第二導(dǎo)電類型，以形成P溝道。絕緣膜沈使半導(dǎo)體層21和柵電極10絕緣，并且在源區(qū)M和半導(dǎo)體層21之間形 成在阱區(qū)23上并與阱區(qū)23接觸。絕緣膜沈具有的厚度不小于30nm且不大于lOOnm。柵電極10形成在絕緣膜沈上，以至少面對源區(qū)M和半導(dǎo)體層21之間的阱區(qū)23。 應(yīng)該注意的是，柵電極10還可以形成在另一個(gè)區(qū)域上，只要其在阱區(qū)23上方形成以便面對 源區(qū)M和半導(dǎo)體層21之間的阱區(qū)23即可。源電極27形成在源區(qū)M和接觸區(qū)25上，并且源電極27電連接到源區(qū)M和接觸 區(qū)25。源電極27通過絕緣膜沈與柵電極10電絕緣。另外，漏電極12形成在襯底2的與其接觸半導(dǎo)體層21的表面相反的表面上，并因 此電連接到襯底2。當(dāng)絕緣膜沈具有的厚度不小于30nm且不大于46nm時(shí)，M0SFET1的閾值電壓不大 于2. 3V，優(yōu)選地，不小于1. 5V且不大于2. 3V。當(dāng)絕緣膜沈具有的厚度大于46nm且不大 于IOOnm時(shí)，MOSFET 1的閾值電壓大于2. 3V且不大于4. 9V，優(yōu)選地，不小于2. 5V且不大于 4.9V。這導(dǎo)致界面態(tài)密度減小，由此實(shí)現(xiàn)大遷移率。在此，將描述閾值電壓。閾值電壓是指在溝道中形成強(qiáng)反轉(zhuǎn)的反轉(zhuǎn)溝道層所需的最小柵電壓。閾值電壓Vth用下面的公式1表示，其中％是真空的電容率，^sie是SiC的 電容率，k是玻爾茲曼常數(shù)，T是絕對溫度，Na是受主密度，Iij是本征載流子密度，Cox是絕緣 膜電容，q是基本電荷，功函數(shù)差為Φω_Φ3，并且有效固定的電荷為Aff [公式 1]
權(quán)利要求
1.一種 MOSFET (1，3)，其包括碳化硅襯底O)，所述碳化硅襯底的主表面相對于{0001}面具有不小于50°且不大于 65°的偏離角；半導(dǎo)體層01，31)，所述半導(dǎo)體層01，31)形成在所述碳化硅襯底O)的所述主表面 上；以及絕緣膜(26)，所述絕緣膜06)形成為與所述半導(dǎo)體層(21，31)的表面相接觸并且具有 不小于30nm且不大于46nm的厚度，所述MOSFET (1，3)具有不大于2. 3V的閾值電壓。
2.根據(jù)權(quán)利要求1所述的M0SFET(1，3)，其中，所述MOSFET (1，3)具有不大于0. 4V的亞閾值斜率。
3.根據(jù)權(quán)利要求1所述的MOSFET(1，3)，其還包括一包含氮原子并且夾在所述半導(dǎo)體 層(21，31)和所述絕緣膜06)之間的區(qū)域。
4.根據(jù)權(quán)利要求3所述的M0SFET(1，3)，其中，在距離所述半導(dǎo)體層(21，31)和所述絕緣膜06)之間的界面IOnm或更近的部分處的 所述區(qū)域中，氮濃度的最大值為IXlO21Cm-3或更大。
5.根據(jù)權(quán)利要求1所述的M0SFET(1，3)，其中，所述半導(dǎo)體層01，31)由碳化硅形成。
6.根據(jù)權(quán)利要求1所述的M0SFET(1，3)，其中，所述碳化硅襯底O)的所述主表面具有在<11-20>方向的士5°范圍內(nèi)的偏離取向。
7.根據(jù)權(quán)利要求1所述的M0SFET(1，3)，其中，所述碳化硅襯底O)的所述主表面具有在<01-10>方向的士5°范圍內(nèi)的偏離取向。
8.根據(jù)權(quán)利要求7所述的M0SFET(1，3)，其中，所述碳化硅襯底( 的所述主表面的面取向相對于面取向103-38}具有不小于-3°且 不大于+5°的偏離角。
9.根據(jù)權(quán)利要求7所述的MOSFET(1，3)，其中，所述碳化硅襯底O)的所述主表面相對于在<01-10>方向上的(0-33-8)面具有不小 于-3°且不大于+5°的偏離角。
10.一種 MOSFET (1，3)，其包括碳化硅襯底O)，所述碳化硅襯底的主表面相對于{0001}面具有不小于50°且不大于 65°的偏離角；半導(dǎo)體層01，31)，所述半導(dǎo)體層01，31)形成在所述碳化硅襯底O)的所述主表面 上；以及絕緣膜(26)，所述絕緣膜06)形成為與所述半導(dǎo)體層(21，31)的表面相接觸并且具有 大于46nm且不大于IOOnm的厚度，所述MOSFET (1，3)具有大于2. 3V且不大于4. 9V的閾值電壓。
11.根據(jù)權(quán)利要求10所述的MOSFET(1，3)，其中，所述MOSFET (1，3)具有不大于0. 4V的亞閾值斜率。
12.根據(jù)權(quán)利要求10所述的MOSFET(1，3)，其還包括一包含氮原子并且夾在所述半導(dǎo) 體層01，31)和所述絕緣膜06)之間的區(qū)域。
13.根據(jù)權(quán)利要求12所述的MOSFET(1，3)，其中，在距離所述半導(dǎo)體層(21，31)和所述絕緣膜06)之間的界面IOnm或更近的部分處的 所述區(qū)域中，氮濃度的最大值為IXlO21Cm-3或更大。
14.根據(jù)權(quán)利要求10所述的MOSFET(1，3)，其中， 所述半導(dǎo)體層01，31)由碳化硅形成。
15.根據(jù)權(quán)利要求10所述的MOSFET(1，3)，其中，所述碳化硅襯底O)的所述主表面具有在<11-20>方向的士5°范圍內(nèi)的偏離取向。
16.根據(jù)權(quán)利要求10所述的MOSFET(1，3)，其中，所述碳化硅襯底O)的所述主表面具有在<01-10>方向的士5°范圍內(nèi)的偏離取向。
17.根據(jù)權(quán)利要求16所述的MOSFET(1，3)，其中，所述碳化硅襯底( 的所述主表面的面取向相對于面取向103-38}具有不小于-3°且 不大于+5°的偏離角。
18.根據(jù)權(quán)利要求16所述的MOSFET(1，3)，其中，所述碳化硅襯底O)的所述主表面相對于在<01-10>方向上的(0-33-8)面具有不小 于-3°且不大于+5°的偏離角。
19.一種用于制造MOSFET(1，3)的方法，包括以下各步驟準(zhǔn)備碳化硅襯底O)，所述碳化硅襯底的主表面相對于{0001}面具有不小于50°且不 大于65°的偏離角；在所述碳化硅襯底O)的所述主表面上形成半導(dǎo)體層01，31)；以及 形成與所述半導(dǎo)體層01，31)的表面相接觸并且具有不小于30nm且不大于46nm的厚 度的絕緣膜06)，所述MOSFET(U)具有2. 3V或更小的閾值電壓。
20.根據(jù)權(quán)利要求19所述的用于制造M0SFET(1，3)的方法，其中，形成所述絕緣膜 (26)的步驟包括如下各步驟通過干氧化形成所述絕緣膜06)；以及使用包含氮原子的氣體作為氣氛氣體對所述絕緣膜06)進(jìn)行熱處理。
21.一種用于制造MOSFET(1，3)的方法，包括如下各步驟準(zhǔn)備碳化硅襯底O)，所述碳化硅襯底的主表面相對于{0001}面具有不小于50°且不 大于65°的偏離角；在所述碳化硅襯底O)的所述主表面上形成半導(dǎo)體層01，31)；以及 形成與所述半導(dǎo)體層01，31)的表面相接觸并且具有大于46nm且不大于IOOnm的厚 度的絕緣膜06)，所述MOSFET (1,3)具有大于2. 3V且不大于4. 9V的閾值電壓。
22.根據(jù)權(quán)利要求21所述的用于制造M0SFET(1，3)的方法，其中，形成所述絕緣膜 (26)的步驟包括如下各步驟通過干氧化形成所述絕緣膜06)；以及使用包含氮原子的氣體作為氣氛氣體對所述絕緣膜06)進(jìn)行熱處理。
全文摘要
本發(fā)明提供了一種MOSFET 1。所述MOSFET 1包括碳化硅(SiC)襯底(2)，所述碳化硅襯底(2)的主表面相對于{0001}面具有不小于50°且不大于65°的偏離角；半導(dǎo)體層(21)，所述半導(dǎo)體層(21)形成在所述SiC襯底(2)的所述主表面上；以及絕緣膜(26)，所述絕緣膜(26)形成為與所述半導(dǎo)體層(21)的表面接觸。當(dāng)絕緣膜(26)具有的厚度不小于30nm且不大于46nm時(shí)，其閾值電壓不大于2.3V。當(dāng)絕緣膜(26)具有的厚度大于46nm且不大于100nm時(shí)，其閾值電壓大于2.3V且不大于4.9V。
文檔編號(hào)H01L21/336GK102150270SQ201080002562
公開日2011年8月10日 申請日期2010年3月23日 優(yōu)先權(quán)日2009年3月27日
發(fā)明者原田真, 和田圭司, 增田健良, 穗永美紗子 申請人:住友電氣工業(yè)株式會(huì)社