具有調(diào)節(jié)高度的三維主體的半導(dǎo)體器件的制作方法
【專利摘要】描述了具有調(diào)節(jié)高度的三維主體的半導(dǎo)體器件和形成這樣的器件的方法。例如，半導(dǎo)體結(jié)構(gòu)包括具有設(shè)置在襯底之上的第一半導(dǎo)體主體的第一半導(dǎo)體器件。第一半導(dǎo)體主體具有第一高度和帶有第一水平面的最上表面。半導(dǎo)體結(jié)構(gòu)還包括具有設(shè)置在襯底之上的第二半導(dǎo)體主體的第二半導(dǎo)體器件。第二半導(dǎo)體主體具有第二高度和帶有第二水平面的最上表面。第一和第二水平面是共平面的，且第一和第二高度是不同的。
【專利說明】具有調(diào)節(jié)高度的三維主體的半導(dǎo)體器件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例所處領(lǐng)域是半導(dǎo)體器件，且特別是具有調(diào)節(jié)高度的三維主體的半導(dǎo)體器件，以及形成這樣的器件的方法。

【背景技術(shù)】
[0002]在過去的幾十年中，集成電路中的特征的按比例縮小是支持不斷增長(zhǎng)的半導(dǎo)體工業(yè)的推動(dòng)力。按比例縮小到越來越小的特征在半導(dǎo)體芯片的有限基板面上實(shí)現(xiàn)功能單元的增加的密度。例如，縮小的晶體管尺寸允許增加數(shù)量的存儲(chǔ)器設(shè)備合并在芯片上，有助于所制造的產(chǎn)品具有增加的能力。然而，對(duì)于越來越多的能力的推動(dòng)并不是沒有問題。優(yōu)化每個(gè)器件的性能的必要性變得日益重要。
[0003]在集成電路器件的制造中，因?yàn)槠骷叽缋^續(xù)按比例縮小，多柵極晶體管(例如三柵極晶體管)變得更普遍。在常規(guī)工藝中，三柵極晶體管通常被制造在塊硅襯底或絕緣體上硅襯底上。在一些實(shí)例中，塊硅襯底由于它們較低的成本且因?yàn)樗鼈儗?shí)現(xiàn)較不復(fù)雜的三柵極制造工藝而是優(yōu)選的。在其它實(shí)例中，由于三柵極晶體管的提高的短溝道性能，因此絕緣體上硅襯底是優(yōu)選的。
[0004]在塊硅襯底上，當(dāng)金屬柵電極的底部與在晶體管主體的底部處的源極和漏極延伸端部(即，“鰭狀物”)對(duì)準(zhǔn)時(shí)，三柵極晶體管的制造工藝常常遇到問題。當(dāng)三柵極晶體管形成在塊襯底上時(shí)，對(duì)于最佳柵極控制以及減少短溝道效應(yīng)而言需要正確的對(duì)準(zhǔn)。例如，如果源極和漏極延伸端部比金屬柵電極深，則可能出現(xiàn)穿通?？蛇x地，如果金屬柵電極比源極和漏極延伸端部深，則結(jié)果可能是有害的柵極蓋寄生現(xiàn)象。
[0005]很多不同的技術(shù)試圖制造并依尺寸形成三維器件。然而，在這樣的半導(dǎo)體器件的Z調(diào)節(jié)的區(qū)域中仍然需要明顯的改進(jìn)。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的實(shí)施例包括具有調(diào)節(jié)高度的三維主體的半導(dǎo)體器件和形成這樣的器件的方法。
[0007]在實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括具有設(shè)置在襯底之上的第一半導(dǎo)體主體的第一半導(dǎo)體器件。第一半導(dǎo)體主體具有第一高度和帶有第一水平面的最上表面。半導(dǎo)體結(jié)構(gòu)還包括具有設(shè)置在襯底之上的第二半導(dǎo)體主體的第二半導(dǎo)體器件。第二半導(dǎo)體主體具有第二高度和帶有第二水平面的最上表面。第一和第二水平面是共平面的，且第一和第二高度是不同的。
[0008]在另一實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括具有設(shè)置在襯底之上的第一半導(dǎo)體主體的第一半導(dǎo)體器件。第一半導(dǎo)體主體具有第一高度和帶有第一水平面的最上表面。半導(dǎo)體結(jié)構(gòu)還包括具有設(shè)置在襯底之上的第二半導(dǎo)體主體的第二半導(dǎo)體器件。第二半導(dǎo)體主體具有第二高度和帶有第二水平面的最上表面。第二高度小于第一高度。半導(dǎo)體結(jié)構(gòu)還包括具有設(shè)置在襯底之上的第三半導(dǎo)體主體的第三半導(dǎo)體器件。第三半導(dǎo)體主體具有第三高度和帶有第三水平面的最上表面。第三高度小于第二高度。第一、第二和第三水平面是共平面的。
[0009]在另一實(shí)施例中，制造半導(dǎo)體結(jié)構(gòu)的方法包括由襯底的第一區(qū)域形成第一鰭狀物，第一鰭狀物具有第一高度。第二鰭狀物由襯底的第二區(qū)域形成，第二鰭狀物具有不同于第一高度的第二高度。介電層形成在第一和第二鰭狀物之下。第一和第二半導(dǎo)體器件分別由第一和第二鰭狀物形成。

【專利附圖】

【附圖說明】
[0010]圖1A示出根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件的平面圖。
[0011]圖1B示出根據(jù)本發(fā)明的實(shí)施例的如沿著a-a’軸截取的圖1A的半導(dǎo)體器件的截面圖。
[0012]圖1B’示出根據(jù)本發(fā)明的實(shí)施例的如沿著a-a’軸截取的圖1A的另一半導(dǎo)體器件的截面圖。
[0013]圖2A-2F示出根據(jù)本發(fā)明的實(shí)施例表示在制造半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面圖。
[0014]圖3示出根據(jù)本發(fā)明的實(shí)施例表示在制造半導(dǎo)體結(jié)構(gòu)的方法中的操作的截面圖。
[0015]圖4示出根據(jù)本發(fā)明的實(shí)施例表示在制造半導(dǎo)體結(jié)構(gòu)的方法中的操作的截面圖。
[0016]圖5A-5H示出根據(jù)本發(fā)明的實(shí)施例表示在制造半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面圖。
[0017]圖6示出根據(jù)本發(fā)明的一個(gè)實(shí)現(xiàn)方式的計(jì)算設(shè)備。

【具體實(shí)施方式】
[0018]描述了具有調(diào)節(jié)高度的三維主體的半導(dǎo)體器件和形成這樣的器件的方法。在下面的描述中，闡述了很多特定的細(xì)節(jié)，例如特定的集成和材料狀況，以便提供對(duì)本發(fā)明的實(shí)施例的徹底理解。對(duì)本領(lǐng)域技術(shù)人員將明顯，本發(fā)明的實(shí)施例可在沒有這些特定細(xì)節(jié)的情況下被實(shí)施。在其它實(shí)例中，公知的特征(例如集成電路設(shè)計(jì)布局)沒有被詳細(xì)地描述，以便不沒有必要地使本發(fā)明的實(shí)施例難理解。此外，應(yīng)理解的是，在附圖中示出的各種實(shí)施例是例證性表示，且不一定按比例繪制。
[0019]本發(fā)明的一個(gè)或多個(gè)實(shí)施例實(shí)際上目的在于在公共襯底內(nèi)制造的多個(gè)器件的硅高度(Hsi)調(diào)節(jié)。這樣的實(shí)施例可實(shí)現(xiàn)具有變化的Z(例如變化的活性區(qū)面積)的器件的制造。在一個(gè)這樣的實(shí)施例中，在鰭狀物圖案化操作期間確定將被包括在特定的三維器件中的活性區(qū)的高度，其中為了給定的Z (也被稱為Zwa，或活性區(qū)的寬度的Z)將特定的高度圖案化?？蓪⒕哂性谀承┢骷?nèi)的不同數(shù)量的半導(dǎo)體主體高度的器件都制造在公共襯底上。
[0020]本發(fā)明的實(shí)施例可被描述為選擇性高度去除，或被描述為在活性區(qū)圖案化期間的預(yù)定制造高度。不管怎樣看，在其中具有第一活性區(qū)高度的具有第一 Z值的第一器件可被制造在與具有第二活性區(qū)高度的具有第二Z值的第二器件相同的襯底上。針對(duì)與其它三維器件作類比，變化的高度可被視為Z調(diào)節(jié)或Hsi (硅高度)調(diào)節(jié)。在實(shí)施例中，隔離物技術(shù)用于選擇待制造的高度并在給定的鰭狀物結(jié)構(gòu)中作為活性擴(kuò)散而被包括。
[0021]在電路設(shè)計(jì)中，實(shí)現(xiàn)能夠平衡各種晶體管相對(duì)于彼此的驅(qū)動(dòng)強(qiáng)度以便優(yōu)化N/P比的能力將是關(guān)鍵的。這樣的優(yōu)化可實(shí)現(xiàn)魯棒性電路功能和/或提高電路性能與功率折衷。在SRAM存儲(chǔ)器單元設(shè)計(jì)中，Vccmin通過具有正確的單元平衡而被強(qiáng)烈地影響或受到影響。晶體管驅(qū)動(dòng)強(qiáng)度一般通過選擇晶體管寬度(在3D FinFET、三柵極或納米線器件的情況中是Zwa)來改變。在平面器件中，可在設(shè)置期間通過繪制較短或較長(zhǎng)的物理寬度(Z)來容易調(diào)節(jié)晶體管驅(qū)動(dòng)強(qiáng)度。相反，對(duì)于三柵極或FinFET器件而言，晶體管Z通常通過選擇每個(gè)器件的鰭狀物的數(shù)量而改變。然而，隨著鰭狀物變得越高，對(duì)于這樣量化的鰭狀物計(jì)數(shù)的可用Z將以越大的定量增量而顯現(xiàn)，從而導(dǎo)致未優(yōu)化的電路操作的可能性。
[0022]因此，本文描述的一個(gè)或多個(gè)實(shí)施例涉及在被形成來保護(hù)活性區(qū)并暴露選定區(qū)以轉(zhuǎn)換成介電材料(例如氧化物)的鰭狀物側(cè)壁周圍的隔離物的構(gòu)造。被隔離物保護(hù)的活性區(qū)的高度最終對(duì)應(yīng)于對(duì)給定器件制造的活性區(qū)的高度。在實(shí)施例中，在同一襯底上制造的一對(duì)器件的活性區(qū)的高度不同，從而實(shí)現(xiàn)兩個(gè)器件的活性區(qū)(因而Z)的調(diào)節(jié)。因此，一個(gè)鰭狀物的Hsi與同一晶片上的另一鰭狀物獨(dú)立地被調(diào)節(jié)。在實(shí)施例中，這樣的調(diào)節(jié)允許單個(gè)SRAM模板的制造，以支持各種不同的工藝變形(例如SP、LP、GP)而不對(duì)現(xiàn)有的板組進(jìn)行改變。
[0023]在實(shí)施例中，被提供來實(shí)現(xiàn)高度調(diào)節(jié)的方法涉及從底部向上在擴(kuò)散鰭狀物區(qū)域中的切口，這與在替換的柵極工藝流程中從頂部切割擴(kuò)散鰭狀物的方法相比，實(shí)現(xiàn)了寄生電容的減小。在一個(gè)實(shí)施例中，通過使用鰭狀物下氧化(UFO)工藝來進(jìn)行具有塊硅起始材料的子鰭狀物的隔離。與在導(dǎo)致整個(gè)產(chǎn)品管芯上的恒定的鰭狀物高度相反，具有調(diào)節(jié)高度的隔離物形成允許使用該方法來提供變化的活性區(qū)或主體高度。在特定的這樣的實(shí)施例中，在鰭狀物蝕刻區(qū)域處執(zhí)行高度的調(diào)節(jié)，其中在源極區(qū)和漏極區(qū)之下以及在溝道之下進(jìn)行去除。結(jié)合下面的圖2A-2F、3、4和5A-5H來描述關(guān)于特定方法的更多細(xì)節(jié)。
[0024]因此，在一個(gè)方面，在公共襯底上的具有高度調(diào)節(jié)的器件由本文描述的方法來提供。在示例中，圖1A示出根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件100和100’的平面圖。圖1B示出如沿著a-a’軸截取的圖1A的半導(dǎo)體器件100的截面圖。圖1B’示出如沿著a_a’軸截取的圖1A的半導(dǎo)體器件100’的截面圖。
[0025]參考圖1A，半導(dǎo)體器件100或100’包括設(shè)置在襯底(在圖1B和1B’中被示為102)之上的半導(dǎo)體主體104或104’。半導(dǎo)體主體104或104’包括在柵極堆疊體108或108’之下的溝道區(qū)。半導(dǎo)體主體104或104’還包括在溝道區(qū)的任一側(cè)上的一對(duì)源極區(qū)和漏極區(qū)106 或 106，。
[0026]參考圖1B，半導(dǎo)體器件100具有高度(H)和最上表面，該最上表面為水平面105。參考圖1B’，半導(dǎo)體器件100’具有高度(H’)和最上表面，該最上表面為水平面105’。參考圖1B和1B’，半導(dǎo)體器件100和100’形成在公共襯底102之上。水平面105和105’是共平面的。然而，高度H和H’是不同的。因此，在實(shí)施例中，公共襯底102在其上設(shè)置有不同的半導(dǎo)體主體高度的器件。應(yīng)理解，本文的實(shí)施例可在器件之間實(shí)現(xiàn)任何高度差異，只要高度不同，且因此具有不同的Z。
[0027]參考圖1A、1B和1B’，半導(dǎo)體器件100或100’還包括設(shè)置在襯底102和每個(gè)半導(dǎo)體主體104或104’之間的中間介電層130和130’。在實(shí)施例中，中間介電層是這兩個(gè)器件所共有的，且因此130和130’在整個(gè)公共襯底102上是連續(xù)的。中間介電層130或130’可以是用于提供調(diào)節(jié)的高度結(jié)構(gòu)的制造工藝的人工制品。應(yīng)理解，雖然可能在部分制造期間存在，然而任何中間介電層130或130’可在半導(dǎo)體器件的完成之前被去除。
[0028]在實(shí)施例中，中間介電層130或130’使半導(dǎo)體主體104或104’的整個(gè)區(qū)域的一部分與襯底102隔離。在一個(gè)這樣的實(shí)施例中，每個(gè)半導(dǎo)體主體104或104’具有隔離的溝道區(qū)。在一個(gè)這樣的實(shí)施例中，每個(gè)半導(dǎo)體主體104或104’具有一對(duì)隔離的源極區(qū)和漏極區(qū)106或106’。下面更詳細(xì)地描述這樣的中間介電層130或130’的形成。
[0029]襯底102、以及(如果最初由襯底102形成)，半導(dǎo)體主體104和104’可由可經(jīng)受制造工藝的半導(dǎo)體材料組成，且在該半導(dǎo)體材料中電荷可遷移。在實(shí)施例中，襯底102由晶體硅、硅/鍺、或摻雜有電荷載流子(例如但不限于磷、砷、硼或其組合)的鍺層組成。在一個(gè)實(shí)施例中，在襯底102中的硅原子的濃度大于97 %。在另一實(shí)施例中，襯底102由在不同的晶體襯底上面生長(zhǎng)的外延層(例如在摻硼塊硅單晶襯底上面生長(zhǎng)的硅外延層)組成。襯底102還可包括設(shè)置在塊晶體襯底和外延層之間的絕緣層，以形成例如絕緣體上硅襯底。在實(shí)施例中，絕緣層由諸如但不限于二氧化硅、氮化硅、氮氧化硅或高k介電層之類的材料組成。襯底102可以可選地由II1-V族材料組成。在實(shí)施例中，襯底102由II1-V材料(例如但不限于氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合)組成。在一個(gè)實(shí)施例中，襯底102由晶體硅組成，且電荷載流子摻雜劑雜質(zhì)原子是例如但不限于硼、砷、銦或磷。在另一實(shí)施例中，襯底102由II1-V材料組成，且電荷載流子摻雜劑雜質(zhì)原子是例如但不限于碳、硅、鍺、氧、硫、硒或碲。在另一實(shí)施例中，半導(dǎo)體襯底且因而半導(dǎo)體主體104或104’是未摻雜的或僅僅是輕摻雜的。
[0030]在實(shí)施例中，半導(dǎo)體器件100或100’是非平面器件，例如但不限于fin-FET或三柵極器件。在這樣的實(shí)施例中，半導(dǎo)體溝道區(qū)由三維主體組成或在三維主體中形成。在一個(gè)這樣的實(shí)施例中，柵電極堆疊體108或108’至少包圍三維主體的頂表面和一對(duì)側(cè)壁，如在圖1B和1B’中示出的。在另一實(shí)施例中，使至少溝道區(qū)成為分立的三維主體，例如柵繞式(gate-all-arond)器件。在一個(gè)這樣的實(shí)施例中，柵電極堆疊體108或108’完全包圍溝道區(qū)。
[0031]在三維主體104或104’的情況下，不管是否被隔離，三維主體104或104’都可由塊襯底制造?？蛇x地，三維主體104或104’可由起始絕緣體上半導(dǎo)體襯底制造。在另一實(shí)施例中，三維主體104或104’直接由塊襯底形成，且局部氧化用于形成電絕緣下層區(qū)。在另一可選的實(shí)施例中，器件100或100’直接由塊襯底形成，且摻雜用于形成電絕緣活性區(qū)。在一個(gè)這樣的實(shí)施例中，形成omega-FET型結(jié)構(gòu)。
[0032]如上所述，參考圖1A、1B和1B’，在實(shí)施例中，半導(dǎo)體器件100或100’還包括至少部分地包圍器件的半導(dǎo)體主體104或104’的一部分的相應(yīng)的柵電極堆疊體108或108’。在一個(gè)這樣的實(shí)施例中，柵電極堆疊體108或108’每個(gè)包括柵極介電層和柵電極層(未不出)。在實(shí)施例中，柵電極堆疊體108或108’的柵電極由金屬柵極組成，且柵極介電層由高K材料組成。例如，在一個(gè)實(shí)施例中，柵極介電層由諸如但不限于氧化鉿、氮氧化鉿、硅酸鉿、氧化鑭、氧化錯(cuò)、娃酸錯(cuò)、氧化鉭、鈦酸鋇銀、鈦酸鋇、鈦酸銀、氧化釔、氧化招、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合之類的材料組成。此外，柵極介電層的一部分可包括由半導(dǎo)體主體104或104’的頂部幾層形成的一層原生氧化物。在實(shí)施例中，柵極介電層由頂部高k部分和下部部分組成，該下部部分由半導(dǎo)體材料的氧化物組成。在一個(gè)實(shí)施例中，柵極介電層由氧化鉿的頂部部分和二氧化硅或氮氧化硅的底部部分組成。
[0033]在一個(gè)實(shí)施例中，柵電極由金屬層(例如但不限于金屬氮化物、金屬碳化物、金屬硅化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉬、鈷、鎳或?qū)щ娊饘傺趸?組成。在特定的實(shí)施例中，柵電極由在金屬功函數(shù)設(shè)定層之上形成的非功函數(shù)設(shè)定填充材料組成。
[0034]在實(shí)施例中，雖然未示出，半導(dǎo)體器件100或100’還包括至少部分地包圍半導(dǎo)體主體104或104’的相應(yīng)部分(例如至少部分地包圍源極區(qū)和漏極區(qū)106或106’ )的一對(duì)觸點(diǎn)。觸點(diǎn)在實(shí)施例中由金屬物質(zhì)制造。金屬物質(zhì)可以是純金屬(例如鎳或鈷)，或可以是合金(例如金屬-金屬合金、或金屬-半導(dǎo)體合金(例如硅化物材料))。在實(shí)施例中，半導(dǎo)體器件100或100’還包括隔離物116 (如在圖1A中示出的)。隔離物116可設(shè)置在柵電極堆疊體108或108’與至少部分地包圍源極區(qū)和漏極區(qū)106或106’的一對(duì)觸點(diǎn)之間。在實(shí)施例中，隔離物116由絕緣介電材料(例如但不限于二氧化硅、氮氧化硅或氮化硅)組成。
[0035]半導(dǎo)體器件100或100’可以是合并柵極、溝道區(qū)和一對(duì)源極/漏極區(qū)的任何半導(dǎo)體器件。在實(shí)施例中，半導(dǎo)體器件100或100’是例如但不限于M0S-FET、存儲(chǔ)晶體管或微電機(jī)系統(tǒng)(MEMS)。在一個(gè)實(shí)施例中，半導(dǎo)體器件100或100’是三維M0S-FET，并且是隔離器件、或是在多個(gè)嵌套器件中的一個(gè)器件。如對(duì)一般集成電路將認(rèn)識(shí)到的，N和P溝道晶體管都可以制造在單個(gè)襯底上，以形成CMOS集成電路，在下面將更詳細(xì)地描述CMOS集成電路的半導(dǎo)體結(jié)構(gòu)。
[0036]雖然上述器件100或100’是針對(duì)單個(gè)器件，例如NMOS或PMOS器件，然而CMOS架構(gòu)也可被形成以包括設(shè)置在同一襯底上或之上的NMOS和PMOS溝道器件。然而，多個(gè)這樣的NMOS器件可被制造成具有不同的半導(dǎo)體主體高度。同樣，多個(gè)這樣的PMOS器件可被制造成具有不同的半導(dǎo)體主體高度。在實(shí)施例中，半導(dǎo)體器件100和100’在公共襯底上形成，具有由硅組成的半導(dǎo)體主體，且都是NMOS器件。在另一實(shí)施例中，半導(dǎo)體器件100和100’在公共襯底上形成，具有由硅鍺組成的半導(dǎo)體主體，且都是PMOS器件。
[0037]在實(shí)施例中可通過開始在塊硅襯底上的制造并使用隔離物圖案化技術(shù)通過選擇性地掩蔽待蝕刻的區(qū)域來圖案化鰭狀物，從而實(shí)現(xiàn)半導(dǎo)體主體高度調(diào)節(jié)。鰭狀物的蝕刻被執(zhí)行到特定結(jié)構(gòu)的子鰭狀物隔離(例如將高度設(shè)定為活動(dòng)的操作)所需的深度。在一個(gè)這樣的實(shí)施例中，實(shí)現(xiàn)兩個(gè)不同的深度，如結(jié)合圖2A-2F描述的。在另一實(shí)施例中，實(shí)現(xiàn)三個(gè)不同的深度，如結(jié)合圖5A-5H描述的。
[0038]因此，在另一方面，提供了制造半導(dǎo)體結(jié)構(gòu)的方法。例如，圖2A_2H、3和4示出根據(jù)本發(fā)明的實(shí)施例表示在制造半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面圖。
[0039]參考圖2A，在鰭狀物蝕刻之前，第一硬掩模層220和第二硬掩模層222形成在襯底202之上。在實(shí)施例中，襯底是晶體襯底，例如塊單晶硅襯底。掩蔽層230被形成來覆蓋包括硬掩模層220的區(qū)。在圖2A-2F中，為了方便起見，虛線用于區(qū)分開公共襯底202的兩個(gè)不同的區(qū)。這些區(qū)可彼此接觸，例如好像虛線不存在一樣，或可以彼此分離。
[0040]襯底202的未被掩蔽層230保護(hù)的部分隨后被圖案化，以具有硬掩模222的圖案并形成鰭狀物240，如在圖2B中示出的。參考圖2C，鰭狀物240和(如果仍然存在)硬掩模222被覆蓋有掩蔽層250。此外，掩蔽層230被去除，且襯底202的未被掩蔽層250保護(hù)的部分隨后被圖案化，以具有硬掩模220的圖案并形成鰭狀物242。
[0041 ] 參考圖2D，掩蔽層250被去除，且第一組介電隔離物260沿著鰭狀物240的側(cè)壁形成，而第二組介電隔離物262沿著鰭狀物242的側(cè)壁形成。應(yīng)理解，在襯底直接相鄰的情況下，側(cè)壁隔離物可沿著層204和206的暴露部分的側(cè)壁形成。襯底202的暴露部分隨后被氧化，以形成中間介電層270，如在圖2E中示出的。然后，參考圖2H，任何其余的硬掩模層和側(cè)壁隔離物被去除，以提供在中間介電層270之上的鰭狀物240和鰭狀物242。此外，中間介電層可通過材料的添加或通過蝕刻工藝被平面化，以提供修改的中間介電層270’。圖3示出鰭狀物240的另一視圖，而圖4示出鰭狀物242的另一視圖。注意，中間介電層270或270’的在鰭狀物242之下的部分比中間介電層270的在鰭狀物240之下的部分厚。此夕卜，鰭狀物240和242的高度是不同的。
[0042]再次參考圖2E，在實(shí)施例中，襯底202的暴露部分被氧化，以通過“鰭狀物下氧化”(UF0)形成中間介電層270。在實(shí)施例中，如果相同或相似的材料被氧化，則可能需要隔離物的使用，而如果使用不相似的材料，則可甚至包括隔離物的使用。在實(shí)施例中，氧化大氣或相鄰的氧化材料可用于UF0。然而，在另一實(shí)施例中，使用氧注入。在一些實(shí)施例中，材料的一部分在UFO之前凹進(jìn)，該UFO可減小在氧化期間所謂的鳥嘴(birds-beak)形成的程度。因此，可通過首先凹進(jìn)或通過氧注入或其組合來直接執(zhí)行氧化。在另一實(shí)施例中，代替UF0，進(jìn)行在鰭狀物的底部處的材料(例如在額外的鰭狀物材料沉積之前先前沉積在硅晶片上的材料，例如硅襯底上的硅鍺)的選擇性去除，并利用介電材料(例如二氧化硅或氮化硅)代替。在UFO情況或選擇性材料去除情況中，可改變?cè)傺趸虿牧细鼡Q所執(zhí)行的位置。例如，在一個(gè)這樣的實(shí)施例中，在柵極蝕刻后、隔離物蝕刻后、在下部切割位置處、在更換柵極操作處或在貫穿觸點(diǎn)操作處或其組合，而執(zhí)行再氧化或材料去除。
[0043]再次參考圖3和4，該方法因此包括由襯底202的第一區(qū)域形成第一鰭狀物240。第一鰭狀物包括襯底202的第一高度的圖案化部分。第二鰭狀物242由襯底202的第二區(qū)域形成。第二鰭狀物242包括襯底202中的高度小于鰭狀物240的高度的圖案化部分。第一和第二半導(dǎo)體器件可隨后分別由第一和第二鰭狀物240和242形成。
[0044]在實(shí)施例中，該方法還包括由襯底202的第三區(qū)域形成第三鰭狀物。例如，圖5A-5H示出根據(jù)本發(fā)明的實(shí)施例表示在制造半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的截面圖。
[0045]參考圖5A,在鰭狀物蝕刻之前,第一硬掩模層520、第二硬掩模層522和第三硬掩模層524形成在襯底502之上。掩蔽層530隨后被形成來覆蓋包括硬掩模層520和522的區(qū)域，如在圖5B中示出的。在圖5A-5H中，為了方便起見，虛線用于區(qū)分開公共襯底502的三個(gè)不同的區(qū)域。這些區(qū)域可彼此接觸，例如好像虛線不存在一樣，或可彼此分離。
[0046]襯底502的未被掩蔽層530保護(hù)的部分隨后被圖案化，以具有硬掩模524的圖案并形成鰭狀物540，如在圖5B中示出的。參考圖5C，鰭狀物540和(如果仍然存在)硬掩模524被覆蓋有掩蔽層550。此外，掩蔽層530從中央?yún)^(qū)被去除，且襯底502的未被掩蔽層550或530的剩余部分保護(hù)的部分隨后被圖案化以具有硬掩模522的圖案并形成鰭狀物542。
[0047]參考圖鰭狀物542和(如果仍然存在)硬掩模522被覆蓋有掩蔽層590。此夕卜，掩蔽層530/550從左邊區(qū)域去除，且襯底502的未被掩蔽層590或550的剩余部分保護(hù)的部分隨后被圖案化，以具有硬掩模520的圖案并形成鰭狀物544。
[0048]參考圖5E，掩蔽層的任何剩余部分被去除，且第一組介電隔離物560沿著鰭狀物540的側(cè)壁形成，第二組介電隔離物562沿著鰭狀物542的側(cè)壁形成，以及第三組介電隔離物564沿著鰭狀物544的側(cè)壁形成。應(yīng)理解，在襯底直接相鄰的情況下，側(cè)壁隔離物可沿著層204、206、208和210的暴露部分的側(cè)壁形成。襯底502的暴露部分隨后被氧化以形成中間介電層570，如在圖5F中示出的。
[0049]可隨后執(zhí)行氧化物填充和使用平面化的凹進(jìn)來提供修改的中間介電層570’，如在圖5G中示出的。然后，參考圖5H，任何剩余硬掩模層和側(cè)壁隔離物被去除，以提供在修改的中間介電層570’之上的鰭狀物540、542和544。
[0050]因此，具有不同的半導(dǎo)體主體高度的兩個(gè)以上的器件(例如三個(gè)不同的器件，每個(gè)具有不同的半導(dǎo)體主體高度)可形成在公共襯底上。例如，在實(shí)施例中，在圖5H中示出的結(jié)構(gòu)可用于制造三個(gè)不同的半導(dǎo)體器件。在一個(gè)這樣的實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括具有設(shè)置在襯底之上的第一半導(dǎo)體主體的第一半導(dǎo)體器件。第一半導(dǎo)體主體具有第一高度和帶有第一水平面的最上表面。半導(dǎo)體結(jié)構(gòu)還包括具有設(shè)置在襯底之上的第二半導(dǎo)體主體的第二半導(dǎo)體器件。第二半導(dǎo)體主體具有第二高度和帶有第二水平面的最上表面。第二高度小于第一高度。半導(dǎo)體結(jié)構(gòu)還包括具有設(shè)置在襯底之上的第三半導(dǎo)體主體的第三半導(dǎo)體器件。第三半導(dǎo)體主體具有第三高度和帶有第三水平面的最上表面。第三高度小于第二高度。第一、第二和第三水平面是共平面的。
[0051]在實(shí)施例中，半導(dǎo)體結(jié)構(gòu)還包括設(shè)置在襯底與第一、第二和第三半導(dǎo)體主體中的每個(gè)之間的中間介電層。在實(shí)施例中，第一、第二和第三半導(dǎo)體主體中的每個(gè)包括隔離溝道區(qū)。在實(shí)施例中，第一、第二和第三半導(dǎo)體主體中的每個(gè)包括一對(duì)隔離的源極區(qū)和漏極區(qū)。
[0052]在實(shí)施例中，第一半導(dǎo)體器件還包括至少部分地包圍第一半導(dǎo)體主體的一部分的第一柵電極堆疊體。第二半導(dǎo)體器件還包括至少部分地包圍第二半導(dǎo)體主體的一部分的第二柵電極堆疊體。第三半導(dǎo)體器件還包括至少部分地包圍第三半導(dǎo)體主體的一部分的第三柵電極堆疊體。在一個(gè)這樣的實(shí)施例中，第一、第二和第三柵電極堆疊體每個(gè)具有高K柵極介電層和金屬柵電極層。
[0053]在實(shí)施例中，第一半導(dǎo)體器件還包括至少部分地包圍第一半導(dǎo)體主體的相應(yīng)部分的第一和第二觸點(diǎn)。第二導(dǎo)體器件還包括至少部分地包圍第二半導(dǎo)體主體的相應(yīng)部分的第三和第四觸點(diǎn)。第三半導(dǎo)體器件還包括至少部分地包圍第三半導(dǎo)體主體的相應(yīng)部分的第五和第六觸點(diǎn)。在一個(gè)這樣的實(shí)施例中，第一半導(dǎo)體器件還包括分別設(shè)置在第一柵電極堆疊體與第一和第二觸點(diǎn)之間的第一和第二隔離物。第二半導(dǎo)體器件還包括分別設(shè)置在第二柵電極堆疊體與第三和第四觸點(diǎn)之間的第三和第四隔離物。同時(shí)，第三半導(dǎo)體器件還包括分別設(shè)置在第三柵電極堆疊體與第五和第六觸點(diǎn)之間的第五和第六隔離物。
[0054]在實(shí)施例中，第一、第二和第三半導(dǎo)體主體中的每個(gè)由硅組成，且第一、第二和第三半導(dǎo)體器件是NMOS器件。在另一實(shí)施例中，第一、第二和第三半導(dǎo)體主體中的每個(gè)由硅鍺組成，且第一、第二和第三半導(dǎo)體器件是PMOS器件。在實(shí)施例中，第三半導(dǎo)體器件設(shè)置在第一和第二半導(dǎo)體器件之間。在實(shí)施例中，第一、第二和第三半導(dǎo)體器件是諸如但不限于三柵極器件或fin-FET器件之類的器件。
[0055]因此，本文描述的一個(gè)或多個(gè)實(shí)施例以通過自底向上方法的活性區(qū)高度調(diào)節(jié)為目標(biāo)。也就是說，每個(gè)器件具有在與其它器件的頂部活性區(qū)表面相同的平面中的頂部活性區(qū)表面，即使活性區(qū)高度可改變。因此，差異出現(xiàn)在每個(gè)器件的活性區(qū)的底部接近下層公共襯底的程度中。與自頂向下去除方法相反，自底向上的方法可證明提供最佳性能。例如，對(duì)于自底向上方法，F(xiàn)EM電路可展示出在延遲和功率方面的優(yōu)點(diǎn)(例如通過相對(duì)于全鰭狀物的延遲增加或相對(duì)于全鰭狀物的功率減小)。本文描述的實(shí)施例可實(shí)現(xiàn)在14nm節(jié)點(diǎn)產(chǎn)品上的提高的性能，并減少待機(jī)泄漏，例如對(duì)于具有非常嚴(yán)格的待機(jī)功率要求的14nm節(jié)點(diǎn)片上系統(tǒng)(SOC)產(chǎn)品。本文描述的實(shí)施例可允許更好的單元再平衡，并由此地Vccmin的減小。本文描述的工藝流程可應(yīng)用于三柵極和fin-FET型器件，或其子集，例如omega柵極、pi柵極或具有柵繞式晶體管的鰭狀物。
[0056]此外，本發(fā)明的一個(gè)或多個(gè)實(shí)施例包括使用鰭狀物下氧化(UFO)工藝方法以調(diào)節(jié)活性擴(kuò)散區(qū)的高度。在從塊硅襯底對(duì)三柵極或FIN-FET晶體管進(jìn)行的常規(guī)處理下，所得到的器件的子鰭狀物泄漏可能會(huì)出現(xiàn)。這樣的泄漏可能使對(duì)Itjff (斷開狀態(tài)源極和漏極泄漏)的目標(biāo)和控制變得困難?？赏ㄟ^在具有差的柵極控制或沒有柵極控制的區(qū)域中在鰭狀物的底部處引入絕緣層，來有效地抑制泄漏。因此，在實(shí)施例中且如上所述，絕緣材料的引入還可易于實(shí)現(xiàn)溝道摻雜減少的給定目標(biāo)，以實(shí)現(xiàn)輕摻雜或完全無摻雜溝道器件。在子鰭狀物區(qū)中具有掩埋氧化物也可放寬沖突約束，并同時(shí)實(shí)現(xiàn)具有高移動(dòng)性的低摻雜鰭狀物、優(yōu)良的器件靜電、以及襯底結(jié)泄漏的消除。此外，在源極區(qū)和漏極區(qū)之下的氧化物的存在可明顯減少結(jié)泄漏。
[0057]本發(fā)明的一個(gè)或多個(gè)實(shí)施例提供對(duì)提高晶體管性能并減小待機(jī)功率的“高性價(jià)t匕”解決方案，例如對(duì)于在待機(jī)模式中由結(jié)泄漏所限制的片上系統(tǒng)(SOC)極低功率器件。雖然這樣的益處也可通過非常高地?fù)诫s子鰭狀物區(qū)來實(shí)現(xiàn)，然而這樣的摻雜難以在不影響溝道摻雜且因而影響移動(dòng)性的情況下進(jìn)行?？蛇x地，可使用預(yù)先制造的SOI襯底，但一般需要較高的制造成本。因此，一個(gè)或多個(gè)實(shí)施例涉及基于具有掩埋氧化物層的例如鰭狀物fin-FET或三柵極器件的制造。在一個(gè)這樣的實(shí)施例中，掩埋氧化物層使活性鰭狀物溝道與下層襯底隔離。這樣的方法可以是高性價(jià)比的解決方案，因?yàn)樗鼈兛梢砸詨K襯底開始，且活性鰭狀物與襯底的隔離可在子鰭狀物區(qū)中使用局部氧化來進(jìn)行。
[0058]圖6示出根據(jù)本發(fā)明的一個(gè)實(shí)現(xiàn)方式的計(jì)算設(shè)備600。計(jì)算設(shè)備600容納母板602。母板602可包括多個(gè)部件,包括但不限于處理器604和至少一個(gè)通信芯片606。處理器604物理地和電氣地耦合到母板602。在一個(gè)實(shí)現(xiàn)方式中，至少一個(gè)通信芯片606也物理和電氣地耦合到母板602。在另外的實(shí)現(xiàn)方式中，通信芯片606是處理器604的部分。
[0059]根據(jù)其應(yīng)用，計(jì)算設(shè)備600可包括可以或可以不物理和電氣地耦合到母板602的其它部件。這些其它部件可包括但不限于易失性存儲(chǔ)器(例如DRAM)、非易失性存儲(chǔ)器(例如ROM)、閃存、圖形處理器、數(shù)字信號(hào)處理器、密碼處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(tǒng)(GPS)設(shè)備、羅盤、加速度計(jì)、陀螺儀、揚(yáng)聲器、相機(jī)、以及大容量存儲(chǔ)設(shè)備(例如硬盤驅(qū)動(dòng)器、光盤(CD)、數(shù)字通用盤(DVD)等)。
[0060]通信芯片606實(shí)現(xiàn)用于數(shù)據(jù)往返計(jì)算設(shè)備600的傳輸?shù)臒o線通信。術(shù)語“無線”及其派生詞可用于描述可通過使用經(jīng)由非固體介質(zhì)的經(jīng)調(diào)制的電磁輻射來通信數(shù)據(jù)的電路、設(shè)備、系統(tǒng)、方法、技術(shù)、通信通道等。該術(shù)語并不暗示相關(guān)的設(shè)備不包含任何電線，雖然在一些實(shí)施例中它們可以不包含電線。通信芯片606可實(shí)現(xiàn)多種無線標(biāo)準(zhǔn)或協(xié)議中的任一個(gè)，包括但不限于 W1-Fi (IEEE802.11 系列)、WiMAX(IEEE802.16 系列)、IEEE802.20、長(zhǎng)期演進(jìn)(LTE)、Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE、GSM、GPRS、CDMA、TDMA, DECT、藍(lán)牙、其派生物、以及被指定為3G、4G、5G和更高代的任何其它無線協(xié)議。計(jì)算設(shè)備600可包括多個(gè)通信芯片606。例如，第一通信芯片606可專用于較短范圍無線通信，例如W1-Fi和藍(lán)牙，而第二通信芯片606可專用于較長(zhǎng)范圍無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE, Ev-DO坐寸O
[0061]計(jì)算設(shè)備600的處理器604包括封裝在處理器604內(nèi)的集成電路管芯。在本發(fā)明的一些實(shí)施例中，處理器的集成電路管芯包括一個(gè)或多個(gè)器件，例如根據(jù)本發(fā)明的實(shí)現(xiàn)方式構(gòu)造的MOS-FET晶體管。術(shù)語“處理器”可以指處理例如來自寄存器和/或存儲(chǔ)器的電子數(shù)據(jù)以將該電子數(shù)據(jù)轉(zhuǎn)換成可存儲(chǔ)在寄存器和/或存儲(chǔ)器中的其它電子數(shù)據(jù)的任何設(shè)備或設(shè)備的部分。
[0062]通信芯片606還可包括封裝在通信芯片606內(nèi)的集成電路管芯。根據(jù)本發(fā)明的另一實(shí)現(xiàn)方式，通信芯片的集成電路管芯包括一個(gè)或多個(gè)器件，例如根據(jù)本發(fā)明的實(shí)現(xiàn)方式而構(gòu)造的MOS-FET晶體管。
[0063]在另外的實(shí)現(xiàn)方式中，容納在計(jì)算設(shè)備600內(nèi)的另一部件可包含集成電路管芯，該集成電路管芯包括一個(gè)或多個(gè)器件，例如根據(jù)本發(fā)明的實(shí)現(xiàn)方式而構(gòu)造的MOS-FET晶體管。
[0064]在各種實(shí)現(xiàn)方式中，計(jì)算設(shè)備600可以是膝上型計(jì)算機(jī)、上網(wǎng)本計(jì)算機(jī)、筆記本計(jì)算機(jī)、超級(jí)本計(jì)算機(jī)、智能電話、平板計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)、超移動(dòng)PC、移動(dòng)電話、桌上型計(jì)算機(jī)、服務(wù)器、打印機(jī)、掃描儀、監(jiān)視器、機(jī)頂盒、娛樂控制單元、數(shù)碼相機(jī)、便攜式音樂播放器或數(shù)字視頻記錄器。在另外的實(shí)現(xiàn)方式中，計(jì)算設(shè)備600可以是處理數(shù)據(jù)的任何其它電子設(shè)備。
[0065]因此，公開了具有調(diào)節(jié)高度的三維主體的半導(dǎo)體器件和形成這樣的器件的方法。在實(shí)施例中，半導(dǎo)體結(jié)構(gòu)包括具有設(shè)置在襯底之上的第一半導(dǎo)體主體的第一半導(dǎo)體器件。第一半導(dǎo)體主體具有第一高度和帶有第一水平面的最上表面。半導(dǎo)體結(jié)構(gòu)還包括具有設(shè)置在襯底之上的第二半導(dǎo)體主體的第二半導(dǎo)體器件。第二半導(dǎo)體主體具有第二高度和帶有第二水平面的最上表面。第一和第二水平面是共平面的，且第一和第二高度是不同的。在一個(gè)實(shí)施例中，中間介電層設(shè)置在襯底與第一和第二半導(dǎo)體主體中的每個(gè)之間。
【權(quán)利要求】
1.一種半導(dǎo)體結(jié)構(gòu),包括: 第一半導(dǎo)體器件，其包括設(shè)置在襯底之上的第一半導(dǎo)體主體，所述第一半導(dǎo)體主體具有第一高度和帶有第一水平面的最上表面；以及 第二半導(dǎo)體器件，其包括設(shè)置在所述襯底之上的第二半導(dǎo)體主體，所述第二半導(dǎo)體主體具有第二高度和帶有第二水平面的最上表面，其中所述第一水平面和所述第二水平面是共平面的，且所述第一高度和第二高度是不同的。
2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，還包括: 設(shè)置在所述襯底與所述第一半導(dǎo)體主體和所述第二半導(dǎo)體主體中的每個(gè)半導(dǎo)體主體之間的中間介電層。
3.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體主體和所述第二半導(dǎo)體主體中的每個(gè)半導(dǎo)體主體包括隔離的溝道區(qū)。
4.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體主體和所述第二半導(dǎo)體主體中的每個(gè)半導(dǎo)體主體包括一對(duì)隔離的源極區(qū)和漏極區(qū)。
5.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體器件和所述第二半導(dǎo)體器件是選自由三柵極器件和fin-FET器件所組成的組的器件。
6.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體器件還包括至少部分地包圍所述第一半導(dǎo)體主體的 一部分的第一柵電極堆疊體，并且所述第二半導(dǎo)體器件還包括至少部分地包圍所述第二半導(dǎo)體主體的一部分的第二柵電極堆疊體。
7.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一柵電極堆疊體和所述第二柵電極堆疊體均包括高K柵極介電層和金屬柵電極層。
8.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體器件還包括至少部分地包圍所述第一半導(dǎo)體主體的相應(yīng)部分的第一觸點(diǎn)和第二觸點(diǎn)，且所述第二半導(dǎo)體器件還包括至少部分地包圍所述第二半導(dǎo)體主體的相應(yīng)部分的第三觸點(diǎn)和第四觸點(diǎn)。
9.如權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體器件還包括分別設(shè)置在所述第一柵電極堆疊體與所述第一觸點(diǎn)和所述第二觸點(diǎn)之間的第一隔離物和第二隔離物，并且其中所述第二半導(dǎo)體器件還包括分別設(shè)置在所述第二柵電極堆疊體與所述第三觸點(diǎn)和所述第四觸點(diǎn)之間的第三隔離物和第四隔離物。
10.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體主體和所述第二半導(dǎo)體主體中的每個(gè)基本由硅組成，且所述第一半導(dǎo)體器件和所述第二半導(dǎo)體器件是NMOS器件。
11.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體主體和所述第二半導(dǎo)體主體中的每個(gè)基本由硅鍺組成，且所述第一半導(dǎo)體器件和所述第二半導(dǎo)體器件是PMOS器件。
12.—種半導(dǎo)體結(jié)構(gòu),包括: 第一半導(dǎo)體器件，其包括設(shè)置在襯底之上的第一半導(dǎo)體主體，所述第一半導(dǎo)體主體具有第一高度和帶有第一水平面的最上表面； 第二半導(dǎo)體器件，其包括設(shè)置在所述襯底之上的第二半導(dǎo)體主體，所述第二半導(dǎo)體主體具有第二高度和帶有第二水平面的最上表面，其中所述第二高度小于所述第一高度； 第三半導(dǎo)體器件，其包括設(shè)置在所述襯底之上的第三半導(dǎo)體主體，所述第三半導(dǎo)體主體具有第三高度和帶有第三水平面的最上表面，其中所述第三高度小于所述第二高度，且其中所述第一水平面、所述第二水平面和所述第三水平面是共平面的。
13.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，還包括: 設(shè)置在所述襯底與所述第一半導(dǎo)體主體、所述第二半導(dǎo)體主體和所述第三半導(dǎo)體主體中的每個(gè)半導(dǎo)體主體之間的中間介電層。
14.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體主體、所述第二半導(dǎo)體主體和所述第三半導(dǎo)體主體中的每個(gè)包括隔離的溝道區(qū)。
15.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體主體、第二半導(dǎo)體主體和第三半導(dǎo)體主體中的每個(gè)包括一對(duì)隔離的源極區(qū)和漏極區(qū)。
16.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體器件、所述第二半導(dǎo)體器件和所述第三半導(dǎo)體器件是選自由三柵極器件和fin-FET器件所組成的組的器件。
17.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體器件還包括至少部分地包圍所述第一半導(dǎo)體主體的一部分的第一柵電極堆疊體，所述第二半導(dǎo)體器件還包括至少部分地包圍所述第二半導(dǎo)體主體的一部分的第二柵電極堆疊體，以及所述第三半導(dǎo)體器件還包括至少部分地包圍所述第三半導(dǎo)體主體的一部分的第三柵電極堆疊體。
18.如權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一柵電極堆疊體、所述第二柵電極堆疊體和所述第三柵電極堆疊體均包括高K柵極介電層和金屬柵電極層。
19.如權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體器件還包括至少部分地包圍所述第一半導(dǎo)體主體的相應(yīng)部分的第一觸點(diǎn)和第二觸點(diǎn)，所述第二半導(dǎo)體器件還包括至少部分地包圍所述第二半導(dǎo)體主體的相應(yīng)部分的第三觸點(diǎn)和第四觸點(diǎn)，以及所述第三半導(dǎo)體器件還包括至少部 分地包圍所述第三半導(dǎo)體主體的相應(yīng)部分的第五觸點(diǎn)和第六觸點(diǎn)。
20.如權(quán)利要求19所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體器件還包括分別設(shè)置在所述第一柵電極堆疊體與所述第一觸點(diǎn)和第二觸點(diǎn)之間的第一隔離物和第二隔離物，其中所述第二半導(dǎo)體器件還包括分別設(shè)置在所述第二柵電極堆疊體與所述第三觸點(diǎn)和所述第四觸點(diǎn)之間的第三隔離物和第四隔離物，并且其中所述第三半導(dǎo)體器件還包括分別設(shè)置在所述第三柵電極堆疊體與所述第五觸點(diǎn)和所述第六觸點(diǎn)之間的第五隔離物和第六隔離物。
21.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體主體、第二半導(dǎo)體主體和第三半導(dǎo)體主體中的每個(gè)基本由硅組成，并且所述第一半導(dǎo)體器件、所述第二半導(dǎo)體器件和所述第三半導(dǎo)體器件是NMOS器件。
22.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述第一半導(dǎo)體主體、所述第二半導(dǎo)體主體和所述第三半導(dǎo)體主體中的每個(gè)基本由硅鍺組成，且所述第一半導(dǎo)體器件、所述第二半導(dǎo)體器件和所述第三半導(dǎo)體器件是PMOS器件。
23.如權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其中所述第三半導(dǎo)體器件設(shè)置在所述第一半導(dǎo)體器件和所述第二半導(dǎo)體器件之間。
24.一種制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括: 由襯底的第一區(qū)域形成第一鰭狀物，所述第一鰭狀物具有第一高度； 由所述襯底的第二區(qū)域形成第二鰭狀物，所述第二鰭狀物具有與所述第一高度不同的第二高度; 在所述第一鰭狀物和所述第二鰭狀物之下形成介電層；以及 分別由所述第一鰭狀物和所述第二鰭狀物形成第一半導(dǎo)體器件和第二半導(dǎo)體器件。
25.如權(quán)利要求24所述的方法，其中形成所述第一半導(dǎo)體器件包括形成第一隔離溝道區(qū)，且形成所述第二半導(dǎo)體器件包括形成第二隔離溝道區(qū)。
26.如權(quán)利要求24所述的方法，其中形成所述第一半導(dǎo)體器件包括形成第一隔離的源極區(qū)和漏極區(qū)，且形成所述第二半導(dǎo)體器件包括形成第二隔離的源極區(qū)和漏極區(qū)。
27.如權(quán)利要求24所述的方法，其中形成所述介電層包括氧化所述襯底的一部分。
28.如權(quán)利要求24所述的方法，還包括: 由所述襯底的第三區(qū)域形成第三鰭狀物，所述第三鰭狀物具有與所述第一高度和所述第二高度不同的第三高度； 在所述第三鰭 狀物之下形成介電層；以及 由所述第三鰭狀物形成第三半導(dǎo)體器件。
【文檔編號(hào)】H01L21/336GK104054180SQ201180075769
【公開日】2014年9月17日 申請(qǐng)日期:2011年12月21日 優(yōu)先權(quán)日:2011年12月21日
【發(fā)明者】A·卡佩拉尼, K·J·庫(kù)恩, R·里奧斯, A·C·達(dá)維拉拉托雷, T·加尼 申請(qǐng)人:英特爾公司