本發(fā)明涉及半導體器件，尤其涉及一種納米尺寸異質(zhì)結(jié)晶體管及其制作方法。

背景技術：

1、現(xiàn)有技術中的受限于硅基晶體管的高泄露電流，其存儲技術的開發(fā)與進步緩慢。同時受限于硅基晶體管的高熱預算，三維集成電路技術的開發(fā)緩慢。雖然以往采用禁帶較寬的溝道層材料，減小了泄漏電流，不過同時其工作電流小，影響電路速度。以往采用禁帶較寬的溝道層材料，其與源漏金屬的接觸較差，受到較大的寄生電阻效應影響。

2、因此，需要提出一種更高性能的薄膜晶體管。

技術實現(xiàn)思路

1、本發(fā)明意在提供一種納米尺寸異質(zhì)結(jié)晶體管及其制作方法，以解決現(xiàn)有技術中存在的不足，本發(fā)明要解決的技術問題通過以下技術方案來實現(xiàn)。

2、本發(fā)明一方面提供一種納米尺寸異質(zhì)結(jié)晶體管器件結(jié)構(gòu)，包括：襯底、柵介質(zhì)層、柵電極、源漏電極層，其特征在于，在襯底上具有異質(zhì)結(jié)溝道層，所述異質(zhì)結(jié)溝道層包括第一溝道層和第二溝道層。

3、進一步，所述柵電極和所述柵介質(zhì)層位于所述襯底和所述異質(zhì)結(jié)溝道層之間構(gòu)成底柵結(jié)構(gòu)。

4、進一步，所述柵電極和所述柵介質(zhì)層位于所述異質(zhì)結(jié)溝道層之間構(gòu)成頂柵結(jié)構(gòu)。

5、進一步，所述第一溝道層和所述第二溝道層為氧化物半導體層。

6、進一步，氧化物半導體層包括igzo、ito或zno。

7、進一步，所述源漏電極層選自ti、au或al。

8、本發(fā)明的另一方面提供了一種具有底柵結(jié)構(gòu)的納米尺寸異質(zhì)結(jié)晶體管的制作方法，具體包括如下步驟:

9、提供一襯底；

10、在所述襯底上淀積一底柵電極；

11、在所述底柵電極上淀積柵介質(zhì)層；

12、在所述柵介質(zhì)層上淀積第一溝道層和第二溝道層形成異質(zhì)結(jié)溝道層；

13、在所述異質(zhì)結(jié)溝道層上分別形成源漏電極層。

14、本發(fā)明的再一方面提供了一種具有頂柵結(jié)構(gòu)的納米尺寸異質(zhì)結(jié)晶體管的制作方法，具體包括如下步驟：

15、提供一襯底；

16、在所述襯底上淀積第一溝道層和第二溝道層形成異質(zhì)結(jié)溝道層；

17、在所述異質(zhì)結(jié)溝道層上分別形成源漏電極層；

18、在所述異質(zhì)結(jié)溝道層上淀積柵介質(zhì)層；

19、在所述柵介質(zhì)層上淀積一頂柵電極。

20、本發(fā)明包括以下優(yōu)點：

21、(1)高工作電流：異質(zhì)結(jié)薄膜晶體管在工作電壓下，復合的溝道層界面處出現(xiàn)二維電子氣，這一額外的導電通路使得異質(zhì)結(jié)晶體管相較于傳統(tǒng)的單一溝道薄膜晶體管有較大的工作電流提升，有利于器件性能的進一步提升。

22、(2)低溫工藝：傳統(tǒng)硅基晶體管由于制備過程中存在退火等高溫處理，使得三維集成的熱預算高。而本申請制備的晶體管可以在100℃以下的溫度制備，具有良好的工藝兼容性。有利于三維集成等領域的應用。

23、(3)低泄漏電流：傳統(tǒng)硅基器件由于其硅禁帶窄，與源漏形成接觸時表面勢低，導致泄漏電流大，本申請制備的異質(zhì)結(jié)晶體管禁帶寬度大，內(nèi)建勢場大，泄漏電流小。有利于先進存儲，存算一體等領域的應用。

24、(4)免疫短溝效應：傳統(tǒng)的硅基晶體管由于收到硅禁帶窄的影響，在納米尺寸下，受到短溝效應閾值電壓將嚴重漂移。而本申請制備的晶體管采用寬禁帶溝道材料，閾值電壓漂移較少。

技術特征：

1.一種納米尺寸異質(zhì)結(jié)晶體管，包括襯底、柵介質(zhì)層、柵電極、源漏電極層，其特征在于，在襯底上具有異質(zhì)結(jié)溝道層，所述異質(zhì)結(jié)溝道層包括第一溝道層和第二溝道層。

2.如權(quán)利要求1所述的納米尺寸異質(zhì)結(jié)晶體管，其特征在于，所述柵電極和所述柵介質(zhì)層位于所述襯底和所述異質(zhì)結(jié)溝道層之間構(gòu)成底柵結(jié)構(gòu)。

3.如權(quán)利要求1所述的納米尺寸異質(zhì)結(jié)晶體管，其特征在于，所述柵電極和所述柵介質(zhì)層位于所述異質(zhì)結(jié)溝道層之間構(gòu)成頂柵結(jié)構(gòu)。

4.如權(quán)利要求1-3所述的納米尺寸異質(zhì)結(jié)晶體管，其特征在于，所述第一溝道層和所述第二溝道層為氧化物半導體層。

5.如權(quán)利要求4所述的納米尺寸異質(zhì)結(jié)晶體管，其特征在于，氧化物半導體層包括igzo、ito或zno。

6.如權(quán)利要求1-3所述的納米尺寸異質(zhì)結(jié)晶體管，其特征在于，所述源漏電極層選自ti、au或al。

7.一種具有底柵結(jié)構(gòu)的納米尺寸異質(zhì)結(jié)晶體管的制作方法，其特征在于，

8.一種具有頂柵結(jié)構(gòu)的納米尺寸異質(zhì)結(jié)晶體管的制作方法，其特征在于，

技術總結(jié)
本發(fā)明涉及一種納米尺寸異質(zhì)結(jié)晶體管器件結(jié)構(gòu)，包括：襯底、柵介質(zhì)層、柵電極、源漏電極層，在襯底上具有異質(zhì)結(jié)溝道層，異質(zhì)結(jié)溝道層包括第一溝道層和第二溝道層。柵電極和所述柵介質(zhì)層位于襯底和所述異質(zhì)結(jié)溝道層之間構(gòu)成底柵結(jié)構(gòu)。柵電極和柵介質(zhì)層位于異質(zhì)結(jié)溝道層之間構(gòu)成頂柵結(jié)構(gòu)。同時提供了對應器件結(jié)構(gòu)的制作方法。本發(fā)明采用異質(zhì)結(jié)結(jié)構(gòu)提升了晶體管開態(tài)電流，采用禁帶較寬的溝道材料改善了短溝效應和泄漏電流，采用接觸電阻更小的材料作為異質(zhì)結(jié)和源漏接觸的接觸層，減小了接觸電阻。

技術研發(fā)人員：劉力鋒,許登欽,段瑞斌,張興,韓德棟,王漪
受保護的技術使用者：北京超弦存儲器研究院
技術研發(fā)日：
技術公布日：2024/10/21