垂直型三維存儲器元件及其制造方法
【專利摘要】本發(fā)明公開了一種垂直型三維存儲器元件及其制造方法，該存儲器元件包括存儲器單元的一區(qū)塊，存儲器單元包括多個水平有源線的一疊層以及多個垂直切面，這些水平有源線例如是反及(NAND)串行通道線，垂直切面是被水平有源線所穿過并環(huán)繞水平有源線，以提供一環(huán)繞式柵極結構。一存儲器薄膜是沉積于疊層中的水平有源線與垂直切面之間。本發(fā)明還提供一三維、水平通道、環(huán)繞式柵極NAND閃存。一種用以制造一存儲器的方法涉及一支撐工藝。支撐工藝能夠形成水平通道與環(huán)繞式柵極結構。
【專利說明】
垂直型三維存儲器元件及其制造方法
技術領域
[0001]本發(fā)明是有關于一種高密度集成電路元件。特別是，本發(fā)明的實施例是提供一種制造方法以及一種高密度元件的結構。
【背景技術】
[0002]由于集成電路中元件的臨界尺寸縮小至通用存儲器單元技術的限制，設計者已發(fā)展出疊層存儲器單元的多個平面的技術，以實現(xiàn)更大的儲存容量，并且實現(xiàn)較低的位成本。舉例來說，Lai 等人(“A Mult1-Layer Stackable Thin-Film Transistor (TFT)NAND-TypeFlash Memory, ” IEEE Int1 I Electron Devices Meeting, Il_13Dec.2006)以及 Jung 等人(“Three Dimens1nally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,，’IEEEInt' I Electron Devices Meeting, ll_13Dec.2006)揭露薄膜晶體管技術被應用于電荷捕捉式存儲器技術。
[0003]在某些布置中，三維存儲器元件包括多個棱線形的疊層，此疊層的半導體材料的多個條帶是經由絕緣材料所分隔。舉例來說，此半導體材料的條帶是反及(NAND，以下以NAND稱之)串行型的存儲器單元的水平通道。包括三維垂直柵(3DVG，以下以3DVG稱之)結構功能的一配置被描述于下面的圖1。參照于2013年8月6日所頒布的US專利編號第8，503，213 號，其標題為 ΓMemory Architecture of 3D Array with Alternating MemoryString Orientat1n and String Select Structures」，發(fā)明人為 Shih-Hung Chen 與Hang-Ting Lue0
[0004]另一結構被描述于Katsumata 等人(“Pipe-shaped BiCS Flash Memory with16Stacked Layers and Mult1-Level-Cell Operat1n for Ultra High Density StorageDevices,，，2009Symposium on VLSI Technology Digest of Technical Papers,2009),提供電荷捕捉式存儲器技術中NAND單元的垂直通道。描述于Katsumata等人的結構包括一垂直通道、一水平極極NAND,利用??圭-氧-氣-氧-??圭(S0N0S,以下以S0N0S稱之)電荷捕捉式技術來創(chuàng)造于各個柵極/垂直通道界面間的儲存位置。此存儲器結構是以布置為NAND柵極的垂直通道的半導體材料的圓柱為基礎，在相鄰基板處具有一較低的選擇柵極，在頂部具有一較高的選擇柵極。多個水平字線是利用與圓柱相交的平面字線層而形成，于每一層形成一垂直通道與環(huán)繞式柵極(Gate-Al 1-Around, GAA,以下以GAA稱之)單元。
[0005]在其它實施例中，垂直通道(或NAND位線)可設置于垂直型NAND串行配置的條帶之間。例如，參照于2013年I月29日頒布(申請于2011年I月19日)的US專利編號第8，363，476 號，其標題為 ΓMemory Device, Manufacturing Method And Operating MethodOf The Same」，發(fā)明人為Hang-Ting Lue與Sh1-Hung Chen,其揭露內容是作為本發(fā)明的參考，如同本文所完全闡述。
[0006]已進行一些技術以改善三維陣列的結構以及制造其的工藝，例如，于2013年7月03日申請的US專利申請?zhí)柕?3/935,375號所揭露的內容，其標題為「DamasceneConductor for a 3D Device」，發(fā)明人為 Chia-Jung Chiu 與 Guanru Lee ;以及于 2013 年 9月17日申請的US專利申請?zhí)柕?4/029，305號所揭露的內容，其標題為「Conductor witha Plurality of Vertical Extens1ns for a 3D Device」，發(fā)明人為 Yen-Hao Shih 與Hang-Ting Lue ;其揭露內容是作為本發(fā)明的參考，如同本文所完全闡述。
[0007]高深寬比溝槽中(例如于3DVG結構、垂直型NAND結構以及其它高密度結構中所使用)，包括在棱線之間的垂直圓柱的導電線的形成可能需要復雜的圖案化技術。利用溝槽技術形成的似棱線疊層可非常窄。然而，似棱線疊層在制造過程期間可能會彎曲或擺動(wiggle)。這些問題和其它與高密度疊層的形成有關的問題會使產量減少。
[0008]因此，希望能提供可于復雜的三維結構中使用的存儲器單元技術以及用以讀取存儲器單元的字線與位線的形成的技術。

【發(fā)明內容】

[0009]本發(fā)明是描述一種存儲器元件，包括存儲器單元的一區(qū)塊，存儲器單元包括多個水平有源線的一疊層、多個垂直切面以及一存儲器薄膜。垂直切面是被水平有源線所穿過并環(huán)繞水平有源線；存儲器薄膜是在疊層中的水平有源線與垂直切面之間。
[0010]本發(fā)明是描述一介電電荷捕捉存儲器單元，其可在用于這些單元的三維NAND陣列的區(qū)塊結構中實現(xiàn)。存儲器單元可包括一水平通道線、環(huán)繞水平通道線的一介電電荷捕捉結構以及環(huán)繞多層的介電電荷捕捉結構與水平通道線的一垂直式環(huán)繞式柵極結構。
[0011]本發(fā)明是描述一種用以制造一存儲器的方法。此方法涉及一支撐工藝，且在任何特定次序下可包括下述步驟:
[0012](I)形成多個犧牲層與多個有源層交替的一疊層層，有源層可為形成于陣列當中的存儲器單元中用作通道線使用的導體材料；
[0013](2)形成一第一孔洞陣列，第一孔洞陣列是延伸通過疊層層，以形成多個圖案化的有源層，第一孔洞陣列中的多個孔洞是以行與列的方式排列，第一孔洞陣列可為決定形成于陣列當中的存儲器單元中的通道長度的一項因素；
[0014](3)除去暴露于第一孔洞陣列的孔洞中的犧牲層的部份材料使一支柱陣列形成，支柱陣列延伸于圖案化的有源層之間，支柱陣列以及圖案化的有源層的組合提供一支撐結構；
[0015](4)以一存儲器薄膜內襯(lining)于支撐結構中至少部分的圖案化的有源層，存儲器薄膜可為用于形成于陣列中的存儲器單元的一多層的介電電荷儲存結構。
[0016](5)在所述的內襯步驟之后，以一有源材料填充支撐結構，有源材料可為一摻雜半導體或其它用于形成于陣列中的存儲器單元的字線所使用的導電材料；以及
[0017](6)形成一第二孔洞陣列，第二孔洞陣列是與第一孔洞陣列偏離，以切斷第一孔洞陣列的孔洞之間被內襯的圖案化的有源層在一字線方向上的多個延伸部分，以形成在一第一方向上延伸的襯里式(lined)的多個水平有源線，并使有源材料分隔為多個垂直切面，垂直切面是被襯里式的水平有源線所穿過。水平有源線可為用于形成于陣列中的存儲器單元的水平通道(或NAND串行位線)。有源材料的垂直切面可為GAA字線，其環(huán)繞水平有源線。水平通道、GAA閃存單元的一三維陣列可使用本文所描述的工藝所制成。
[0018]更普遍地，是描述一種用于制造任何類型的一分層式集成電路結構的方法，包括形成包括一犧牲層于多個有源層之間的一疊層，并形成多個延伸通過疊層的孔洞，多個孔洞形成圖案化的有源層。接著，除去暴露于孔洞陣列的孔洞中的犧牲層使一支撐結構形成的量，支撐結構包括圖案化的有源層以及一支撐陣列，支撐陣列通過保留部分延伸于圖案化的有源層之間的犧牲層來形成?？锥纯删哂懈鞣N形狀，且可被排列為各種圖案，例如一有規(guī)律的陣列或一不規(guī)則的陣列。形狀及排列取決于用于有源層所需的圖案以及支撐所需的圖案。如此一來，多個孔洞中的孔洞可為圓形、矩形、橢圓形或其它的形狀。而且，多個孔洞可包括具有不同形狀的孔洞。接著，在支撐結構形成的后，一材料或多個材料可被沉積在有源層之間，并圍繞支撐結構的支撐。
[0019]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下:
【附圖說明】
[0020]圖1是根據(jù)現(xiàn)有技術的一三維垂直型柵極NAND結構的透視圖。
[0021]圖2是于本文中所描述的制造過程中形成為一中間元件的一三維支撐(buttress)結構的透視圖。
[0022]圖3是于本文中所描述的制造過程的第一代表階段中的一元件的透視圖。
[0023]圖4是于本文中所描述的制造過程的第二代表階段中的一元件的透視圖。
[0024]圖5是于本文中所描述的制造過程的第三代表階段中的一元件的透視圖。
[0025]圖6是圖5中所示的元件的布局圖。
[0026]圖7是于本文中所描述的制造過程的替代性第三代表階段中的一元件的透視圖。
[0027]圖8是圖7中所示的元件的布局圖。
[0028]圖9是用于孔洞的一第一陣列的一掩模圖案布局的視圖。
[0029]圖10是用于討論在除去犧牲層的步驟中所使用的刻蝕工藝，形成如圖5及圖7中所繪示的一支柱陣列。
[0030]圖11是于本文中所描述的制造過程的第四代表階段中的一元件的透視圖。
[0031]圖12是根據(jù)一用以圓化如圖11中所示的有源層的邊緣的方法所形成的一元件的透視圖。
[0032]圖13A和圖13B是根據(jù)另一用以圓化如圖11中所示的有源層的邊緣的方法所形成的元件的透視圖。
[0033]圖14是根據(jù)又另一用以圓化如圖11中所示的有源層的邊緣的方法所形成的元件的透視圖。
[0034]圖15是于本文中所描述的制造過程的第五代表階段中的一元件的透視圖。
[0035]圖16是于本文中所描述的制造過程的第六代表階段中的一元件的透視圖。
[0036]圖17是于本文中所描述的制造過程的第七代表階段中的一元件的透視圖。
[0037]圖18是為了說明某些特征的目的而省略了存儲器薄膜的一結構的透視圖。
[0038]圖19是圖18中所示省略了存儲器薄膜的結構的布局圖。
[0039]圖19A是圖19中所示省略了字線條帶的結構的布局圖。
[0040]圖19B和圖19C是由圖19A中所示的布局的線A_A’與B_B’的剖面圖。
[0041 ] 圖20是X-Z平面的剖面圖，繪示貫穿一垂直切面字線的一環(huán)繞式柵極存儲器單元陣列。
[0042]圖21-圖25繪示用于上述提及的孔洞的第一陣列的替代的布局圖案。
[0043]圖26繪示于本文中所描述的GAA存儲器單元的多個剖面形狀。
[0044]圖27A和圖27B繪示會被不具有垂直側壁的孔型刻蝕所影響的存儲器單元的通道寬度與通道高度。
[0045]圖28A和圖28B繪示結構的不同層中具有不同幾何形狀的存儲器單元的一陣列的寫入與擦除特性。
[0046]圖29A和圖29B繪示可以本文所描述的技術來實現(xiàn)的理想的寫入和擦除特性。
[0047]圖30繪示用于根據(jù)本文所描述的一實施例的環(huán)繞式柵極存儲器單元的通道剖面形狀。
[0048]圖31是如本文所述的包含GAA的集成電路存儲器、水平通道、NAND閃存的一簡化圖表。
[0049]圖32是用于如本文所描述的一支撐結構為基礎的一制造過程流程圖。
[0050]【符號說明】
[0051]1:第一金屬層
[0052]2:第二金屬層
[0053]3:第三金屬層
[0054]102?105、112?115:半導體條帶
[0055]102B ?105B、112A ?115A:位線襯墊
[0056]109、119:串行選擇線(SSL)
[0057]125-1 ?125-N:字線
[0058]126、127:柵極選擇線(GSL)
[0059]128:源極線
[0060]201:硬掩模層
[0061]202a,202b,202c,202d,206a,206b,207a,207b:支柱
[0062]200-1 ?200-8:半導體層
[0063]203-1、203-2:犧牲層
[0064]204-1、204-2、210、211、212、451、452、501 ?505:(第一)孔洞
[0065]213:暴露的邊緣與突出部分
[0066]214:氧化層
[0067]214-1、214_2:開孔
[0068]215:區(qū)域
[0069]215d:寬度
[0070]216:存儲器薄膜
[0071]218:有源材料
[0072]220-1 ?220-4、304-1 ?304-4:(第二 )孔洞
[0073]250、251、252、253:延伸部分
[0074]260,261:箭頭
[0075]270、271:通路
[0076]280,401 ?405、421 ?424、511 ?514:(存儲器)單元
[0077]290:通道
[0078]310、311、312、400、510:字線切面
[0079]311a:字線條帶區(qū)域
[0080]320:位線條帶
[0081]320A、320B:截面
[0082]320x:通道區(qū)域
[0083]321:支撐區(qū)域
[0084]322:支撐支柱
[0085]410:通道區(qū)域
[0086]411:存儲器材料
[0087]420:絕緣層
[0088]500:掩模
[0089]601 ?610:形狀
[0090]611:列譯碼器[0091 ]612:稱接終立而
[0092]613:區(qū)塊
[0093]614:源極線
[0094]615:總線
[0095]616:頁面緩沖器
[0096]617:數(shù)據(jù)總線
[0097]619:狀態(tài)機
[0098]623:數(shù)據(jù)輸入線
[0099]624:其它電路
[0100]650:閃存陣列
[0101]625:集成電路
[0102]701:第一區(qū)塊
[0103]702:第二區(qū)塊
[0104]703:第三區(qū)塊
[0105]704:第四區(qū)塊
[0106]705:第五區(qū)塊
[0107]706:第六區(qū)塊
[0108]707:第七區(qū)塊
[0109]708:第八區(qū)塊
[0110]709:第九區(qū)塊
[0111]A、B、C、D:層
[0112]CD_A?CD_D:(半導體條帶)寬度
[0113]d、x:距離
[0114]dl、d2、Ll、L2:尺寸
[0115]r:半徑
[0116]WA、WB:寬度
[0117]BL:位線
[0118]PB:距離
[0119]0E:過度的刻蝕
[0120]WL:字線
[0121]A-A \ B-B,:線
【具體實施方式】
[0122]請參照圖1-圖32，提供本發(fā)明的實施例的詳細內容。
[0123]圖1是于現(xiàn)有技術US專利編號第8，503, 213號中的一三維垂直型柵極NAND閃存陣列結構的透視圖，其具有作為NAND串行位線的多層水平半導體條帶，并具有與作為字線的條帶相交的多個圖案化導電線，字線的條帶是垂直延伸于層間的條帶疊層之間。圖1中，圖式中是省略絕緣材料，以暴露出另外的結構。舉例來說，在棱線形疊層中是省略于半導體條帶之間的絕緣層，并省略于半導體條帶的棱線形疊層之間的絕緣層。
[0124]多層陣列是形成在絕緣層之上，并包括圖案化的多晶硅層，多晶硅層提供與多個棱線形疊層共形的多個字線125-1.....125-N-1、125-N。多個棱線形疊層包括半導體條帶
112、113、114、115。在相同平面上的半導體條帶是經由階梯狀接觸結構而電性耦接在一起。
[0125]階梯狀接觸結構的位線襯墊112A、113A、114A、115A的尾端終止于半導體條帶，例如半導體條帶112、113、114、115。如圖所繪示，位線襯墊112A、113A、114A、115A被電性連接至不同的位線，用以連接至譯碼電路，以選擇陣列之中的層。位線襯墊112A、113A、114A、115A可在多個棱線形疊層被定義的同時被圖案化。
[0126]階梯狀接觸結構的位線襯墊102B、103B、104B、105B終止于半導體條帶，例如半導體條帶102、103、104、105。如圖所繪示，這些位線襯墊102B、103B、104B、105B被電性連接至不同的位線，用以連接至譯碼電路，以選擇陣列之中的層。這些位線襯墊102B、103B、104B、105B可在多個棱線形疊層被定義的同時被圖案化。
[0127]在此配置中，任何給定的半導體條帶的疊層不是耦接至位線襯墊112AU13A、114A、115A，就是耦接至位線襯墊102B、103B、104B、105B,但不同時耦接至位線襯墊112A、113A、114A、115A與位線襯墊102B、103B、104B、105B。半導體條帶的疊層具有位線終端至源極線終端的方向，或源極線終端至位線終端的方向的兩種相對方向中的一者。舉例來說，半導體條帶112、113、114、115的疊層具有位線終端至源極線終端的方向；而半導體條帶102、103、104、105的疊層具有源極線終端至位線終端的方向。
[0128]一終端終止于階梯狀結構的位線襯墊112A、113A、114A、115A的半導體條帶112、
113、114、115的疊層通過串行選擇線(SSL)119、柵極選擇線(GSL) 126、字線(WL) 125-1至125-N、柵極選擇線(GSL) 127，另一終端終止于一相對應的源極線128。半導體條帶112、113、114、115的疊層并未延伸到位線襯墊102B、103B、104B、105B。
[0129]一終端終止于位線襯墊102B、103B、104B、105B的半導體條帶102、103、104、105的疊層通過串行選擇線(SSL) 109、柵極選擇線(GSL) 127、字線(WL) 125-N至125-1、柵極選擇線(GSL) 126，另一終端終止于一相對應的源極線(圖式中被其他元件所遮蔽而未繪示出)。半導體條帶102、103、104、105的疊層并未延伸到位線襯墊112A、113A、114A、115A。
[0130]存儲器材料的層自半導體條帶112-115與102-105分隔字線125-1至125-N。柵極選擇線(GSL) 126與127是與類似于字線的多個棱線形疊層共形(conformal)。
[0131]位線與串行選擇線是形成在第一金屬層1、第二金屬層2與第三金屬層3。
[0132]晶體管是形成在位線襯墊112A、113A、114A以及字線125-1之間。晶體管中，半導體條帶(例如113)是作為元件的通道區(qū)域。串行選擇線(SSL)柵極結構(例如119、109)是在定義字線125-1至125-N的相同步驟期間被圖案化。一硅化物層可沿著字線、柵極選擇線并越過串行選擇線(SSL)柵極結構109、119的頂表面形成。此存儲器材料層可作為晶體管的柵極介電質。這些晶體管是作為耦接至譯碼電路的串行選擇柵極，用以在陣列之中選擇特定的棱線形疊層。
[0133]第一金屬層I包括平行于半導體金屬條帶的一縱向方向的串行選擇線。這些第一金屬層I串行選擇線是經由層間連接器而連接至不同的串行選擇線(SSL)柵極結構(例如109,119)ο
[0134]第二金屬層2包括平行于字線的一橫向方向的串行選擇線。這些第二金屬層2串行選擇線是經由層間連接器而連接至不同的第一金屬層I串行選擇線。
[0135]這些第一金屬層I串行選擇線與第二金屬層2串行選擇線的組合給予一串行選擇線訊號來選擇半導體條帶的一特定疊層。
[0136]第一金屬層I也包括平行于字線的一橫向方向的兩條源極線。
[0137]第三金屬層3包括平行于半導體金屬條帶的一縱向方向的位線。不同的位線是經由層間連接器而電性連接至與位線襯墊112A、113A、114A、115A及102B、103B、104B、105B連接的階梯狀結構的不同階段。這些第三金屬層3位線給予一位線訊號來選擇半導體條帶的一特定水平平面。
[0138]可包括一第四金屬層(可稱為第四金屬層4，未繪示于圖中)，用以連接外圍電路至存儲器陣列，例如驅動器、感測放大器、譯碼器、電壓供應發(fā)電器等類似。
[0139]提供層間連接器(繪示于圖中，但未標注)于圖案化層之間的通孔中，以使連接器在節(jié)點之中，并使導電體在多個圖案化導電層中以及使其它部件在元件之上。在圖1所繪示的結構中，垂直型柵極結構是設置于每個條帶的兩側上而形成存儲器單元，其可具有雙門柵極單元的特征，于通道條帶的兩側上具有柵極。
[0140]繪示于圖1中的多個棱線形疊層可利用一線型刻蝕圖案而實現(xiàn)，其是經由刻蝕通過材料的起始疊層的一長溝槽而形成。在其它的方法中，可利用一孔型刻蝕圖案來形成，孔型刻蝕圖案中的孔洞圖案是透過材料的起始疊層而被刻蝕。此兩種方法各有其優(yōu)點。參照于2013年09月17日所申請的US專利申請?zhí)柕?4/029，305號，其標題為「Conductor witha Plurality ofVertical Extens1ns for a 3D Device」,此申請案是作為本發(fā)明的參考,如同本文所完全闡述。
[0141]本文所描述的一支撐方法可用來形成圍繞于通道條帶的垂直型柵極結構。圍繞于通道條帶的柵極結構使存儲器單元可具有GAA單元的特征，其柵極結構圍繞于通道條帶。一支撐方法可用于制作不包括GAA單元的結構。
[0142]圖2是利用一支撐方法于三維水平通道GAA NAND結構的中間制造階段期間的一元件的透視圖。
[0143]在包括圖2的許多圖式中，X、Y和Z軸是作為參考。在所有圖式中，X軸表示在區(qū)塊范圍內的字線結構的方向，Y軸表示在區(qū)塊范圍內的位線結構(NAND串行的通道條帶)的方向，Z軸表示在區(qū)塊中垂直于存儲器單元的階層或層(名義上為垂直方向)的方向。
[0144]圖2繪示半導體層200-1至200-8的一疊層，及一重疊硬掩模層201。一孔洞圖案通過硬掩模層201，并通過半導體層200-1至200-8的疊層。由于半導體層200-1至200-8于本文中是形成存儲器單元的有源部件來使用，于本文中的半導體層200-1至200-8是指圖案化的有源層。在3DVGNAND的情況下，半導體層是形成NAND串行的通道條帶來使用，有時則意指NAND串行位線。這些有源層可包括其它半導體材料或導電材料、或可根據(jù)所形成的結構的目的(包括使用作為字線與位線)而使用來攜帶電流的有源材料的組合。代表性的材料包括多晶硅、摻雜多晶硅、單晶硅、金屬硅化物、如鈦(Ti)、鎢(W)、鉭(Ta)、鉬(Pt)的金屬以及如氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)的金屬氮化物,其可單獨使用或組合使用來作為有源層。
[0145]一支柱(例如202a、202b、202c、202d)的陣列是設置在半導體層200_1至200-8之中。每一支柱(例如202a、202b、202c、202d)是固定在一直立位置上(Z軸)，以作為有源層之間的支柱或支撐。支柱陣列中的支柱可包括絕緣材料或其它阻擋有源層之間電流的配置。代表性的材料包括如氧化娃、氮化娃、氮氧化娃、碳氧化娃(silicon oxycarbide,S1C)、氟氧化娃(silicon oxyfluoride, S1F)以及其它作為層間介電質的材料的絕緣材料，其可單獨使用或組合使用而作為支柱。
[0146]如圖2所示的支柱的結果元件作為一支撐結構，其可在所制造的存儲器結構的位線、存儲器層與位線的形成期間用于支撐圖案化有源層。請參照以下圖式，是描述如圖2所示的一支撐結構的制造方法，并利用此支撐結構完成一存儲器結構。
[0147]圖3到圖20繪示各方面可用于制造使用如圖2所示的支撐結構的存儲器元件的一制造過程。在圖3到圖20中，為了簡化圖式，僅有繪示二層與二或四個垂直孔洞。利用多層(在某些范例中為16、32或64半導體層)的存儲器元件可以此方法形成。
[0148]圖3繪示犧牲層203-1、203-2與半導體層200_1、200-2交替的一疊層。這些層可經由標準的沉積與層形成技術來形成。在此范例中，半導體層200-1、200-2是利用適合作為所形成的存儲器單元中的通道使用的未摻雜或微摻雜硅而形成。以一代表性的結構來說，有源層可包括具有20至40納米的數(shù)量級厚度的一多晶硅層，其是使用化學氣相沉積工藝而形成。犧牲層可由具有50或70納米的數(shù)量級厚度的一氧化硅層所組成，其是使用化學氣相沉積工藝而形成。在此范例中，犧牲層203-1、203-2是使用二氧化硅形成，其是由于與有源層的兼容性以及相較于有源層材料的選擇性刻蝕能力而被選擇，如下所述的內容。因此，其它材料也可作為犧牲層，例如，當半導體層為硅時，可使用氮化硅作為犧牲層。犧牲層的材料的選擇可取決于有源層的材料。作為犧牲層的材料并不導電，因而可作為有源層之間的絕緣支柱。
[0149]圖4繪示在形成延伸通過疊層的孔洞204-1、204_2的陣列步驟之后的一制造階段結構。在結構更為延伸的部分，孔洞陣列是以行列排列，于陣列之中的列的部分可視為在字線方向上(X軸)延伸，行的部分可視為在位線方向上(Y軸)延伸，且在字線方向上是偏離于彼此。參照圖2將可更為容易觀察到此孔洞陣列的配置。用以形成孔洞陣列的刻蝕可包括首先形成的一硬掩模層，并使用一光刻步驟圖案化此硬掩模，接著使用此硬掩模，執(zhí)行一高深寬比的孔洞刻蝕。對包括硅的半導體層以及包括氧化硅的犧牲層來說，一氮化硅層可形成于疊層的頂部上方，作為硬掩模的形成的刻蝕終止層?？锥纯涛g可使用一脈沖等離子體刻蝕工藝來執(zhí)行，例如通過脈沖射頻(RF)輻射所激發(fā)的一異相性干法刻蝕工藝(利用氟源氣體與的等離子體刻蝕，例如以即3及/或SF6作為主要刻蝕氣體，以及利用碳源氣體的等離子體刻蝕，例如以CH2F2、CH4作為附加氣體)，以實現(xiàn)高深寬比的孔洞圖案。
[0150]圖5及圖6是類似于圖2展示的一支撐結構的透視圖與平面視圖，其是經由執(zhí)行選擇性地攻擊犧牲材料的一刻蝕工藝所形成。此刻蝕工藝是穿過孔洞陣列而實施，并攻擊疊層中的所有犧牲層。當犧牲層材料為氧化硅且有源層為硅時，刻蝕除去犧牲層材料，同時留下支柱，刻蝕可為原子層刻蝕(Atomic Layer Etching, ALE)或似ALE工藝,例如所謂的「SiCoNi」工藝(例如，參照US專利編號第8，501，629號，其揭露內容是作為本發(fā)明的參考，如同本文所完全闡述)或所謂的「Certas」工藝(例如，參照US專利編號第8，058，179號，其揭露內容是作為本發(fā)明的參考，如同本文所完全闡述)。并且，也可使用其它的濕法刻蝕工藝，如稀氣氟酸(Diluted Hydrofluoric Acid,DHF)或緩沖氧化物刻蝕(Buffered OxideEtch, Β0Ε)。取決于所使用的材料、目標結構的尺寸以及其它的因素，也可使用其它的選擇性刻蝕工藝。
[0151]選擇刻蝕工藝的時機或以其它的方式控制，使沿著經由孔洞陣列所定義的列及行的方向上所有的犧牲層皆被除去，同時留下于對角線上所在的區(qū)域的支柱(例如206a、206b)，對角線是經由陣列中四個相鄰孔洞的周邊之間最短的聯(lián)機所定義。以下更詳細地描述此圖案。在圖5和圖6所繪示的范例中，支柱具有四個側邊的形態(tài)(參照圖6中的206a)，幾乎為一四點星形的形態(tài)，其可在除去犧牲材料以形成在列及行方向上的通路的步驟后，立即停止刻蝕工藝而產生。
[0152]圖7及圖8是類似于圖2所示的一支撐結構的透視圖與平面視圖，其與圖5、圖6 —樣，是經由執(zhí)行選擇性地攻擊犧牲材料的一刻蝕工藝所形成。此刻蝕工藝是穿過孔洞陣列而執(zhí)行，并攻擊疊層中的所有犧牲層。選擇刻蝕工藝的時機或以其它的方式控制是如以上描述內容并參照圖5。在圖7和圖8所繪示的范例中，支柱具有一圓型的形態(tài)(參照207a、207b及圖8)。結構可由相對于圖5、圖6的工藝過度刻蝕的一刻蝕工藝而產生。選擇作為支柱的圖案可經由與一特定制造過程及所形成的結構的需求相襯而決定。圖7、圖8的實施例提供支撐結構中材料的形成更多的空間，同時圖5、圖6的實施例在制造過程期間可提供更佳的結構支撐。
[0153]參照圖6、圖8，可描述于此范例中每一半導體層(例如半導體層200-1)的結構的特征。半導體層在具有四個延伸部分的一支撐區(qū)域中具有一支柱(206a、207a)。兩圖式中，雖可理解其特定的結構可能不同，然為便于說明，延伸部分是給予相同的參考標號。從支柱206a或207a的支撐區(qū)域的四個延伸部分包括延伸部分250與251，其是沿著位線方向的一線以0°及180°延伸，如箭頭260所表示。從支柱206a或207a的支撐區(qū)域的四個延伸部分包括延伸部分252與253，其是沿著字線方向的一線以90°及270°延伸，如圖6中的箭頭261所表示。在位線方向上的延伸部分250與251是作為在這些延伸部分上的存儲器單元中的通道區(qū)域。一同沿著位線方向的這些延伸部分在三維快閃結構中，形成可為NAND串行位線或通道的一半導體條帶。沿著字線方向的延伸部分252與253是在隨后的一工藝步驟或隨后的多道工藝步驟中被切斷。
[0154]圖9和圖10的目的是用于解釋用以形成如圖5-圖8中所示支柱的刻蝕工藝參數(shù)。圖9是在硬掩模層201中的孔洞陣列的布局視圖，繪示所形成的結構孔洞之間的間隔以及位線間距。在此范例中，陣列中的孔洞包括孔洞210、211、212，其為圓形并具有相同的半徑r0字線方向上(X軸)的孔洞之間的距離d是與位線方向上(Y軸)的孔洞之間的距離d相同。在孔洞210與孔洞212的中心之間所取得的對角線，其亦為在孔洞周邊上最近點之間的聯(lián)機，此對角線具有兩倍的半徑r加上距離X的長度，其中距離X是與孔洞210、212的圓周上最近點之間的距離相等。距離X須大于距離d至少沿著所形成的支柱的對角線的寬度。
[0155]因此，如圖10所繪示，一刻蝕工藝可用于使犧牲材料除去一距離PB，距離PB是垂直于孔洞圓周的切線。如范例所繪示，此距離PB產生過度的刻蝕(OE)，此足以根據(jù)所形成的結構的需求在字線方向上形成一寬的通路，并在位線方向上形成一寬的通路。然而，距離PB是小于圖9所繪示的距離X的二分之一。如此產生了一區(qū)域215，且一支柱是形成在區(qū)域215中，區(qū)域215在對角線上具有一寬度215d，此寬度等于(x_2XPB)。如上所述，關于圖8，其進一步的過度刻蝕可使支柱產生圓形的輪廓，也減少了支柱的直徑。
[0156]刻蝕工藝的結果，可形成如圖5、圖7所示的一支撐結構。
[0157]如上所述，半導體層200-1與200-2是在此范例中使用，以在存儲器結構中形成通道條帶或NAND條帶位線。對于某些類型的存儲器材料，是希望能至少在經由孔洞陣列所暴露出的邊緣上執(zhí)行一工藝，以圓化半導體層200-1與200-2的邊緣。圖11、圖12、圖13A、圖13B及圖14的目的是用于繪示圓化邊緣的不同技術。
[0158]圖11繪示在圓化圖9的結構的邊緣的步驟后的結構。圖7的參考標號在圖11中也提供相對應的結構。然而，在選擇性地圓化半導體層的邊緣的圓化工藝(roundingprocess)之后，孔洞之間的材料延伸部分的通道的剖面(例如于通道290中所見)是被圓化。使所形成的存儲器單元的通道剖面具有圓型的輪廓，其可改善于讀取、寫入及擦除過程期間的電場分布。
[0159]圖12中繪示用以形成圓形邊緣的技術。在此技術中，圖4所繪示的階段的結構被暴露至一氧化環(huán)境，使半導體層氧化。在此范例中，半導體層包括硅，犧牲層包括二氧化硅，半導體層所氧化的暴露區(qū)域(例如214)也包括氧化硅。此情況中，于除去犧牲層的刻蝕工藝期間，氧化層214亦被除去，留下類似圖11所示的圓形邊緣。
[0160]圖13A及圖13B繪示另一用以圓化邊緣的工藝。在圖13A及圖13B的工藝中，由類似于圖4中所示的結構開始，是執(zhí)行一刻蝕工藝，以略為回刻蝕犧牲層，留下半導體層200-1,200-2中所暴露的邊緣(例如213)。接著，如圖13B所繪示，執(zhí)行此工藝以氧化半導體層200-1、200-2暴露的邊緣與突出部分213而形成一氧化層214。在此范例中，半導體層包括硅，犧牲層包括氧化硅，半導體層(例如200-1)的氧化層214也包括氧化硅。此情況中，于除去犧牲層的刻蝕工藝期間，氧化層214亦被除去，留下類似圖11所示的圓形邊緣。
[0161]圖14繪示又另一用以圓化邊緣的工藝。在圖14的范例中，由類似于圖13A中所示的一結構開始，留下半導體層200-1、200-2中暴露的突出部分(例如213)，并在犧牲層的面前執(zhí)行選擇性地刻蝕半導體層的一工藝?？蛇x擇性地圓化硅層的一范例工藝是一 HNA系統(tǒng)(HF:Nitric =Acetic)的硅的等向性濕刻蝕，其是硝酸與氫氟酸的組合，并添加有醋酸或氟化銨作為緩沖液。其可直接對邊緣進行圓化，使圖案化半導體層中的通道290被圓化。在其它方法中，結構可進行除去少量犧牲層的多個反復的循環(huán)，接著在每循環(huán)中以等向性濕刻蝕的方式略為圓化所暴露的半導體。
[0162]往回參照圖2、圖5及圖7，除去犧牲材料并同時留下支柱陣列，使連通于列上孔洞間的有源層之間形成列通路，并使連通于行上孔洞間的有源層的有源層之間形成行通路?？锥词橇粝铝艘婚_口，在后續(xù)的步驟中，使導電材料或半導體材料的沉積可在此開口中完成，當沿著孔洞之間聯(lián)機的犧牲材料已完全被除去或已被除去某種程度時，通路可說是連通于孔洞間的橋梁。
[0163]圖15繪示在實施存儲器薄膜216之后，使的至少沿著在執(zhí)行存儲器單元的區(qū)域中(例如圖6、圖8的250、251)的表面上內襯(line)于支撐結構的一工藝階段。存儲器薄膜216的形成至少于半導體層中產生一信息儲存結構于通道區(qū)域上。如范例所繪示，存儲器薄膜216內襯于支撐結構的所有表面，包括每一半導體層的頂側和底側上的表面、支撐支柱的表面以及作為通道條帶的表面。為了便于繪制，存儲器薄膜216是繪示為一單一層，如圖15中所示。在一閃存的實施例中，存儲器薄膜216是一多層的介電質結構，包括一隧穿層(tunneling layer)、一電荷捕捉層(charge trapping layer)以及一隔離層(blockinglayer)。在某些被稱為BE-SONOS的實施例中，介電電荷儲存層中的隧穿層可包括厚度小于約2納米的一第一氧化硅層、厚度小于約3納米的一氮化硅層以及厚度小于約3納米的一第二氧化硅層。電荷捕捉層可包括一具有厚度約5至7納米的氮化硅層。隔離層可由一具有厚度約5至8納米的氧化硅層所組成。在一代表性的實施例中，一 BE-SONOS電荷捕捉結構例如是利用具有15至25納米之間的一組合厚度，或更具體地可使用約20納米的厚度。原子層沉積技術在能充分保形的某種程度上可用于形成BE-SONOS電荷捕捉結構，使均勻的存儲器層可至少在所形成的存儲器單元的通道區(qū)域中建立。一范例工藝是等離子體輔助原子層沉積(Plasma Enhanced Atomic Layer Deposit1n,PEALD),其是使用典型的PEALD工藝氣體以及儀器，同時實現(xiàn)改善的地形覆蓋性及優(yōu)異的厚度控制。舉例來說，一 PEALD氮化石圭工藝是將娃晶圓暴露至由氮氣等離子體曝光、氣體凈化(gas purging)、非等離子體活化石圭燒曝光(non-plasma activated SiH4exposure)及氣體凈化所組成的一系列反復工藝所構成。在一范例中，是實現(xiàn)一 0N0電荷捕捉結構。此0N0結構可使用半導體層的第一氧化作用以形成隧穿層氧化物、在隧穿層之上使用一氮化硅的原子層沉積技術以形成電荷捕捉層以及利用氮化硅的氧化作用以形成隔離層而實現(xiàn)。
[0164]在替代的實施例中，隧穿層可由一單一層氧化硅所組成。并且，在替代的實施例中，隔離層可由一氧化鉭層、一氧化鋁層、其他材料或可使用的材料的組合所組成。
[0165]各式各樣的電荷捕捉結構可作為存儲器材料。并且，也可使用其它類型的存儲器材料。舉例來說，實施例可使用過渡金屬氧化物或其它可編程的電阻材料作為存儲器薄膜216。
[0166]存儲器薄膜216的層必須夠薄，使開孔214-1、214_2成為垂直方向上排列的孔洞陣列中的孔洞204-1、204-2的一部分填充后的結果，且使在字線方向上穿過支撐結構的通路(例如270)未完全封閉，但留下足夠的間隔以沉積一有源材料，有源材料為例如適合用于三維NAND中提供字線結構的材料?？墒褂玫拇硇杂性床牧习〒诫s多晶硅、金屬、金屬氮化物、金屬硅化物以及硅、硅化物、金屬的組合。某些實施例中，在位線方向上的通路(例如通過區(qū)域的271)也保持在至少部分開放的狀態(tài)。通路的尺寸是取決于許多因素，包括孔洞陣列中的孔洞204-1、204-2的幾何形狀、在位線以及字線兩線方向上的孔洞之間的間隔、存儲器薄膜216的厚度、轉變?yōu)榘雽w材料的層間距離的犧牲層的厚度、半導體材料的層的厚度等等。
[0167]圖16繪示在沉積有源材料218至如圖15所示的開孔(例如214_1、214_2)及通路(例如270、271)之內的步驟后的一工藝階段。在此范例中，有源材料可包括一字線材料，如多晶硅，其是利用支持高深寬比孔洞填充料的一工藝來沉積。代表性的工藝可為原子層沉積(Atomic Layer Deposit1n, ALD)技術，例如氧氣自由基輔助(hydrogenradical-enhanced)ALD或等離子體輔助ALD。沉積有源材料218的結果,使支撐結構由有源材料的三維矩陣所填充，其是透過于沉積存儲器薄膜216之后保留的垂直開孔(例如214-1,214-2)及水平通路(例如270,271)而連接。
[0168]圖17繪示執(zhí)行穿過所填充的支撐結構的第二孔洞(220-1、220-2、220-3、220-4)的陣列的圖案化刻蝕的一工藝階段。所填充的支撐結構中的材料包括有源材料218(例如用于字線的多晶硅)、存儲器薄膜216(例如0N0)及半導體材料的層的材料(例如用于通道的多晶硅)。參照圖6、圖8，第二孔洞陣列是與平行于Y軸的一線上的第一孔洞陣列偏離，以切斷字線方向上的圖案化半導體層的延伸部分，例如在半導體材料的層之中的延伸部分252、253。并且，在所繪示的坐標系統(tǒng)的X-Z平面上，第二孔洞陣列也將有源材料218的矩陣劃分為一組單獨的垂直切面，當存儲器薄膜沉積在之間，其是被半導體層的位線方向上的延伸部分(例如圖6、圖8的250、251)所穿過。結構在有源材料垂直切面的交叉點處及在位線方向上半導體層的延伸部分產生一存儲器單元(例如280)。如圖17所示，存儲器單元在水平通道上具有一環(huán)繞式柵極(Gate-Al 1-Around，GAA)結構，存儲器薄膜216環(huán)繞半導體層中的通道290，且字線材料的垂直切面環(huán)繞存儲器薄膜。
[0169]圖18、圖19提供省略存儲器薄膜216后的結構的透視圖，如此可更容易地觀察NAND位線條帶與字線切面。其繪示了三個字線切面310、311、312，其中切面310、312是于中間處裁切，以示出剖面形狀。如圖所示，圖案化有源層中的通道線(例如位線條帶320)穿過垂直切面312。圖19繪示位于位線條帶的支撐區(qū)域321的支撐支柱(例如322)的結構平面視圖，位線條帶包括暴露的支撐區(qū)域321。孔洞304-1、304-2、304-3、304-4對應至圖17的孔洞220-1、220-2、220-3、220-4，并切斷于半導體材料的層的字線方向上的延伸部分，及在位線方向上的字線材料的延伸部分，如上所述的內容。如此一來，半導體層的剩余部分包括多個可為NAND串行的半導體條帶的疊層。有源材料的剩余部分包括多個字線材料的切面，其中半導體條帶延伸通過字線材料，且在三維陣列中，字線材料環(huán)繞在半導體條帶中所形成的存儲器單元的通道區(qū)域。
[0170]圖19A采用圖19的布局，并省略了字線切面310、311、312，其繪示位線條帶(例如位線條帶320)的形狀的上視圖。圖式中將字線切面311從字線條帶區(qū)域311a省略。位線條帶320包括一通道區(qū)域320x在字線條帶區(qū)域311a中。所繪示的范例中,位線條帶的側邊在通道區(qū)域(例如320x)中并非筆直的，由于形成過程中所使用的孔洞的形狀而可為拱形的或具有其它切口輪廓的形狀。由于此形狀，位線條帶具有波狀起伏(undulating)狀的側邊，且在靠近字線條帶區(qū)域311a的中心處的截面(取自線A-A’ )相較于在靠近字線條帶區(qū)域311a的邊緣處的截面(取自線B-B’)還要更為狹窄。圖19B繪示截自于線A-A’的位線條帶320的截面320A，其被存儲器薄膜216與字線切面311所環(huán)繞。如圖所示，位線條帶在靠近字線條帶區(qū)域的中心處的截面320A的寬度被標示為WA。圖19C繪示截自于線B-B’的位線條帶320的截面320B，其被存儲器薄膜216與字線切面311所環(huán)繞。如圖所示，位線條帶在靠近字線條帶區(qū)域的邊緣處的截面320B的寬度被標示為WB。寬度WA實質上是小于寬度WB。而且，圖19B、圖19C中所示的字線切面311是環(huán)繞并與截面320A及截面320B中的存儲器薄膜的外表面共形，如此形成一環(huán)繞式柵極(GAA)單元。
[0171]圖20是如圖17所示對應于X-Z表面的剖面視圖，其是截自于三維陣列中的X-Z平面，其三維陣列通過形成在基板的一絕緣層420上方的一字線切面400是具有八層的存儲器單元。圖中，存儲器單元包括在一第一疊層的第一及第二層之中的單元401及402、在一第二疊層的第四層之中的單元403、在一第三疊層的第六層之中的單元404、以及在一第四疊層的第八層之中的單元405。這些單元包括一通道區(qū)域在一半導體條帶中，并包括由字線切面400中的字線材料所環(huán)繞的一存儲器薄膜。關于單元401，通道區(qū)域410被繪示為圓形，且存儲器材料411環(huán)繞此圓形通道區(qū)域410。為簡化起見，所有的單元尺寸在圖標中被繪示為相同的尺寸。圖中示出了支撐結構可用以形成具有多層的一高密度的環(huán)繞式柵極結構。
[0172]圖21-圖25繪示第一孔洞陣列的各種配置，其對應至圖4的孔洞204_1、204_2。在第一孔洞陣列中的孔洞可取決于存儲器單元結構和元件中其它使用支撐件來實現(xiàn)的結構，以及在支撐結構中的支柱形狀。各個圖示繪示出一掩模500，其定義孔洞的形狀。圖21中，孔洞501是橢圓形的。尺寸L2定義孔洞中心至孔洞周邊在位線方向上的距離。尺寸LI定義孔洞中心至孔洞周邊在字線方向上的距離。尺寸dl定義陣列中的孔洞周邊之間在字線方向上的距離。尺寸d2定義陣列中的孔洞周邊之間在位線方向上的距離。尺寸X定義陣列中的孔洞周邊之間在對角線方向上的距離，陣列中的孔洞是在位線方向上一列隔著一列、在字線方向上一行隔著一行的方式隔開。尺寸LI和L2可決定陣列結構中的通道長度和位線寬度。根據(jù)一特定的實施方式，尺寸dl和d2的值可相等或不相等。這些尺寸會影響支撐結構的支柱形成所需的刻蝕時間量。尺寸X必須大于dl與d2的總合至少所形成的支柱直徑。這些相同的尺寸是標記在圖21-圖25中的每一個范例。
[0173]圖22中，孔洞502是方形或菱形，可根據(jù)一特定的實施方式而調整其的尺寸。圖23中的孔洞503是一星形圖案，其尺寸可被調整。圖24中的孔洞504是六邊形，其尺寸同樣可因調整存儲器單元結構及其它陣列外觀的目的而被調整。圖25中的孔洞505是已被旋轉的多邊形。其尺寸以及旋轉的量可因調整存儲器單元結構及其它陣列外觀的目的而被調整。
[0174]所繪示的支撐結構包括一第一孔洞陣列，其具有相同的尺寸，這對存儲器單元陣列來說是理想的，如此使得單元的操作能夠盡可能地一致。其它的結構中的存儲器單元區(qū)塊，如圖1所示的區(qū)塊，也可使用支撐結構形成。
[0175]舉例來說，圖1中所示的柵極選擇線(GSL) 127、126可由使用支撐結構形成的一柵極選擇線(GSL)切面所取代。柵極選擇線(GSL)切面可比字線切面厚，使所產生的柵極選擇線(GSL)晶體管相較于存儲器單元具有較長的通道長度。例如，較厚的切面可在柵極選擇線(GSL)切面的所在之處，使用第一孔洞陣列中在通道長度維度上(Y軸)延伸的孔洞來實現(xiàn)。
[0176]同樣地，例如圖1中所示的串行選擇線(SSL)119、109可由使用支撐結構形成的一SSL切面所取代,并通過第二孔洞刻蝕或分離圖案化刻蝕(separate pattern etch)劃分為單獨的柵極結構。SSL切面可比字線切面厚，使所產生的SSL晶體管相較于存儲器單元具有較長的通道長度。例如，較厚的切面可在SSL切面的所在之處，使用第一孔洞陣列中的延伸孔洞來實現(xiàn)。圖1中所示的源極線結構也可根據(jù)特定的實施方式，使用分離圖案(separatepattern)及接觸形成(contact format1n)工藝來實現(xiàn)。
[0177]位線襯墊(例如圖1的102B、103B、104B、105B)可使用半導體層形成，并視需求在第一及第二孔洞刻蝕期間進行圖案化，利用階梯(stairstep)工藝以作為層間導電體。
[0178]圖21-圖25所討論的第一孔洞陣列的形狀是控制所形成的存儲器單元的幾何形狀以及陣列區(qū)塊中的其它結構的一項因素。另一因素有關于半導體層的厚度以及所執(zhí)行的圓化工藝。參見圖17，存儲器單元280的截面形狀可為橢圓形，橢圓在區(qū)塊中的垂直軸(Z軸)上為長軸。
[0179]圖26繪示存儲器單元的各種截面形狀。形狀601相似于圖17中所繪示的形狀。其可以字線方向上的孔洞之間的距離相對小于半導體層的厚度，并在沉積存儲器層之前執(zhí)行一圓化工藝的方式形成。形狀602也是一垂直排列的橢圓，但比形狀601略寬。其可以字線方向上的孔洞之間的距離相對大于用以形成形狀601的距離的方式形成，但仍小于半導體層的厚度。并且，圓化工藝可以在更短的時間內執(zhí)行。形狀603及604可以孔洞之間的距離相等的方式形成，但形狀603的圓化程度較大，形狀604的圓化程度較小。形狀605代表一圓形的截面，其孔洞之間的形狀以及半導體層的厚度幾乎是相等的，圓化工藝的結果使之成為圓形的形狀。形狀606可使用如同形成形狀605的孔洞的相同配置所制成，但圓化的程度較小，因此形成一圓化的方形(rounded square)截面。形狀607至610繪示孔洞之間的距離大于半導體層的厚度的實施例，其截面形狀是在水平方向上延展。形狀607是一相對勻稱的橢圓。形狀608是一圓化的矩形(rounded rectangle),其是使用與形成形狀607大致相同的起始條件所形成，但圓化程度較小。形狀607可以一有源層的厚度明顯較孔洞之間的距離薄的方式形成，并進行圓化以形成橢圓。形狀610類似于形狀607及608，其圓化的量只有影響結構較小的邊緣部分。
[0180]存儲器單元的截面形狀，例如圖26中所示的形狀，可根據(jù)存儲器材料的類型以及所應用的寫入及擦除的操作而調整。舉例來說，經由截面形狀所控制的存儲器結構的一項特征，是在字線與存儲器層外表面間的界面上以及在存儲器層內表面與通道間的界面上的電場的相對強度。經由施予一偏壓于環(huán)繞式字線結構與元件通道區(qū)域之間所產生的電場，于靠近截面圓化部分的通道表面的強度是大于直線部分。并且，對于通道直徑小于存儲器層外直徑的結構，其相對差異較大。
[0181]圖27A是半導體層的一疊層的簡圖，包括層A、層B、層C及層D，孔洞451、452已穿過其中形成，孔洞451、452對應至上述所討論的第一孔洞陣列。理想的狀況是孔洞具有完全垂直的側壁。然而，對于高深寬比的結構，側壁可具有一微小的角度，如圖所示。因此，每一層孔洞間的半導體條帶寬度(標注為CD_A、CD_B、CD_C、CD_D)都有些許的不同。在底部孔洞的寬度CD_D是略寬于頂部孔洞的寬度CD_A，在兩者之間具有些微的差異。執(zhí)行上述的支撐工藝(buttress process),并圓化半導體層,如此可形成如圖27B所示的截面。如圖所示，存儲器單元(層A中的421、層B中的422、層C中的423與層D中的424)具有不同的截面形狀和不同的寬度。然而，存儲器單元的高度幾乎是相同的。這些差異可使存儲器單元結構在寫入與擦除操作時具有性能上的差異。
[0182]雖未繪示出，沿著一通道條帶的存儲器單元結構可通過調整第一孔洞陣列中的孔洞之間的間隔，調整通道寬度尺寸，例如沿著具有較寬的通道寬度的一列上使用較小直徑的孔洞。舉例來說，沿著結構一層中的一水平通道條帶的NAND單元可在接近串行的GSL端具有較寬的通道寬度，而在接近串行的SSL端具有較窄的通道寬度,反之亦然。
[0183]舉例來說，圖28A繪示傳統(tǒng)上進行寫入操作時，從一初始低臨界狀態(tài)至一高臨界狀態(tài)的臨界電壓分布，單元在初始低臨界狀態(tài)下具有相對緊密的分布，層D、層C、層B及層A在高臨界狀態(tài)下具有逐漸增加的臨界電壓分布。圖28B繪示傳統(tǒng)上進行擦除操作時，從一初始高臨界狀態(tài)至一低臨界狀態(tài)的臨界電壓分布，單元在初始高臨界狀態(tài)下具有相對緊密的分布，層D、層C、層B及層A在低臨界狀態(tài)下具有逐漸減小的臨界電壓分布。在寫入與擦除表現(xiàn)上的這些變化限制了陣列的數(shù)據(jù)儲存的極限，且可能需要更復雜的寫入與擦除算法來使臨界分布均等。
[0184]圖29A、圖29B繪示于進行寫入與擦除操作時更為理想的特性。如圖29A所示，理想的狀況是使所有層中的單元在寫入操作時使一較低的初始狀態(tài)至一較高的狀態(tài)的臨界值增加，并具有更為緊密的分布，如圖所示。同樣地，圖29B繪示于進行擦除操作時更為理想的特性，或其它用以降低臨界值的操作，使得分布更為緊密。
[0185]圖30繪示支撐結構為何可用以調整存儲器單元的操作特性，以達成圖29A、圖29B所示的特性。圖30中，存儲器單元的一疊層是以通過一字線切面510的方式示出。存儲器單元的疊層包括層A中的存儲器單元511、層B中的存儲器單元512、層C中的存儲器單元513及層D中的存儲器單元514。存儲器單元的操作與結構已通過改變半導體層的厚度來調整。在此范例中，半導體層的厚度從最下層D往最上層A有些微的增加。由于孔型刻蝕的傾斜度(slope)，使存儲器單元514具有大于單元513、512、511的寬度的一寬度，如上述參照圖27A、圖27B所討論的內容。然而，存儲器單元514具有小于單元513、512、511的至少一者、或者所有的單元513、512、511的一深度。因此，調整存儲器單元的電性可用以達成如圖29A、圖29B所示的寫入與擦除的特性。半導體層、或其它類型的有源層的厚度的改變量可根據(jù)經驗來決定，或例如可以進行模擬的方法來決定。
[0186]因此，本技術的實施例包括存儲器單元，其在垂直維度上(高度)具有不同的厚度，并在水平維度上(寬度)具有不同的厚度，其差異是大于根據(jù)一般的工藝變量所產生的差異，且具有使存儲器單元在進行寫入與擦除操作之一者或兩者時的電性標準化為一個量的趨向，改善了陣列的數(shù)據(jù)儲存的極限或寫入、擦除的速度。
[0187]圖31是一集成電路625的簡易區(qū)塊圖，包括一閃存陣列650，其是由環(huán)繞式柵極(GAA)、水平通道、NAND閃存所構成。在某些實施例中，閃存陣列650是一三維存儲器，并包括多層單元。一列譯碼器611被耦接至閃存陣列650中的多個字線、串行選擇線與接地選擇線(通過耦接終端612連接)。區(qū)塊613中的一層/行譯碼器被耦接至一組頁面緩沖器616,在此范例中是通過數(shù)據(jù)總線(data bus) 617連接,并稱接至總體位線(global bitlines)與源極線614。地址(addresses)是在總線615上提供至層/行譯碼器(區(qū)塊613)與列譯碼器(區(qū)塊611)。數(shù)據(jù)是經由數(shù)據(jù)輸入線623從集成電路上的其它電路624(例如包括輸入/輸出端口 )提供，例如一通用用途處理機(general purpose processor)或特殊用途應用電路(special purpose applicat1n circuitry)、或經由閃存陣列650提供系統(tǒng)單芯片(system-on-a-chip)功能性的模塊的組合。數(shù)據(jù)是經由數(shù)據(jù)輸入線623提供至輸入/輸出端口或至其它在集成電路625內部或外部的數(shù)據(jù)目的地。
[0188]一控制器(此范例中是作為一狀態(tài)機619)提供訊號來控制所產生或透過電壓供應電路提供的偏壓配置供應電壓(bias arrangement supply voltages),以實現(xiàn)各種操作，包括擦除、寫入及讀取?？刂破骺墒褂帽绢I域已知的特殊用途邏輯電路(special-purpose logic circuitry)來實現(xiàn)。在替代的實施例中，控制器包括一通用用途處理機，其可在相同的集成電路上實現(xiàn)，并執(zhí)行一計算器程序來控制元件的操作。在又一其它的實施例中，可利用特殊用途邏輯電路與通用用途處理機的組合來作為控制器。
[0189]圖32是三維水平通道GAA存儲器區(qū)塊形成的基本步驟流程圖。在流程圖的第一區(qū)塊(701)中，半導體與犧牲層交替的一疊層是形成在一基板上方。半導體層的厚度可例如為約20納米。對于高密度元件來說，較佳地，厚度可相對地薄，例如為約10納米，以善用環(huán)繞式柵極結構更為強烈的電場增強效果。如此一來在某些實施例中，半導體層可在10納米或更小的數(shù)量級。某些情況中，對于電阻較低的半導體條帶(較高的單元電流)來說，較佳地，厚度可相對地厚，例如為約30納米，以減小環(huán)繞式柵極結構過度電場增強效果的讀取干擾。如此一來在某些實施例中，半導體層可在30納米或更高的數(shù)量級。由于這些因素(元件材料、元件尺寸、操作條件)將會影響最終的元件表現(xiàn)，因此優(yōu)化的半導體厚度將取決于最終的元件表現(xiàn)。在又一其它實施例中，層的厚度為因應元件表現(xiàn)的調整而有所改變。舉例來說，較低的層可具有約10納米的一厚度，同時較高的層可具有約20納米的一厚度。
[0190]犧牲材料的層應大于所形成的存儲器材料的厚度的兩倍，以提供更多的空間去形成元件。如此一來在一范例中，犧牲材料可包括具有約50納米的厚度的一氧化硅。
[0191]在流程圖的第二區(qū)塊(702)中，是圖案化一第一孔洞陣列。孔洞的直徑與形狀可根據(jù)上述所形成的一特定結構的需求而調整。在一范例中，孔洞可為圓形并具有在60至80納米的范圍內的一直徑。在其它實施例中，孔洞陣列可具有任何合適的形狀的孔洞，并包括具有不同形狀的孔洞在相同的陣列中，包括圓形、橢圓形、菱形等等?？锥粗g的間距可為確定存儲器單元通道寬度的一項因素，且可在例如10至30納米的范圍內。孔洞陣列的刻蝕輪廓應盡可能地垂直，以提供更一致的存儲器單元結構。環(huán)繞式柵極存儲器單元的通道大小(NAND串行位線大小)是取決于孔洞之間的間距以及半導體層的厚度。
[0192]在流程圖的第三區(qū)塊(703)中，是執(zhí)行一穿透孔洞的選擇性刻蝕，以除去犧牲材料，同時留下支撐支柱及在底部圖案化有源層之下的支撐支柱，如上所詳細討論的內容。所產生的支撐結構包括垂直通過孔洞以及在支柱之間水平地在位線與字線方向上的通路，字線材料可沉積在其中。
[0193]在流程圖的第四區(qū)塊(704)中，可執(zhí)行一用以圓化半導體層邊緣的工藝，特別是在存儲器單元通道區(qū)域中。各種用于實現(xiàn)此圓化的工藝已描述于上方。存儲器單元通道的圓化對存儲器單元陣列的電場增強特性可具有重大的影響。
[0194]在流程圖的第五區(qū)塊(705)中，存儲器材料是形成在支撐結構之中。針對一 NAND閃存，存儲器材料包括一多層介電電荷捕捉結構，例如是一 BE-SONOS結構、一 ONO結構、一MANOS結構或其它的電荷捕捉技術。在一范例中，一 BE-SONOS結構是以具有約20納米的一標稱厚度的方式而形成。
[0195]在流程圖的第六區(qū)塊(706)中，例如是摻雜多晶硅或其它有源材料的字線材料是填充在形成存儲器薄膜之后還保留在支撐結構中的通路中的孔洞之內。在此階段，字線材料可填充在穿過支撐結構的字線與位線兩方向上延伸的通路，并完全環(huán)繞在圖案化半導體層上方的存儲器薄膜。
[0196]在流程圖的第七區(qū)塊(707)中，是圖案化一第二孔洞陣列，其是在平行于位線方向的一線上與第一孔洞陣列偏離，以切斷在位線方向上延伸的通路中的字線材料，因此形成垂直切面或壁面，垂直切面或壁面是作為環(huán)繞式柵極字線，并經由水平有源線(在此范例中是NAND串行位線)所穿過。第二孔洞陣列也切斷在字線方向上延伸的半導體層的延伸部分，因此隔離了每一層中沿著NAND串行的半導體材料的單獨條帶。在此工藝范例中，支撐結構的支柱持續(xù)沿著作為NAND串行的通道線的半導體材料的條帶分布，并在存儲器單元之間的區(qū)塊結構部分中相鄰的層中的半導體材料的單獨條帶之間延伸。
[0197]在所繪示的范例中，第二孔洞陣列中的孔型刻蝕直徑可例如在40至60納米的數(shù)量級，以分隔存儲器實施例中的位線與字線。至少在存儲器單元區(qū)域中的第二孔洞陣列中的孔洞大小是取決于位線尺寸與環(huán)繞式柵極字線大小。第二孔洞陣列可具有任何合適的形狀的孔洞，并包括具有不同形狀的孔洞在相同的陣列中，包括圓形、橢圓形、菱形等等。在某些實施例中，可對第二孔洞陣列進行額外的加工處理，視需求進行例如是再氧化、字線或通道的多晶硅的修整、存儲器材料的修整等等。
[0198]在流程圖的第八區(qū)塊(708)中，需要完成于存儲器單元區(qū)塊的其它形成步驟，包括制作SSL結構、GSL結構、源極線接觸及位線襯墊。此外，亦提出這些需要完成周邊電路的步驟。當然，針對特定制造順序的目的，這些用于完成區(qū)塊中其它形成及周邊電路的額外步驟的順序是可選擇的。
[0199]在流程圖的第九區(qū)塊(709)中，是進行后端工藝(Back End Of Line，BE0L)步驟。這些步驟是提供來使圖案化金屬層與其它需要完成集成電路的結構重疊。
[0200]本文的技術包括使用兩道孔洞圖案化步驟穿過有源層(例如半導體)與犧牲層(例如絕緣體)交替的一疊層的工藝，以定義具有水平通道及垂直柵極的一垂直型存儲器元件的位線與字線兩結構。第一孔洞圖案化步驟可定義每一單元的「存儲器單元大小」或通道長度及寬度，避免可能導致線性彎曲或擺動問題的高深寬比線型刻蝕。
[0201]本文所述的技術包括使用一高選擇性的等向性刻蝕的工藝，以除去部分的犧牲層，同時留下一支柱陣列，其與有源層形成一用以在隨后的工藝期間撐持住結構的支撐結構，以形成一 GAA結構。
[0202]一圓化工藝也可在絕緣支撐結構形成的之前或之后執(zhí)行，使存儲器單元通道形成一圓化形狀，其可為元件表現(xiàn)的一顯著因素。
[0203]接著，將用以形成字線的存儲器材料(例如0N0)與導電材料(例如多晶硅)填充進入第一孔洞圖案內，以形成GAA結構。
[0204]第二孔洞圖案化步驟使連接位線與字線導電材料的有源層中的延伸部分分離，以形成字線。因此，可形成一水平通道陣列及GAA NAND快閃單元。并且，也可使用如上述提及用以形成各種陣列類型的其它類型的存儲器材料。
[0205]根據(jù)兩次的孔洞圖案化步驟，存儲器單元可形成緊密的面積4F2，請配合參照圖9，其中4F2= (2F) 2= (2r+d) 2，2F為其中一孔洞的直徑2r與兩孔洞之間距離d之和的特征尺寸。
[0206]對一水平通道、環(huán)繞式柵極閃存單元進行說明。此存儲器單元結構可在一單一的二維陣列中實現(xiàn)，或是作為一三維存儲器結構的基礎。二維陣列與三維存儲器結構可包括一水平通道及環(huán)繞式柵極NAND陣列。制造方法及陣列結構可應用于其它類型的存儲器技術，例如以可編程的電阻存儲器材料取代介電電荷捕捉存儲器材料。
[0207]綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視隨附的權利要求范圍所界定的為準。
【主權項】
1.一種存儲器兀件，包括: 多個水平有源線的一疊層； 多個垂直切面，這些垂直切面是被這些水平有源線穿過并環(huán)繞這些水平有源線；以及 一存儲器薄膜，在該疊層中的這些水平有源線與這些垂直切面之間。2.根據(jù)權利要求1所述的存儲器元件，包括多個支柱(posts)，這些支柱垂直延伸于該疊層中的這些水平有源線之間。3.根據(jù)權利要求1所述的存儲器元件，其中這些水平有源線包括多個半導體通道線，這些垂直切面包括多個導電字線，這些導電字線環(huán)繞這些水平有源線。4.根據(jù)權利要求1所述的存儲器元件，其中該存儲器薄膜包括一多層的介電電荷捕捉結構，這些水平有源線包括一半導體，這些垂直切面包括一導電材料。5.根據(jù)權利要求1所述的存儲器元件，其中這些水平有源線的至少一者具有與同一疊層中的這些水平有源線的至少另一者在一垂直維度方向上不同的一厚度。6.根據(jù)權利要求1所述的存儲器元件，其中這些水平有源線具有波狀起伏(undulating)狀的相對側邊。7.根據(jù)權利要求1所述的存儲器元件，其中這些水平有源線為硅，該存儲器薄膜包括一多層的介電電荷捕捉結構。8.根據(jù)權利要求1所述的存儲器元件，其中這些水平有源線具有圓化(rounded)的表面，這些水平有源線是穿過這些垂直切面。9.一種存儲器兀件,包括: 一水平通道線； 一介電電荷捕捉結構，環(huán)繞該水平通道線；以及 一柵極，環(huán)繞于該介電電荷捕捉結構與該水平通道線。10.根據(jù)權利要求9所述的存儲器元件，其中該水平通道線具有一圓化的表面，該水平通道線是被該介電電荷捕捉結構所環(huán)繞。11.一種存儲器兀件，包括: 水平通道及垂直型環(huán)繞式柵極(gate-all-around)閃存單元的一三維(3D)區(qū)塊。12.根據(jù)權利要求11所述的存儲器元件，其中該三維區(qū)塊包括: 多個水平反及(NAND)位線條帶的一疊層； 多個字線垂直切面，這些字線垂直切面是被這些水平反及位線條帶穿過并環(huán)繞這些水平反及位線條帶；以及 一介電電荷捕捉結構，在該疊層中的這些水平反及位線條帶與這些字線垂直切面之間。13.根據(jù)權利要求12所述的存儲器元件，包括多個支柱，這些支柱垂直延伸于該疊層中的這些水平反及位線條帶之間。14.根據(jù)權利要求12所述的存儲器元件，其中這些水平反及位線條帶的至少一者具有與同一疊層中的這些水平反及位線條帶的至少另一者在一垂直維度方向上不同的一厚度。15.根據(jù)權利要求12所述的存儲器元件，其中這些水平反及位線條帶為硅。16.根據(jù)權利要求12所述的存儲器元件，其中這些水平反及位線條帶具有圓化的表面，這些水平反及位線條帶是穿過這些字線垂直切面。17.根據(jù)權利要求12所述的存儲器元件，其中這些水平反及位線條帶具有波狀起伏狀的相對側邊。18.一種用以制造一存儲器的方法，包括: 形成多個犧牲層與多個有源層交替的一疊層； 形成一第一孔洞陣列，該第一孔洞陣列是延伸通過該疊層，以形成多個圖案化的有源層，該第一孔洞陣列中的多個孔洞是以行與列的方式排列； 除去暴露于該第一孔洞陣列的這些孔洞中的這些犧牲層的材料使一支撐結構形成的量，該支撐結構包括這些圖案化的有源層以及一支柱陣列，該支柱陣列延伸于這些圖案化的有源層之間； 以一存儲器薄膜內襯(lining)于該支撐結構中至少部分的這些圖案化的有源層； 在所述的內襯步驟之后，以一有源材料填充該支撐結構；以及 形成一第二孔洞陣列，該第二孔洞陣列是與該第一孔洞陣列偏離，以切斷該第一孔洞陣列的這些孔洞之間被內襯的這些圖案化的有源層在一字線方向上的多個延伸部分，以形成在一第一方向上延伸的襯里式(lined)的多個水平有源線，并使該有源材料分隔為多個垂直切面，這些垂直切面是被襯里式的這些水平有源線所穿過。19.根據(jù)權利要求18所述的方法，包括: 在所述的內襯步驟之前，圓化(rounding)這些圖案化的有源層的邊緣。20.根據(jù)權利要求18所述的方法，其中該存儲器薄膜包括一多層的介電電荷捕捉結構，這些水平有源線包括一半導體，這些垂直切面包括一半導體。21.根據(jù)權利要求18所述的方法，其中這些有源層的至少一者具有與同一疊層中的這些有源層的至少另一者在一垂直維度方向上不同的一厚度。22.根據(jù)權利要求18所述的方法，其中這些水平有源線具有波狀起伏狀的相對側邊。23.根據(jù)權利要求18所述的方法，其中這些水平有源線為硅，該存儲器薄膜包括一多層的介電電荷捕捉結構。24.一種用以制造一分層式集成電路結構的方法，包括: 形成包括一犧牲層于多個有源層之間的一疊層； 形成一第一孔洞陣列，該第一孔洞陣列是延伸通過該疊層，以形成多個圖案化的有源層，該第一孔洞陣列中的多個孔洞是以行與列的方式排列；以及 除去暴露于該第一孔洞陣列的這些孔洞中的該犧牲層的材料使一支撐結構形成的量，該支撐結構包括這些圖案化的有源層以及一支撐陣列，該支撐陣列通過保留部分延伸于這些圖案化的有源層之間的該犧牲層來形成。25.根據(jù)權利要求24所述的方法，其中該第一孔洞陣列中的這些孔洞是圓形。26.根據(jù)權利要求24所述的方法，其中該第一孔洞陣列中的這些孔洞是矩形。27.根據(jù)權利要求24所述的方法，其中該第一孔洞陣列中的這些孔洞是橢圓形。28.根據(jù)權利要求24所述的方法，包括沉積材料于這些圖案化的有源層之間并圍繞該支撐結構的步驟。
【文檔編號】H01L27/115GK105845683SQ201510018499
【公開日】2016年8月10日
【申請日】2015年1月14日
【發(fā)明人】洪士平
【申請人】旺宏電子股份有限公司