半導(dǎo)體非易失性存儲(chǔ)元件及其制造方法
【專利摘要】本發(fā)明提供半導(dǎo)體非易失性存儲(chǔ)元件及其制造方法，作為構(gòu)成半導(dǎo)體集成電路裝置內(nèi)的恒流源的元件，使用半導(dǎo)體非易失性存儲(chǔ)元件。半導(dǎo)體非易失性存儲(chǔ)元件是下述這樣的常開(kāi)啟型的半導(dǎo)體非易失性存儲(chǔ)元件：具有控制柵電極、浮柵電極以及源/漏端子，并且，在控制柵電極下方具備較薄的第1柵絕緣膜、以及具有即使施加比半導(dǎo)體集成電路裝置的工作電壓大的電壓也不會(huì)破壞的厚度的第2柵絕緣膜，半導(dǎo)體非易失性存儲(chǔ)元件形成為，通過(guò)從漏極端子將比工作電壓大的電荷通過(guò)第2柵絕緣膜注入浮柵電極，從而能夠?qū)﹂撝惦妷哼M(jìn)行調(diào)整，并且在工作電壓范圍內(nèi)注入載流子不會(huì)泄漏。
【專利說(shuō)明】
半導(dǎo)體非易失性存儲(chǔ)元件及其制造方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明設(shè)及能夠通過(guò)施加來(lái)自外部的電信號(hào)而使闊值電壓可變的半導(dǎo)體非易失 性存儲(chǔ)元件及其制造方法。
【背景技術(shù)】
[0002] 雖然電子設(shè)備中使用的電路由電池等電源進(jìn)行驅(qū)動(dòng)，但當(dāng)該電源的電壓變動(dòng)時(shí)， 有可能引起電路的錯(cuò)誤動(dòng)作W及各種異常現(xiàn)象，因此，一般在電路與電源之間設(shè)置調(diào)整電 壓而輸出固定電壓、或監(jiān)視電源的變動(dòng)那樣的電源管理ICXpower management 1C)，來(lái)實(shí)現(xiàn) 穩(wěn)定的動(dòng)作。特別是，近年來(lái)，在伴隨低電壓化的個(gè)人電腦及CPU等的半導(dǎo)體集成電路裝置 中，對(duì)于電源管理1C，對(duì)所輸出的固定電壓的恒壓性W及監(jiān)視的電壓值等的高精度化的要 求變得嚴(yán)格。
[0003] 作為從電源將固定電壓輸出至電路的電源管理1C，例如可W例舉出圖3所示的降 壓型串聯(lián)調(diào)壓器。
[0004] 在該半導(dǎo)體集成電路裝置中，利用PMOS輸出元件104、W及由電阻元件102構(gòu)成的 分壓電路103對(duì)接地端子105與電源端子106之間施加的電源電壓進(jìn)行分壓。將由電阻元件 102分壓后的電壓輸入到誤差放大器101的一個(gè)輸入端子，與由基準(zhǔn)電壓電路100生成的固 定的基準(zhǔn)電壓值進(jìn)行比較，根據(jù)其大小，利用誤差放大器101控制PMOS輸出元件104的輸入 電壓，使PMOS輸出元件104的源/漏電阻變化。其結(jié)果是，輸出端子107具有下述功能:輸出沒(méi) 有與基準(zhǔn)電壓電路100的基準(zhǔn)電壓值、W及分壓電路103的電阻分壓比對(duì)應(yīng)的電源電壓依賴 性的固定的輸出電壓。利用下式(1)來(lái)計(jì)算該輸出電壓。
[0005] 輸出電壓=基準(zhǔn)電壓值X分壓電路電阻分壓比（1)
[0006] 在該輸出電壓的調(diào)整中，通過(guò)利用后面敘述的方法使電阻元件102的電阻值變化 而使分壓電路103的分壓比變化，從而根據(jù)式（1)設(shè)定為期望的輸出電壓值。因此，需要針對(duì) 每個(gè)作為目標(biāo)的輸出電壓對(duì)半導(dǎo)體集成電路的分壓電路進(jìn)行加工/校正。
[0007] 另外，圖4那樣的、具有當(dāng)電源電壓成為固定電壓時(shí)輸出信號(hào)的功能的電壓檢測(cè)器 也是電源管理IC之一。
[0008] 在該半導(dǎo)體集成電路裝置中，將從電源端子106輸入的電源電壓轉(zhuǎn)換為利用由電 阻元件102構(gòu)成的分壓電路103進(jìn)行分壓后的電壓，并利用比較器108與基準(zhǔn)電壓電路100的 基準(zhǔn)電壓值進(jìn)行比較，根據(jù)其大小，從輸出端子107輸出電壓信號(hào)。利用運(yùn)樣的機(jī)構(gòu)實(shí)現(xiàn)了 下述運(yùn)樣的功能的電壓檢測(cè)器:對(duì)電源電壓進(jìn)行監(jiān)視，在電源電壓成為某固定電壓W上或 W下的情況下輸出信號(hào)，W進(jìn)行訓(xùn)斥（八香）處理。
[0009] 在該圖4的示例中，也通過(guò)使電阻元件102的電阻值變化而使分壓電路103的分壓 比變化，并根據(jù)式（1)來(lái)設(shè)定期望的電壓檢測(cè)值。因此，需要針對(duì)每個(gè)作為目標(biāo)的輸出電壓 對(duì)半導(dǎo)體集成電路的分壓電路進(jìn)行加工/校正。
[0010] 半導(dǎo)體集成電路裝置的分壓電路中使用的電阻元件采用將半導(dǎo)體襯底和逆導(dǎo)電 型的雜質(zhì)注入單晶娃半導(dǎo)體襯底而成的擴(kuò)散電阻、W及由注入了雜質(zhì)的多晶娃構(gòu)成的電阻 等。在分壓電路的設(shè)計(jì)中，在使用多個(gè)電阻體的情況下，將它們的長(zhǎng)度、寬度、電阻率全部設(shè) 定成相同。運(yùn)是因?yàn)椋ㄟ^(guò)運(yùn)樣做，各個(gè)電阻元件會(huì)同等地受到?jīng)Q定形狀的蝕刻加工工序時(shí) 的形狀偏差或雜質(zhì)注入偏差影響，即使電阻元件的絕對(duì)值有偏差，也能夠使電阻元件彼此 的電阻比率保持固定。
[0011] 圖5示出了在分壓電路內(nèi)使用具有基于該固定形狀和固定電阻率實(shí)現(xiàn)的固定的電 阻值的電阻元件的情況。如圖5的201至204的電阻群那樣，通過(guò)將單位電阻元件200串聯(lián)連 接和并聯(lián)連接，從而實(shí)現(xiàn)了各種電阻值。如前面所述，由于該單位電阻元件200是相同形狀 和相同電阻率的電阻元件，因此，由該電阻比率高的單位電阻元件構(gòu)成的電阻群的電阻比 也能夠保持高精度。
[0012] 另外，可W相對(duì)于201至204的電阻群并聯(lián)設(shè)置例如由多晶娃構(gòu)成的烙斷器(fuse) 301至304,并使得能夠從外部利用激光照射來(lái)切斷。并且，可W與通過(guò)該激光照射實(shí)現(xiàn)的烙 斷器的切斷/未切斷對(duì)應(yīng)地，根據(jù)需要來(lái)改變端子109至端子110之間的電阻值。并且，從端 子110輸出與形成于端子110 A至端子111之間的固定電阻的分壓比。
[0013] 如上所述，在具有高精度的電阻比的分壓電路中，通過(guò)對(duì)多晶娃烙斷器進(jìn)行激光 切斷，能夠高精度地獲得期望的分壓比，能夠在使用相同的半導(dǎo)體集成電路裝置的情況下 創(chuàng)造出具有各種目標(biāo)的輸出電壓的產(chǎn)品。
[0014] -般的輸出電壓的調(diào)整方法如圖2那樣。
[0015] 首先，直接測(cè)定最初在半導(dǎo)體加工工廠加工完成的產(chǎn)品的輸出電壓（圖2中的 (1))。接下來(lái)，基于根據(jù)該輸出電壓預(yù)先準(zhǔn)備好的計(jì)算公式或數(shù)據(jù)庫(kù)，利用激光來(lái)對(duì)設(shè)置于 分壓電路中的多晶娃烙斷器進(jìn)行加工W進(jìn)行輸出電壓的微調(diào)（圖2中的（2))。最后，再次測(cè) 定加工出的產(chǎn)品的輸出電壓，確認(rèn)是否符合期望的標(biāo)準(zhǔn)規(guī)格(圖2中的（3))。在此，對(duì)于不符 合標(biāo)準(zhǔn)規(guī)格的產(chǎn)品不出廠。除此之外，還存在下述在線微調(diào)法:一邊監(jiān)測(cè)輸出電壓一邊逐漸 地對(duì)電阻體進(jìn)行加工，當(dāng)達(dá)到期望的輸出電壓時(shí)停止加工。對(duì)比在線微調(diào)法，將圖2的方法 稱作離線微調(diào)法。
[0016] 接下來(lái)，基于圖6中的（1)、圖6中的（2)對(duì)圖3、圖4中同樣地使用的基準(zhǔn)電壓電路進(jìn) 行說(shuō)明。
[0017]在W往最基本的電路中，基準(zhǔn)電壓電路由耗盡型醒OS晶體管402和增強(qiáng)型醒OS晶 體管401構(gòu)成。如圖6中的（1)所示，各個(gè)晶體管形成于半導(dǎo)體襯底1內(nèi)的P型阱區(qū)5上，由柵電 極6、柵絕緣膜9W及N型源區(qū)/漏區(qū)12構(gòu)成，各個(gè)晶體管的差異在于，在柵絕緣膜9下形成的 用于決定闊值電壓的雜質(zhì)區(qū)中，在耗盡型NMOS晶體管402形成有N型溝道雜質(zhì)區(qū)10,在增強(qiáng) 型醒OS晶體管401形成有P型溝道雜質(zhì)區(qū)11。并且，分別具有用于控制晶體管工作的漏端子 2、源端子3、W及用于固定P型阱區(qū)的電位的基(body)端子4。
[001引如圖6中的（2)那樣，將運(yùn)樣的耗盡型NMOS晶體管402和增強(qiáng)型NMOS晶體管401串聯(lián) 連接在電源端子403與接地端子404之間，從作為電流源的耗盡型醒OS晶體管402輸出固定 電流，并輸入到成為負(fù)載元件的增強(qiáng)型醒OS晶體管401的漏端子2,由此，將在增強(qiáng)型NMOS晶 體管401的漏端子中產(chǎn)生的電壓作為固定電壓輸出至基準(zhǔn)電壓輸出端子405。（例如，參照專 利文獻(xiàn)1)
[0019]關(guān)于此時(shí)的從基準(zhǔn)電壓電路輸出的固定電壓，如果將耗盡型NMOS晶體管的闊值電 壓和跨導(dǎo)設(shè)為VtcUKtcU將增強(qiáng)型NMOS晶體管的闊值電壓和跨導(dǎo)設(shè)為Vte、Kte，則成為下式 (2)那樣。
[0020 ] 基準(zhǔn)電壓電路固定電壓=.f (區(qū)t d / K t e) X !V t. d !十V t. e (2)
[0021] 目P，在式（1)的輸出電壓中產(chǎn)生的偏差是由于決定從基準(zhǔn)電壓電路輸出的固定電 壓的各參數(shù)有偏差而導(dǎo)致的。并且，通過(guò)調(diào)整分壓電路的電阻分壓比來(lái)吸收該偏差。
[0022] 專利文獻(xiàn)1:日本特開(kāi)2008-198775號(hào)公報(bào)
【發(fā)明內(nèi)容】
[0023] 為了降低半導(dǎo)體集成電路裝置的電路特性偏差，本發(fā)明提供半導(dǎo)體非易失性存儲(chǔ) 元件及其制造方法，能夠不依賴于基于激光加工的微調(diào)方法進(jìn)行輸出電壓的調(diào)整，能夠高 精度地調(diào)整闊值電壓。
[0024] 本發(fā)明為了解決上述問(wèn)題而采取如下手段。
[0025] 目P，形成為下述半導(dǎo)體非易失性存儲(chǔ)元件，所述半導(dǎo)體非易失性存儲(chǔ)元件具有:半 導(dǎo)體襯底;第1導(dǎo)電型的阱區(qū)，其形成于半導(dǎo)體襯底內(nèi)；高濃度源區(qū)和第1高濃度漏區(qū)，它們 分離地形成并具有第2導(dǎo)電型的高濃度雜質(zhì);第1柵絕緣膜，其在高濃度源區(qū)與第1高濃度漏 區(qū)之間形成于與第1高濃度源區(qū)相鄰的半導(dǎo)體襯底上;第2柵絕緣膜，其在高濃度源區(qū)與第1 高濃度漏區(qū)之間形成于與第1高濃度漏區(qū)相鄰的半導(dǎo)體襯底上;第2導(dǎo)電型的第2高濃度漏 區(qū)，其與高濃度源區(qū)分離，包含第2柵絕緣膜的下方的區(qū)域，并形成于與第1高濃度漏區(qū)重疊 的區(qū)域;第2導(dǎo)電型的第1低濃度漏區(qū)，其與高濃度源區(qū)分離，包含第1柵絕緣膜的下方和第2 柵絕緣膜的下方的區(qū)域，并形成于與第1高濃度漏區(qū)和第2高濃度漏區(qū)重疊的區(qū)域;第2導(dǎo)電 型的溝道雜質(zhì)區(qū)，其在所述第1柵絕緣膜的下方形成于所述高濃度源區(qū)與第1低濃度漏區(qū)之 間;浮柵電極，其由含有高濃度雜質(zhì)的多晶娃構(gòu)成并形成于第1柵絕緣膜和第2柵絕緣膜上； 第3柵絕緣膜，其形成于浮柵電極上；W及控制柵電極，其形成于第3柵絕緣膜上并由含有高 濃度雜質(zhì)的多晶娃構(gòu)成，第1導(dǎo)電型的阱區(qū)包含高濃度源區(qū)、第1高濃度漏區(qū)、第2高濃度漏 區(qū)、第1低濃度漏區(qū)W及溝道雜質(zhì)區(qū)，并形成至比運(yùn)些區(qū)域深的位置。
[0026] 另外，本發(fā)明是為了解決上述問(wèn)題而如W下那樣實(shí)施。
[0027] 目P，半導(dǎo)體非易失性存儲(chǔ)元件的制造方法，包括W下工序：
[0028] P型阱區(qū)形成工序，在半導(dǎo)體襯底上形成由P型雜質(zhì)構(gòu)成的P型阱區(qū)；
[0029] 元件分離絕緣膜形成工序，在所述P型阱區(qū)的周圍形成LOCOS氧化膜；
[0030] N型高濃度雜質(zhì)區(qū)形成工序，在漏形成預(yù)定區(qū)域形成由N型雜質(zhì)構(gòu)成的N型高濃度 雜質(zhì)區(qū)；
[0031] N型低濃度區(qū)形成工序，形成N型雜質(zhì)濃度比所述N型高濃度雜質(zhì)區(qū)低且擴(kuò)散得比 所述N型高濃度雜質(zhì)區(qū)深的第IN型低濃度雜質(zhì)區(qū)；
[0032] 溝道區(qū)形成工序，在所述P型阱區(qū)內(nèi)的溝道形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)；
[0033] 柵絕緣膜形成工序，在所述漏形成預(yù)定區(qū)域，W與所述N型高濃度雜質(zhì)區(qū)重疊的方 式形成第2柵絕緣膜，在所述溝道形成預(yù)定區(qū)域形成比所述第2柵絕緣膜薄的第1柵絕緣膜；
[0034] 柵電極形成工序，在所述第1柵絕緣膜和所述第2柵絕緣膜的上方形成含有雜質(zhì)的 多晶娃層，在所述多晶娃層上形成第3柵絕緣膜，在所述第3柵絕緣膜上形成含有雜質(zhì)的多 晶娃層；W及
[0035] 源/漏形成工序，在源形成預(yù)定區(qū)域和所述漏形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)。
[0036] 發(fā)明效果
[0037] 根據(jù)本發(fā)明，能夠提供能夠利用外部電信號(hào)來(lái)調(diào)整闊值電壓的半導(dǎo)體非易失性存 儲(chǔ)元件，能夠高精度且容易地進(jìn)行半導(dǎo)體集成電路裝置的輸出電壓的調(diào)整。
【附圖說(shuō)明】
[0038] 圖1是示出本發(fā)明的半導(dǎo)體集成電路裝置的輸出電壓調(diào)整方法的工序流程圖。
[0039] 圖2是示出W往的半導(dǎo)體集成電路裝置的輸出電壓調(diào)整方法的工序流程圖。
[0040] 圖3是基于W往的半導(dǎo)體集成電路裝置實(shí)現(xiàn)的降壓型串聯(lián)調(diào)壓器的電路結(jié)構(gòu)的概 要。
[0041] 圖4是基于W往的半導(dǎo)體集成電路裝置實(shí)現(xiàn)的電壓檢測(cè)器的電路結(jié)構(gòu)的概要。
[0042] 圖5是將W往的電阻元件組合而成的分壓電路的一個(gè)示例。
[0043] 圖6中的（1)是示出W往的基準(zhǔn)電壓電路的示意性的剖視圖，圖6中的（2)是W往的 基準(zhǔn)電壓電路的一個(gè)示例。
[0044] 圖7中的（1)是示出本發(fā)明的基準(zhǔn)電壓電路的示意性的剖視圖，圖7中的（2)是本發(fā) 明的基準(zhǔn)電壓電路的一個(gè)示例。
[0045] 圖8是基于本發(fā)明的半導(dǎo)體集成電路裝置實(shí)現(xiàn)的降壓型串聯(lián)調(diào)壓器的電路結(jié)構(gòu)的 概要。
[0046] 圖9是基于本發(fā)明的半導(dǎo)體集成電路裝置實(shí)現(xiàn)的電壓檢測(cè)器的電路結(jié)構(gòu)的概要。
[0047] 圖10是本發(fā)明的第1實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的示意性的剖視圖。
[0048] 圖11是本發(fā)明的第2實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的示意性的剖視圖。
[0049] 圖12是本發(fā)明的第3實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的示意性的剖視圖。
[0050] 圖13是本發(fā)明的第4實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的示意性的剖視圖。
[0051] 圖14中的（1)~(3)是本發(fā)明的第5實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的示意性的 剖視圖。
[0052] 圖15中的（1)~(3)是本發(fā)明的第6實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的示意性的 剖視圖。
[0053] 圖16中的（1)~(3)是本發(fā)明的第7實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的示意性的 剖視圖。
[0054] 圖17中的（1)~(3)是本發(fā)明的第8實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的示意性的 剖視圖。
[0055] 圖18是從本發(fā)明的漏端子觀察的柵絕緣膜電容的等價(jià)電路圖。
[0056] 圖19中的（1)~（2)是對(duì)在降壓型串聯(lián)調(diào)壓器中采用了本發(fā)明的情況下的電氣特 性進(jìn)行說(shuō)明的圖。
[0057] 圖20中的（1)~(4)是示出本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的第1實(shí)施例的制造 工序的工序順序剖視圖。
[0058] 圖21中的（5)~(8)是示出與圖20連續(xù)的、本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的第 1實(shí)施例的制造工序的工序順序剖視圖。
[0059] 圖22中的（1)~(4)是示出本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的第2實(shí)施例的制造 工序的工序順序剖視圖。
[0060] 圖23中的（I)~(4)是示出本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的第3實(shí)施例的制造 工序的工序順序剖視圖。
[0061] 圖24中的（5)~(6)是示出與圖23連續(xù)的、本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的第 3實(shí)施例的制造工序的工序順序剖視圖。
[0062] 圖25中的（1)~(4)是示出本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的第4實(shí)施例的制造 工序的工序順序剖視圖。
[0063] 圖26中的（1)~(2)是示出本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的、第1和第2絕緣膜 的制造工序的第2工序順序剖視圖。
[0064] 圖27中的（1)~(3)是示出本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的、第1和第2柵絕緣 膜的制造工序的第3工序順序剖視圖。
[0065] 圖28中的（1)~(3)是示出本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的、第1和第2柵絕緣 膜的制造工序的第4工序順序剖視圖。
[0066] 圖29中的（1)~(4)是示出本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的、第1和第2柵絕緣 膜的制造工序的第5工序順序剖視圖。
【附圖說(shuō)明】
[0067]
[0068] 1:半導(dǎo)體襯底.
[00例 2:漏端子；
[0070] 3:源端子；
[0071] 4:基端子；
[0072] 5: P型阱區(qū)；
[007；3] 6:柵電極；
[0074] 7:浮柵電極；
[0075] 8:控制柵電極；
[0076] 9:第1柵絕緣膜；
[0077] 10: N型溝道雜質(zhì)區(qū)；
[007引 11 :P型溝道雜質(zhì)區(qū)；
[00巧]12:N型源區(qū)/漏區(qū)；
[0080] 13: LOCOS 氧化膜；
[0081] 14:第2柵絕緣膜；
[0082] 15:第3柵絕緣膜；
[0083] 16:載流子注入?yún)^(qū)域；
[0084] 17: N型高濃度雜質(zhì)區(qū)；
[00化]18:第IN型低濃度雜質(zhì)區(qū)；
[00化]19:第2N型低濃度雜質(zhì)區(qū)；
[0087] 20: P型低濃度雜質(zhì)區(qū)；
[008引 21:多晶娃層；
[0089] 22: Si 鳩；
[0090] 100:基準(zhǔn)電壓電路；
[0091] 101:誤差放大器；
[0092] 102:電阻元件；
[0093] 103:分壓電路；
[0094] 104: PMOS 輸出元件；
[0095] 105:接地端子；
[0096] 106:電源端子；
[0097] 107:輸出端子；
[009引108:比較器；
[0099] 1〇9:端子八；
[0100] 110:端子8;
[0101] 111:端子 C;
[0102] 112:調(diào)整用輸入端子；
[0103] 200:單位電阻元件；
[0104] 201:電阻群 1;
[0105] 202:電阻群 2;
[0106] 203:電阻群3;
[0107] 204:電阻群4;
[010引 301:烙斷器1;
[0109] 302:烙斷器 2;
[0110] 303:烙斷器 3;
[0111] 304:烙斷器 4;
[0112] 401:增強(qiáng)型NMOS晶體管；
[0113] 402:耗盡型NMOS晶體管；
[0114] 403:電源端子；
[011引 404:接地端子；
[0116] 405:基準(zhǔn)電壓輸出端子；
[0117] 406:調(diào)整用輸入端子。
【具體實(shí)施方式】
[0118] W下，基于附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。
[0119] 首先，利用圖8、圖9示出在上述圖3、圖4所示的W往的半導(dǎo)體集成電路裝置中應(yīng)用 了本發(fā)明的實(shí)施例。如圖8、圖9所示，在基準(zhǔn)電壓電路100中添加了能夠從外部輸入施加電 壓/電流的調(diào)整用輸入端子112。將該基準(zhǔn)電壓電路內(nèi)的特定元件替換為半導(dǎo)體非易失性存 儲(chǔ)元件，該半導(dǎo)體非易失性存儲(chǔ)元件能夠根據(jù)從外部對(duì)調(diào)整用輸入端子112輸入的輸入電 壓/電流而使闊值電壓變化。
[0120] 因此，接下來(lái)，使用圖1對(duì)調(diào)整輸出電壓的方法進(jìn)行說(shuō)明。
[0121] 首先，直接測(cè)定在半導(dǎo)體加工工廠加工完成的產(chǎn)品的輸出電壓（圖1中的（1)的工 序)。
[0122] 接下來(lái)，經(jīng)由調(diào)整用輸入端子對(duì)基準(zhǔn)電壓電路內(nèi)的半導(dǎo)體非易失性存儲(chǔ)元件施加 電壓/電流，使半導(dǎo)體非易失性存儲(chǔ)元件的闊值電壓變化（圖1中的（2)的工序）。在圖8、圖9 那樣的結(jié)構(gòu)的半導(dǎo)體集成電路裝置中，如果從基準(zhǔn)電壓電路輸出的基準(zhǔn)電壓值變化，則根 據(jù)式（1)，輸出電壓也成比例地變化，因此，對(duì)調(diào)整用輸入端子的電壓/電流施加量、和輸出 電壓量成比例。
[0123] 然后，測(cè)定輸出電壓，如果該輸出電壓在產(chǎn)品所要求的公差標(biāo)準(zhǔn)規(guī)格之外，則返回 圖1中的（2)的工序，再次開(kāi)始對(duì)半導(dǎo)體非易失性存儲(chǔ)元件施加電壓/電流。此時(shí)，下述方法 容易調(diào)整、是優(yōu)選的：W使初始的輸出電壓值在標(biāo)準(zhǔn)規(guī)格之外的方式預(yù)先設(shè)定基準(zhǔn)電壓電 路的基準(zhǔn)電壓值，通過(guò)對(duì)半導(dǎo)體非易失性存儲(chǔ)元件朝或的一個(gè)方向逐漸施加電壓/ 電流，從而使輸出電壓值接近標(biāo)準(zhǔn)規(guī)格。
[0124] 重復(fù)圖1中的（2)的工序、圖1中的（3)的工序，在輸出電壓值進(jìn)入標(biāo)準(zhǔn)規(guī)格內(nèi)的時(shí) 亥IJ，結(jié)束一系列的處理（圖1中的（4)的工序）。由于該圖1中的（2)的工序和圖1中的（3)的工 序?qū)嶋H上能夠不斷續(xù)地在連續(xù)電氣處理，因此，只要制作程序軟件進(jìn)行自動(dòng)控制，就能夠在 非常短的時(shí)間內(nèi)結(jié)束將標(biāo)準(zhǔn)規(guī)格外的產(chǎn)品校準(zhǔn)至標(biāo)準(zhǔn)規(guī)格內(nèi)的過(guò)程。
[0125] 通過(guò)采用運(yùn)樣的方法，能夠利用一次的電氣處理結(jié)束W往那樣的從圖2中的（1)的 工序至圖2中的（3)的工序那樣的、不能返工的3個(gè)步驟的工序，能夠簡(jiǎn)化輸出電壓的調(diào)整方 法并實(shí)現(xiàn)大幅的工期縮短。此外，由于一邊確認(rèn)輸出電壓一邊進(jìn)行在線微調(diào)調(diào)整，因此，能 夠抑制標(biāo)準(zhǔn)規(guī)格之外的不良件的產(chǎn)生，能夠期待成品率的提高。
[0126] 另外，能夠排除W往的基于使用了激光的電阻加工進(jìn)行的在線微調(diào)那樣的高熱的 影響（電阻的溫度系數(shù)、再結(jié)晶化），因此，無(wú)需擔(dān)憂輸出電壓誤差W及其再調(diào)整，能夠維持 穩(wěn)定的輸出電壓。
[0127] 另外，由于該調(diào)整方法是與產(chǎn)品形態(tài)（晶片、封裝)無(wú)關(guān)的電氣處理，因此，假如即 使產(chǎn)品形態(tài)改變而由于其影響導(dǎo)致發(fā)生特性變動(dòng)，也能夠通過(guò)端子來(lái)進(jìn)行電氣再調(diào)整。例 如，在W晶片狀態(tài)進(jìn)行了調(diào)整后的輸出電壓在封裝安裝之后由于累積熱（熱履歴)或樹(shù)脂應(yīng) 力等的影響而變化并偏離至標(biāo)準(zhǔn)規(guī)格之外的情況下，能夠W封裝狀態(tài)再次調(diào)整，將所述輸 出電壓校準(zhǔn)至標(biāo)準(zhǔn)規(guī)格范圍內(nèi)?；蛘?，僅在最終形態(tài)時(shí)進(jìn)行輸出電壓調(diào)整而省去晶片狀態(tài) 下的檢查，由此還能夠進(jìn)一步實(shí)現(xiàn)測(cè)試頻率的縮短和工序縮短。
[0128] 另外，由于緩和了上述測(cè)試頻率、并且也不需要激光微調(diào)工序，因此，測(cè)定裝置及 激光裝置等的裝置投資抑制效果也較高。
[0129] 此外，圖8、9中的包含電阻元件102的分壓電路103并不一定要高精度化，即使精度 差，也能夠W包括該電路的形式利用本發(fā)明的方法來(lái)校準(zhǔn)輸出電壓值，因此，無(wú)需準(zhǔn)備現(xiàn)有 示例那樣的均一化的多個(gè)電阻元件、無(wú)需在其圖案布局上花費(fèi)功夫，烙斷器元件也不再需 要，因此，具有可期待縮小忍片尺寸W及減小布局負(fù)載運(yùn)樣的優(yōu)點(diǎn)。
[0130] 接下來(lái)，W圖7中的（1)、圖7中的（2)為基礎(chǔ)對(duì)實(shí)現(xiàn)本發(fā)明的基準(zhǔn)電壓電路進(jìn)行說(shuō) 明。如圖7中的（2)所示，將耗盡型NMOS晶體管402和增強(qiáng)型NMOS晶體管401串聯(lián)連接在調(diào)整 用輸入端子406與接地端子404之間，從作為電流源的耗盡型NMOS晶體管402輸出固定電流， 將在成為負(fù)載元件的增強(qiáng)型醒OS晶體管401的漏端子產(chǎn)生的電壓作為固定電壓輸出至基準(zhǔn) 電壓輸出端子405。
[0131] 不過(guò)，在此，如圖7中的（1)所示，關(guān)于本發(fā)明中使用的耗盡型NMOS晶體管402,采用 下述構(gòu)造:層疊多晶娃柵電極，使上層為進(jìn)行電壓控制的控制柵電極8,下層為注入/蓄積電 荷的浮柵電極7。
[0132] 在圖7中的（2)的該電路結(jié)構(gòu)例中，當(dāng)使調(diào)整用輸入端子406的電壓上升時(shí)，基準(zhǔn)電 壓輸出端子405與接地端子404之間的電壓始終固定在固定值，因此，該電壓上升的量由調(diào) 整用輸入端子406與基準(zhǔn)電壓輸出端子405之間來(lái)負(fù)擔(dān)。因此，耗盡型NMOS晶體管402的漏/ 源間電壓隨著調(diào)整用輸入端子406的施加電壓上升而上升，可W利用后面敘述的方法將帶 電荷的載流子、運(yùn)里經(jīng)由柵絕緣膜將空穴注入到電位低的浮柵電極7,使浮柵電極帶正電。 運(yùn)在從控制柵電極側(cè)觀察時(shí)，與該耗盡型NMOS晶體管的闊值電壓下降的情況等同。由于該 影響，耗盡型NMOS晶體管的電流上升，與相應(yīng)地，基準(zhǔn)電壓輸出端子405的電位也上升。
[0133] 根據(jù)式（1)，當(dāng)基準(zhǔn)電壓電路的基準(zhǔn)電壓值上升時(shí)，圖8的降壓型串聯(lián)調(diào)壓器的輸 出電壓上升。即，通過(guò)控制基準(zhǔn)電壓電路輸入端子的電壓，能夠任意地變更降壓型串聯(lián)調(diào)壓 器的輸出電壓。并且，在該示例中，調(diào)整用輸入端子112與圖7的調(diào)整用輸入端子406對(duì)應(yīng)。
[0134] 該情況下，利用借助調(diào)整用輸入端子實(shí)現(xiàn)的電壓調(diào)整而使半導(dǎo)體非易失性存儲(chǔ)元 件的闊值電壓朝負(fù)方向變化，因此，根據(jù)式(2)，原來(lái)是負(fù)值的Vtd進(jìn)一步朝負(fù)側(cè)變化，其絕 對(duì)值即Ivtdl的值變大，從基準(zhǔn)電壓電路輸出的基準(zhǔn)電壓朝升高的方向變化。并且，根據(jù)該 情況，降壓型串聯(lián)調(diào)壓器的輸出電壓也朝升高的方向變化，因此，如果在基于調(diào)整用輸入端 子的調(diào)整之前，預(yù)先將本發(fā)明的降壓型串聯(lián)調(diào)壓器的輸出電壓設(shè)計(jì)成比要求規(guī)格低的值， 則利用基于該調(diào)整用輸入端子的輸出電壓調(diào)整，能夠應(yīng)對(duì)寬范圍的輸出電壓要求規(guī)格。
[0135] 另外，利用該方法，不經(jīng)激光微調(diào)工序，僅通過(guò)電氣控制就能夠高精度地進(jìn)行向規(guī) 定的目標(biāo)電壓值的校準(zhǔn)。
[0136] 基于圖19對(duì)其具體例進(jìn)行說(shuō)明。在圖19中的（1)、圖19中的（2)所示的圖中，橫軸的 值是向圖7那樣的基準(zhǔn)電壓電路的調(diào)整用輸入端子406輸入的電壓，縱軸的值是從包含該基 準(zhǔn)電壓電路的、圖8那樣的降壓型串聯(lián)調(diào)壓器的輸出端子107輸出的電壓，圖19中的（1)是基 于調(diào)整用輸入端子的調(diào)整前的輸出電壓特性，圖19中的(2)是調(diào)整之后的輸出電壓特性。
[0137] 首先，如圖19中的（1)所示，在輸入調(diào)整之前，輸出電壓與輸入電壓的增加相應(yīng)地 上升，直至基準(zhǔn)電壓電路正常工作的電壓(a)點(diǎn)為止，當(dāng)輸出電壓到達(dá)由式（1)計(jì)算出的電 壓時(shí)，該輸出電壓穩(wěn)定化為固定值，直至輸入電壓(b)點(diǎn)為止。至此為止為與W往的降壓型 串聯(lián)調(diào)壓器完全不變的電氣特性。
[0138] 然后，當(dāng)輸入電壓到達(dá)足W將載流子注入半導(dǎo)體非易失性存儲(chǔ)元件的浮柵電極的 足夠高的輸入電壓(b)時(shí)，開(kāi)始向半導(dǎo)體非易失性存儲(chǔ)元件的載流子的注入，同時(shí)，該半導(dǎo) 體非易失性存儲(chǔ)元件的闊值電壓變化。因此，隨著載流子的注入量，輸出電壓再次開(kāi)始上 升。然后，在到達(dá)期望的輸出電壓(C)點(diǎn)的時(shí)刻，停止進(jìn)一步的輸入電壓的施加，運(yùn)時(shí)，載流 子向半導(dǎo)體非易失性存儲(chǔ)元件的注入停止，將該載流子被保存于浮柵電極。進(jìn)行了 W上過(guò) 程之后的電氣特性如圖19中的(2)。
[0139] 目P，根據(jù)向半導(dǎo)體非易失性存儲(chǔ)元件注入的載流子的量，半導(dǎo)體非易失性存儲(chǔ)元 件的闊值電壓變化，因此，根據(jù)式(2)，I Vtdl升高，基準(zhǔn)電壓電路固定電壓和基于式（1)的穩(wěn) 定化了的輸出電壓也變化至(C)運(yùn)一較高的值。關(guān)于該輸出電壓，也是當(dāng)對(duì)調(diào)整用輸入端子 施加(b)點(diǎn)W上的電壓時(shí)，再次開(kāi)始向半導(dǎo)體非易失性存儲(chǔ)元件的載流子注入，輸出電壓又 開(kāi)始上升。
[0140] 在此應(yīng)注意的點(diǎn)是:第I，為了能夠進(jìn)行圖19中的（I)那樣的輸出電壓的調(diào)整，W成 為足夠高的漏破壞電壓的方式來(lái)進(jìn)行元件設(shè)計(jì)，使得即使輸入電壓到達(dá)k)，半導(dǎo)體非易失 性存儲(chǔ)元件也不會(huì)破壞。
[0141] 另外，第2,將輸出電壓調(diào)整成期望的值之后，使實(shí)際上作為產(chǎn)品使用時(shí)的輸入電 壓最大值成為比(b)點(diǎn)足夠低的電壓，在產(chǎn)品使用中，使輸出電壓不會(huì)由于再次注入載流子 而變化。即，需要必須使利用本發(fā)明的半導(dǎo)體集成電路裝置的工作電壓成為(b)點(diǎn)W下的產(chǎn) 品規(guī)格。因此，預(yù)先準(zhǔn)備與半導(dǎo)體集成電路裝置的各個(gè)產(chǎn)品規(guī)格對(duì)應(yīng)的特性的半導(dǎo)體非易 失性存儲(chǔ)元件。
[0142] 同樣地，對(duì)于圖4的電壓検出電路中的基準(zhǔn)電壓電路也W相同的電路來(lái)實(shí)現(xiàn)，由此 能夠利用與基準(zhǔn)電壓電路連接的調(diào)整用輸入端子的電壓控制來(lái)同樣地控制/設(shè)定各個(gè)半導(dǎo) 體集成電路裝置的輸出電壓。
[0143] 另外，當(dāng)然，在基準(zhǔn)電壓電路中，只要是W成為電流源的元件和成為負(fù)載的元件 的、上述那樣的組合為基礎(chǔ)進(jìn)行工作的電路，無(wú)論什么樣的結(jié)構(gòu)的電路，都能夠應(yīng)用并適用 本發(fā)明。
[0144] 另外，在此敘述的半導(dǎo)體非易失性存儲(chǔ)元件是指，能夠通過(guò)基于熱載流子注入的 電荷向浮柵電極的注入、借助柵絕緣膜實(shí)現(xiàn)的基于FN溝道電流的載流子的注入、W及使絕 緣膜中存在的能級(jí)俘獲載流子的方法等，來(lái)實(shí)現(xiàn)基于載流子的注入的闊值電壓的變動(dòng)的所 有元件。
[0145] 接下來(lái)，對(duì)用于本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的詳細(xì)情況進(jìn)行說(shuō)明。
[0146] 在圖10中示出本發(fā)明的第1實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的剖視圖。圖10所 示的元件形成于半導(dǎo)體襯底1上形成的含有7 X 1015/cm3至7 X 1016/cm3左右的雜質(zhì)濃度的 棚的P型阱區(qū)5內(nèi)。并且，在用于元件分離的由幾千A至2WI1厚度的LOCOS氧化膜13包圍的區(qū) 域內(nèi)，利用N型源區(qū)/漏區(qū)12、N型溝道雜質(zhì)區(qū)10、柵絕緣膜9、14、15W及柵電極7、8構(gòu)成耗盡 型NMOS晶體管。
[0147] 特征性的是，將柵電極形成為由多晶娃構(gòu)成的浮柵電極7和控制柵電極8的層疊結(jié) 構(gòu)，雖然未圖示，但控制柵電極利用金屬布線等與該耗盡型醒OS晶體管的源端子連接，浮柵 電極被第1柵絕緣膜9、第2柵絕緣膜14W及第3柵絕緣膜15包圍，成為不可電連接的狀態(tài)。
[0148] 從漏端子將電子、空穴等載流子經(jīng)由第2柵絕緣膜14注入到該浮柵電極7中。當(dāng)浮 柵電極7中被注入正或負(fù)的載流子時(shí)，與通常的MOSFET中的柵電極/溝道區(qū)之間存在的固定 電荷同樣地，根據(jù)該注入量，該耗盡型NMOS晶體管的闊值電壓變化。
[0149] 并且，該注入的載流子被保持在不會(huì)因正常工作時(shí)的熱或電應(yīng)力而逸散那樣的條 件下，由此，能夠?qū)⒃摵谋M型NMOS晶體管的闊值電壓調(diào)整成期望的值并維持該期望的值。
[0150] 該浮柵電極7中未被注入載流子的狀態(tài)下的闊值電壓，根據(jù)N型溝道雜質(zhì)區(qū)10的雜 質(zhì)量而設(shè)定成負(fù)的某個(gè)值，預(yù)先將耗盡型NMOS晶體管設(shè)成運(yùn)樣的常開(kāi)啟的狀態(tài)：即使柵/源 間的電壓為0V，只要漏/源間施加有電壓，電流就會(huì)流動(dòng)。
[0151] 關(guān)于N型源區(qū)/漏區(qū)12,通過(guò)注入IX IO2Vcm3W上的As或P的N型雜質(zhì)而使其成為低 電阻，從而作為源/漏端子發(fā)揮功能，漏端子側(cè)還在與溝道雜質(zhì)區(qū)10之間具有:含有5 X l〇w/ Cm3W上的As或P的N型雜質(zhì)的N型高濃度雜質(zhì)區(qū)17、從及由1乂10"八1113從上且1乂1〇1 8八1113^ 下的As或P的N型雜質(zhì)構(gòu)成的第IN型低濃度區(qū)18。
[0152] 該第IN型低濃度區(qū)18承擔(dān)如下作用：由于施加漏電壓時(shí)的漏側(cè)耗盡層擴(kuò)展而造成 的電場(chǎng)緩和、和基于此的高耐壓化，N型高濃度雜質(zhì)區(qū)17用作為將載流子注入浮柵電極7時(shí) 的下部電極。
[0153] 另外，將N型高濃度雜質(zhì)區(qū)17的雜質(zhì)濃度設(shè)為5Xl〇i8/cm3W上的第1個(gè)理由是，為 了防止在向浮柵電極注入空穴作為載流子時(shí)，施加正的電壓的N型高濃度雜質(zhì)區(qū)表面耗盡 化，浮柵電極/N型高濃度雜質(zhì)區(qū)之間的電場(chǎng)被緩和而導(dǎo)致注入效率降低。
[0154] 第2個(gè)理由是，在同樣為了向浮柵電極注入空穴作為載流子而對(duì)N型高濃度雜質(zhì)區(qū) 施加了高電壓時(shí)，防止從N型低濃度區(qū)18向漏側(cè)擴(kuò)大的漏/阱間耗盡層的擴(kuò)展，防止載流子 的注入效率降低。
[0155] 另外，N型高濃度雜質(zhì)區(qū)17和浮柵電極7具有重疊部分16,存在于該重疊部分的第2 柵絕緣膜14具有與N型溝道雜質(zhì)區(qū)10上的柵絕緣膜9不同的厚度。從長(zhǎng)期可靠性的觀點(diǎn)出 發(fā)，柵絕緣膜一般根據(jù)包含該MOSFET的半導(dǎo)體集成電路裝置的工作電壓而設(shè)定成規(guī)定的厚 度。不過(guò)，本半導(dǎo)體非易失性存儲(chǔ)元件中的第2柵絕緣膜14是由適宜將載流子注入浮柵電極 的條件來(lái)決定的，并且，為了在工作電壓范圍內(nèi)避免電荷逸散的情況而采用比由上述的工 作電壓下的長(zhǎng)期可靠性決定的膜厚大的厚度。
[0156] 因此，在本實(shí)施例中，第2柵絕緣膜14的厚度比N型溝道雜質(zhì)區(qū)10上的柵絕緣膜9 厚。
[0157] 另外，本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的另一特征是，特化為半導(dǎo)體非易失性 存儲(chǔ)元件或包含該半導(dǎo)體非易失性存儲(chǔ)元件的半導(dǎo)體集成電路裝置的特性的模擬性調(diào)整， 用于替換W往的某一部分的元件。因此，沒(méi)有假想為了存儲(chǔ)信息而構(gòu)成存儲(chǔ)器陣列的情況， 就不需要用于確定構(gòu)成存儲(chǔ)器陣列時(shí)所需的地址的選擇口等的結(jié)構(gòu)。
[0158] 接下來(lái)，對(duì)本發(fā)明的電氣工作的詳細(xì)情況進(jìn)行說(shuō)明。
[0159] 例如，浮柵電極7的電位在注入帶負(fù)電荷的電子時(shí)變化為負(fù)電位。該情況下，與該 負(fù)電荷呼應(yīng)地在溝道區(qū)感應(yīng)出正電荷，或者N型溝道雜質(zhì)區(qū)10的電子減少，該N溝道型 MOS陽(yáng)T的闊值電壓朝正側(cè)變化。
[0160] 另一方面，當(dāng)對(duì)浮柵電極7注入帶正電荷的空穴時(shí)，浮柵電極的電位朝正側(cè)變動(dòng)，N 型溝道雜質(zhì)區(qū)10的電子濃度變化為更濃那樣的狀態(tài)，其結(jié)果是該N溝道型MOSFET的闊值電 壓朝負(fù)側(cè)變化。
[0161] 本發(fā)明的結(jié)構(gòu)是利用N型溝道雜質(zhì)10的存在而在未注入載流子的狀態(tài)下闊值電壓 取負(fù)的值的耗盡型NMOS晶體管，因此，通過(guò)對(duì)浮柵電極7施加正電位，從N型高濃度雜質(zhì)區(qū)17 側(cè)注入空穴作為載流子，由此使負(fù)的闊值電壓進(jìn)一步朝負(fù)的方向變化，高精度地控制該闊 值電壓。
[0162] 對(duì)于一般的半導(dǎo)體非易失性存儲(chǔ)元件，例如利用由比OV大的闊值電壓和比OV小的 闊值電壓構(gòu)成的2個(gè)值來(lái)控制。通過(guò)將多個(gè)該元件組合起來(lái)而用于數(shù)字性地保持所需要的 信息。本發(fā)明中，僅使用1個(gè)元件，利用浮柵內(nèi)的載流子的量來(lái)模擬性地決定信息并繼續(xù)保 持，運(yùn)與W往的使用方法不同。
[0163] 在本發(fā)明中，發(fā)揮運(yùn)樣的闊值電壓變更功能W及非易失性的特征，在對(duì)顧客出廠 之前，預(yù)先將載流子注入該半導(dǎo)體非易失性存儲(chǔ)元件，調(diào)整半導(dǎo)體非易失性存儲(chǔ)元件的闊 值電壓，將包含該半導(dǎo)體非易失性存儲(chǔ)元件的半導(dǎo)體集成電路裝置的電路特性調(diào)整成期望 的值，之后，在W后顧客的使用動(dòng)作中無(wú)需進(jìn)行載流子的出入，對(duì)于第2柵絕緣膜不需要用 于反復(fù)改寫(xiě)的高度可靠性。
[0164] 在本發(fā)明中，對(duì)該浮柵電極進(jìn)行的載流子的注入如W下那樣進(jìn)行。首先，預(yù)先設(shè)定 N型溝道雜質(zhì)區(qū)10的雜質(zhì)量，使得在未注入載流子的狀態(tài)下，雖然闊值電壓為負(fù)值，但成為 比本來(lái)的目標(biāo)值高(正側(cè))的值。
[0165] 接下來(lái)，在半導(dǎo)體制造工序之后的半導(dǎo)體集成電路裝置的測(cè)試階段，將源電位和 控制柵電極電位設(shè)為共同的低電位，使漏電位變化為正側(cè)高電位。在該狀態(tài)下，雖然浮柵電 位根據(jù)由第1柵絕緣膜9、第2柵絕緣膜14W及第3柵絕緣膜15的膜厚、W及控制柵電極、浮柵 電極尺寸所決定的電容比，而成為漏電位和源電位及控制柵電極電位的中間的值，但是，通 過(guò)調(diào)整上述尺寸和膜厚而設(shè)定成接近源電位和控制柵電極電位的較低的值，并預(yù)先進(jìn)行設(shè) 計(jì)而使得對(duì)第2柵絕緣膜14施加有該漏/源間電壓的全部。
[0166] 該耗盡型醒OS晶體管中，即使控制柵電極8的電位為0V，由于闊值電壓為負(fù)值，因 此，隨著漏電位的上升而漏電流流動(dòng)，但電流特性在從不飽和區(qū)域切換至飽和區(qū)域之后，穩(wěn) 定化為不依賴于漏電位的固定的飽和電流值。并且，由于在N型溝道雜質(zhì)區(qū)10內(nèi)漏側(cè)產(chǎn)生的 耗盡層端的電位被固定為由柵/源間電壓和闊值電壓所決定的較低的固定值(夾斷電壓）， 因此，漏/源間電壓與夾斷電壓的差量的電壓施加于第IN型低濃度雜質(zhì)區(qū)內(nèi)產(chǎn)生的耗盡層。 由于該耗盡層n的雜質(zhì)濃度比不上足夠高濃度的N型高濃度雜質(zhì)區(qū)17,因此，N型高濃度雜質(zhì) 區(qū)17的電位被直接施加了對(duì)漏端子2施加的漏電位，從而容易控制N型高濃度雜質(zhì)區(qū)17與控 制柵電極8之間的電位差。
[0167] 此時(shí)，通過(guò)任意地設(shè)定第IN型低濃度雜質(zhì)區(qū)18的雜質(zhì)濃度和平面方向長(zhǎng)度，能夠 控制N型低濃度雜質(zhì)區(qū)內(nèi)產(chǎn)生的耗盡層的擴(kuò)展量，能夠提高基于雪崩擊穿的施加漏電壓的 上限。由此，能夠?qū)⑹┘佑贜型高濃度雜質(zhì)區(qū)17的電位設(shè)定成較高的值，因此，即使將第2柵 絕緣膜設(shè)定得較厚，也能夠確保用于進(jìn)行載流子注入的電位。
[016引例如，將第IN型低濃度區(qū)18的雜質(zhì)濃度設(shè)在lX10"/cm3至lX10"/cm 3之間，并將 從溝道區(qū)至N型高濃度雜質(zhì)區(qū)17為止的平面方向上的長(zhǎng)度設(shè)定在1.SwnW上，由此，能夠使 漏耐壓為20VW上，能夠確保20VW上的載流子注入電壓。
[0169] 在此，在例如將第2柵絕緣膜14的膜厚設(shè)為4敞A的情況下，能夠利用大約20V左右 W上的施加電壓產(chǎn)生隧道(Tunneling)效應(yīng)，因此，通過(guò)利用上述漏結(jié)構(gòu)將漏電壓設(shè)為20V W上，從而在N型高濃度雜質(zhì)區(qū)17與浮柵電極7的重疊部分16實(shí)現(xiàn)基于隧道效應(yīng)的正電荷的 空穴注入。另一方面，由于N型溝道雜質(zhì)區(qū)10為前面所述的夾斷電壓W下，因此，只要確保與 該夾斷電壓對(duì)應(yīng)的絕緣膜厚度，就不會(huì)在N型溝道雜質(zhì)區(qū)10與浮柵電極7之間的第1柵絕緣 膜9發(fā)生隧道效應(yīng)。
[0170] 如前面所述，關(guān)于在上述的測(cè)試階段施加的漏電壓，優(yōu)選W比包含該本半導(dǎo)體非 易失性存儲(chǔ)元件的半導(dǎo)體集成電路裝置的工作電壓足夠高的電壓來(lái)進(jìn)行。由此，能夠防止 在半導(dǎo)體集成電路裝置的工作電壓W內(nèi)的電源電壓變動(dòng)過(guò)程中載流子被被注入到浮柵電 極，能夠抑制半導(dǎo)體非易失性存儲(chǔ)元件的闊值電壓的變動(dòng)和由此造成的半導(dǎo)體集成電路裝 置的電路特性的變化。例如，如果是上述的示例，則優(yōu)選半導(dǎo)體集成電路裝置的工作電壓為 IOVW下。運(yùn)樣，為了在工作電壓與載流子注入電壓之間施加足夠的電位差(在上述的示例 中為20V-10V=10V)，需要設(shè)定第2柵絕緣膜14的厚度和第IN型低濃度雜質(zhì)區(qū)18的條件。
[0171] 雖然浮柵電極中應(yīng)蓄積的載流子的量能夠如圖19所示地利用逐漸增大漏電壓的 方法來(lái)決定，但浮柵電極7中蓄積的空穴電荷量也能夠利用漏電壓值與其施加時(shí)間的積來(lái) 控制。如前面所述，該耗盡型NMOS晶體管的闊值電壓根據(jù)空穴電荷的蓄積量而進(jìn)一步朝負(fù) 側(cè)變動(dòng)，因此，還可W施加高的固定的漏電壓直至到達(dá)期望的闊值電壓，一邊監(jiān)測(cè)輸出電壓 一邊利用施加時(shí)間高精度地調(diào)整N溝道型MOSFET的闊值電壓。
[0172] 圖11是示出本發(fā)明的第2實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的剖視圖。在圖11中， 在圖10的結(jié)構(gòu)的基礎(chǔ)上，在第IN型低濃度雜質(zhì)區(qū)18的下方添加了由2Xl〇i 6/cm3至2Xl〇u/ cm3左右的雜質(zhì)濃度的As或P構(gòu)成的第2N型低濃度雜質(zhì)區(qū)19。雖然圖10的情況也基于N型低 濃度雜質(zhì)區(qū)18的條件，但使漏耐壓高耐壓至30V左右是容易的。
[0173] 不過(guò)，在第IN型低濃度雜質(zhì)區(qū)18和該第IN型低濃度雜質(zhì)區(qū)18的下方的P型阱區(qū)5的 耗盡層，耗盡層朝第IN型低濃度雜質(zhì)區(qū)側(cè)的伸展受到制約，難W實(shí)現(xiàn)超過(guò)30V的高耐壓化。 因此，如圖11那樣，通過(guò)添加第2N型雜質(zhì)區(qū)19,確保與其擴(kuò)散深度相當(dāng)?shù)暮谋M層的伸展，從 而能夠獲得超過(guò)30V的漏耐壓。該情況對(duì)于應(yīng)對(duì)更高的工作電壓的半導(dǎo)體集成電路裝置、和 確保工作電壓和隧道電壓的更大的范圍(margin)是有效的。
[0174] 圖12是示出本發(fā)明的第3實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的剖視圖。在圖12中， 在浮柵電極7與第IN型低濃度雜質(zhì)區(qū)18之間形成有比第1柵絕緣膜9及第2柵絕緣膜14厚的 氧化膜。通過(guò)采用運(yùn)樣的結(jié)構(gòu)，能夠緩和在使漏電壓上升時(shí)產(chǎn)生的低電位的浮柵電極7與第 IN型低濃度雜質(zhì)區(qū)18之間的高電場(chǎng)化，使漏耐壓高耐壓化至60V左右。
[0175] 該較厚的氧化膜13可W根據(jù)所需要的電場(chǎng)的緩和程度而設(shè)定成任意的厚度，在承 受超過(guò)30V的漏電壓的情況下，優(yōu)選]000 A W上的厚度。另外，通過(guò)與元件分離區(qū)的LOCOS氧 化膜同時(shí)形成，能夠避免工序的增加。
[0176] 圖13是示出本發(fā)明的第4實(shí)施例的半導(dǎo)體非易失性存儲(chǔ)元件的剖視圖。在圖13中， 使圖12中的第2N型低濃度雜質(zhì)區(qū)19朝源端子3側(cè)方向延伸至與N型溝道雜質(zhì)區(qū)10重疊的程 度。此外，W包圍源端子的方式形成雜質(zhì)濃度比第2N型低濃度雜質(zhì)區(qū)19高的P型低濃度雜質(zhì) 區(qū)20。
[0177] 該P(yáng)型低濃度雜質(zhì)區(qū)20在不超過(guò)第1柵絕緣膜附近的厚的氧化膜13的區(qū)域，W使B 或BF2為2Xl〇i6/cm 3至2Xl〇iVcm3左右的雜質(zhì)濃度、且比第2N型低濃度雜質(zhì)區(qū)19的濃度高 的濃度形成。運(yùn)樣，通過(guò)構(gòu)成為使P型低濃度雜質(zhì)區(qū)20比第2N型低濃度雜質(zhì)區(qū)19濃度高，從 而能夠使在提高了漏電壓的情況下產(chǎn)生的溝道側(cè)和漏側(cè)的耗盡層進(jìn)一步朝漏側(cè)延伸，在需 要得到60VW上的漏耐壓的情況下是有效的。
[0178] 在到此為止的第1至第4的實(shí)施例中，如圖10至13那樣，形成為利用多晶娃層將浮 柵電極和控制柵電極層疊的結(jié)構(gòu)，雖然使用2層的多晶娃層運(yùn)樣的方法抑制了柵電極面積 的增大并容易低成本化，但工序增加，加工也變得復(fù)雜。該復(fù)雜性例如為:對(duì)浮柵電極7、控 制電極8、W及它們之間的第3柵氧化膜15進(jìn)行統(tǒng)一加工時(shí)的干蝕刻條件的選定、伴隨著成 為掩膜的抗蝕劑的蝕刻耐性、在臺(tái)階部產(chǎn)生的多晶娃細(xì)脈、W及由高縱橫比的柵電極結(jié)構(gòu) 導(dǎo)致的平坦性的惡化等的各種弊端等。
[0179] 圖14至17是為了克服運(yùn)樣的復(fù)雜性而僅使用1層多晶娃層來(lái)實(shí)現(xiàn)半導(dǎo)體非易失性 存儲(chǔ)元件的方法，形成為與圖10至13的各結(jié)構(gòu)對(duì)應(yīng)的結(jié)構(gòu)。
[0180] 首先，圖14是將圖10的多晶娃的2層?xùn)烹姌O結(jié)構(gòu)形成為1層的第5實(shí)施例。
[0181 ]圖14中的（2)和圖14中的（3)是與平面圖14中的（I)的A-A'和B-B '的部分對(duì)應(yīng)的剖 視圖，使圖10的2層的層疊多晶娃結(jié)構(gòu)形成為由1層浮柵電極7構(gòu)成的結(jié)構(gòu)。如圖14中的（2) 所示，在浮柵電極7上未形成有控制電極和第3柵絕緣膜。取而代之，如圖14中的（1)那樣，該 浮柵電極7被配置成，朝溝道區(qū)外延伸，并與半導(dǎo)體襯底內(nèi)的使用了雜質(zhì)擴(kuò)散區(qū)的控制柵電 極8重疊。半導(dǎo)體襯底內(nèi)的使用了雜質(zhì)擴(kuò)散區(qū)的控制柵電極8具有電位取出部分6?？刂茤烹?極8例如可W兼用N型高濃度雜質(zhì)區(qū)17的雜質(zhì)W及結(jié)構(gòu)/工序，取出部分6可W與源區(qū)/漏區(qū) 的N型高濃度雜質(zhì)兼用。
[0182] 另外，利用浮柵電極和作為半導(dǎo)體襯底內(nèi)的雜質(zhì)擴(kuò)散區(qū)的控制柵電極之間形成的 半導(dǎo)體襯底表面的氧化膜來(lái)構(gòu)成圖10中使用的那樣的浮柵電極與控制電極之間的第3柵絕 緣膜15,在此，使用了與溝道區(qū)W外的區(qū)域形成的第1柵絕緣膜同時(shí)形成的氧化膜。
[0183] 圖14的結(jié)構(gòu)中，由于在半導(dǎo)體集成電路裝置內(nèi)需要控制柵電極和浮柵電極運(yùn)2個(gè) 電極的占有面積，因此，會(huì)導(dǎo)致忍片占有面積增大、W及由此導(dǎo)致的成本的增加。不過(guò)，由于 本發(fā)明并不應(yīng)用于在半導(dǎo)體集成電路裝置內(nèi)排列多個(gè)本半導(dǎo)體非易失性存儲(chǔ)元件那樣的 存儲(chǔ)器陣列那樣的用途，因此，占有面積的增加不大，作為半導(dǎo)體集成電路裝置，其成本增 加幾乎不成為問(wèn)題。另一方面，如前面所述地具有如下優(yōu)點(diǎn)：能夠具有由排除工序的復(fù)雜性 和困難性而實(shí)現(xiàn)的質(zhì)量的穩(wěn)定化和工序減少的效果。
[0184] 另外，在圖14的結(jié)構(gòu)中，關(guān)于柵電位和源電位W及P型阱區(qū)的電壓，在采用通過(guò)金 屬布線進(jìn)行接線等而W共同的低電位來(lái)使用的電路的情況下，圖14中的(3)的控制柵電極8 的雜質(zhì)也可W是P型高濃度雜質(zhì)，而且也可W照P型阱區(qū)5的原樣。
[0185] 運(yùn)是因?yàn)?，本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件形成為常開(kāi)啟(normally-on)型，即 由于N型溝道雜質(zhì)區(qū)10的存在，即使柵/源間的電壓為0V，電流也與漏電壓相應(yīng)地流動(dòng)。因 此，只要P型阱區(qū)通過(guò)未圖示的某處的金屬布線等與源端子接線，即便控制柵電極8的雜質(zhì) 擴(kuò)散是P型，也會(huì)成為相同的電位關(guān)系。
[0186] 圖15是將圖11的多晶娃的2層?xùn)烹姌O結(jié)構(gòu)形成為1層的第6實(shí)施例，其效果與圖14 中說(shuō)明過(guò)的效果相同。圖15中的（2)和圖15中的（3)是與平面圖15中的（1)的A-A'和B-B'的 部分對(duì)應(yīng)的剖視圖。
[0187] 另外，圖16是將圖12的多晶娃的2層?xùn)烹姌O結(jié)構(gòu)形成為1層的第7實(shí)施例，其效果與 圖14中說(shuō)明過(guò)的效果相同。圖16中的（2)和圖16中的（3)是與平面圖16中的（1)的A-A'和B-B'的部分對(duì)應(yīng)的剖視圖。
[0188] 另外，圖17是將圖13的多晶娃的2層?xùn)烹姌O結(jié)構(gòu)形成為1層的第8實(shí)施例，其效果與 圖14中說(shuō)明過(guò)的效果相同。圖17中的（2)和圖17中的（3)是與平面圖17中的（1)的A-A'和B-B'的部分對(duì)應(yīng)的剖視圖。
[0189] 接下來(lái)，對(duì)本發(fā)明中使用的巧中柵絕緣膜進(jìn)行說(shuō)明。
[0190] 首先，在發(fā)明中，對(duì)于利用隧道效應(yīng)將載流子注入浮柵電極時(shí)使用的第2柵絕緣 膜，優(yōu)選是基于膜厚控制性及膜質(zhì)穩(wěn)定性高的熱氧化法形成的娃氧化膜。另外，由于只是在 半導(dǎo)體制造工序結(jié)束后的測(cè)試階段將載流子1次或多次注入浮柵，因此，不需要用于獲得針 對(duì)改寫(xiě)次數(shù)的強(qiáng)耐受性的特殊的成膜條件或追加處理。另一方面，第2柵絕緣膜的膜厚設(shè)定 成下述程度的較厚的膜厚:在半導(dǎo)體制造工序結(jié)束后的測(cè)試工序中，對(duì)于比施加于半導(dǎo)體 集成電路裝置的工作電壓足夠高的漏電壓的施加，能夠獲得期望的溝道電流值。
[0191] 另一方面，優(yōu)選第I柵絕緣膜9和第3柵絕緣膜15的電容值較高。運(yùn)是因?yàn)?，在測(cè)試 工序中，在施加漏電壓而將空穴注入浮柵電極時(shí)，要對(duì)第2柵絕緣膜高效地施加電壓，因此， 要使由電容禪合決定的浮柵電極的電位足夠低。
[0192] 施加高電位的漏端子2、與設(shè)定成低電位的控制柵電極8、P型阱區(qū)及跟該P(yáng)型阱區(qū) 相同電位的基端子4之間的等價(jià)電容禪合電路如圖18所示。由此可知，通過(guò)使第1和第3柵絕 緣膜為高電容，增大與絕緣膜厚度較厚的低電容的第2柵絕緣膜電容的比，由此，該電容禪 合的中間電位即浮柵電極7的電位降低，能夠?qū)β┒俗?/浮柵電極7之間的第2絕緣膜14施 加高電壓，能夠促進(jìn)隧道效應(yīng)。
[0193] 因此，要求第1和第3柵絕緣膜的平面電極尺寸較大。因?yàn)檫\(yùn)樣能夠提高電容值，但 只要具有第2柵絕緣膜的平面尺寸的10倍W上的面積就足夠。
[0194] 另外，W提高電容值為目的，優(yōu)選第1和第3柵絕緣膜盡可能薄。利用電路將浮柵電 極、控制柵電極W及P型阱區(qū)的電位固定在相同的低電位，因此，半導(dǎo)體集成電路裝置的工 作電壓對(duì)絕緣膜厚度的制約不起作用。因此，在熱氧化膜的情況下，考慮到浮柵電極內(nèi)的載 流子的高溫環(huán)境引起的泄漏，優(yōu)選100 A至200 A左右的膜厚。
[01%]此外，從高電容的觀點(diǎn)出發(fā)，優(yōu)選第1和第3柵絕緣膜的相對(duì)介電常數(shù)較高，相比于 娃熱氧化膜，可W通過(guò)使用SiON、SiN、還有冊(cè)02等來(lái)實(shí)現(xiàn)。一般，關(guān)于娃熱氧化膜之外的膜， 膜界面的特性的不穩(wěn)定性造成的闊值電壓等的特性變動(dòng)變大，但在本發(fā)明中，即使存在特 性偏差，也最終會(huì)利用測(cè)試工序中的調(diào)整來(lái)校準(zhǔn)，因此不存在什么問(wèn)題。
[0196] 另外，上述第1和第3柵絕緣膜的薄膜化W及高相對(duì)介電常數(shù)膜的采用具有如下優(yōu) 點(diǎn)：能夠縮小柵電極尺寸，并且實(shí)現(xiàn)伴隨于此的低成本化。此外，在一般的下式(3)中，該方 法會(huì)使每單位面積的電容值C增大，因此，還同時(shí)具有如下優(yōu)點(diǎn)：對(duì)于浮柵電極內(nèi)的載流子 的泄漏等造成的Q的減小，能夠減小闊值電壓變動(dòng)量。
[0197] V = Q/C (3)
[0198] 如上所述，通過(guò)采用本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件，闊值電壓調(diào)整容易且長(zhǎng) 期穩(wěn)定性高，并且，能夠利用測(cè)試工序中的電氣調(diào)整來(lái)吸收基于元件特性偏差的電路特性 偏差，因此，能夠提供高精度的半導(dǎo)體集成電路裝置。
[0199] 接下來(lái)，基于圖20中的（1)~圖20中（4) W及圖21中的（5)~圖21中的(8)的工序流 程圖對(duì)用于制造圖10的第1實(shí)施例的結(jié)構(gòu)的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法進(jìn)行說(shuō) 明。
[0200] 首先，準(zhǔn)備P型或N型的半導(dǎo)體襯底1，利用離子注入法將B或BF2的P型雜質(zhì)注入半 導(dǎo)體非易失性存儲(chǔ)元件的形成區(qū)域之后，實(shí)施熱擴(kuò)散，形成P型阱區(qū)5(1)。
[0201] 根據(jù)具有本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)元件的半導(dǎo)體集成電路裝置的需求來(lái)選 擇該半導(dǎo)體襯底1的極性。即，在為了使該P(yáng)型阱區(qū)的電位不成為半導(dǎo)體集成電路裝置上的 最低電位而欲將該P(yáng)型阱區(qū)電氣分離的情況下，優(yōu)選準(zhǔn)備N型的半導(dǎo)體襯底，但是，在該P(yáng)型 阱區(qū)為半導(dǎo)體集成電路裝置上的最低電位的情況下，可W使用更加廉價(jià)的P型半導(dǎo)體襯底。 [020^ W使該P(yáng)型阱區(qū)5的雜質(zhì)濃度為7Xl0i5/cm3至7Xl0i6/cm 3之間的值且深度達(dá)至化皿 至IOwii的方式來(lái)選擇雜質(zhì)注入量W及熱擴(kuò)散的條件。更加詳細(xì)地，是通過(guò)使雜質(zhì)注入面積 密度為1 X lOU/cm2至1 X IQU/cm2并使熱擴(kuò)散W1100°C至1200°C的溫度進(jìn)行幾小時(shí)至十幾 小時(shí)的熱處理來(lái)實(shí)現(xiàn)的。
[0203] 接下來(lái)，為了使元件彼此電氣分離而采用LOCOS法等，將基于娃氧化膜的元件分離 區(qū)13形成于P型阱區(qū)5的周圍，同時(shí)，規(guī)定被該元件分離區(qū)包圍的半導(dǎo)體非易失性存儲(chǔ)元件 區(qū)域(2)。
[0204] 接下來(lái)，利用離子注入法在本半導(dǎo)體非易失性存儲(chǔ)元件的成為漏區(qū)的預(yù)定的區(qū)域 注入As或P的N型雜質(zhì)，形成N型高濃度雜質(zhì)區(qū)17和第IN型低濃度雜質(zhì)區(qū)18(3)。
[0205] N型高濃度雜質(zhì)區(qū)17作為下部電極，該下部電極用于之后將電子或空穴等載流子 經(jīng)由娃氧化膜隧道注入至上部的浮柵電極，在該載流子注入時(shí)施加正側(cè)的高電壓的情況 下，優(yōu)選的是，為了抑制N型高濃度雜質(zhì)區(qū)表面的耗盡化而W5Xl〇i 8/cm3W上的雜質(zhì)濃度注 入As來(lái)形成N型高濃度雜質(zhì)區(qū)17。使此時(shí)的注入能量為能夠通過(guò)半導(dǎo)體襯底表面的氧化膜 的程度的大小，例如IOOkeV左右。
[0206] 另外，關(guān)于第IN型低濃度雜質(zhì)區(qū)18,為了獲得期望值W上的漏耐壓，優(yōu)選Wl X l〇u/cm3 W上且1 XlOiVcm3W下的雜質(zhì)濃度注入P來(lái)形成。此外，通過(guò)將注入能量設(shè)定為 90keVW上，能夠形成比前面的N型高濃度雜質(zhì)區(qū)17深的擴(kuò)散，能夠?qū)⑴cN型高濃度雜質(zhì)區(qū)17 的下方的P型阱區(qū)5的PN結(jié)耐壓設(shè)定得較高。
[0207] 接下來(lái)，為了將該半導(dǎo)體非易失性存儲(chǔ)元件形成為常開(kāi)啟型的耗盡型M0SFET，W 使闊值電壓達(dá)到負(fù)的期望值的方式利用離子注入法將As或P的N型雜質(zhì)注入于溝道形成預(yù) 定區(qū)域，由此形成N型溝道雜質(zhì)區(qū)10(4)。
[0208] 接下來(lái)，利用熱氧化法或CVD(化學(xué)氣相沉積）法等，在溝道形成預(yù)定區(qū)域形成 100 A至200 A左右的膜厚的第1柵絕緣膜9,在漏形成預(yù)定區(qū)域形成膜厚比第1柵絕緣膜的 膜厚更厚的、幾百A左右的第2柵絕緣膜14(5)。
[0209] 為了形成2個(gè)膜厚的柵絕緣膜，可W通過(guò)下述方式來(lái)實(shí)現(xiàn):首先，作為利用熱氧化 法形成的娃氧化膜，將較厚一方的第2柵絕緣膜形成于整個(gè)元件區(qū)域，之后，實(shí)施基于光刻 技術(shù)和HF等的蝕刻處理而將漏形成預(yù)定區(qū)域W外的區(qū)域的第2柵絕緣膜去除，接著，作為利 用熱氧化法形成的娃氧化膜，形成第1柵絕緣膜。
[0210] 該方法中，第2柵絕緣膜被暴露在第1柵絕緣膜形成時(shí)的熱氧化處理中，從而構(gòu)成 第2柵絕緣膜的娃氧化膜進(jìn)行再生長(zhǎng)。不過(guò)，由于第2柵絕緣膜已經(jīng)具有較厚的膜厚，因此， 在較薄的柵絕緣膜即第1柵絕緣膜形成時(shí)的熱氧化處理時(shí)，氧到達(dá)娃之前的速度變慢，膜厚 生長(zhǎng)非常慢，生長(zhǎng)量也較少。因此，對(duì)于兩次熱氧化處理之后的第2柵絕緣膜的膜厚，第一次 的熱氧化處理的影響是支配性的，膜厚預(yù)測(cè)也容易。
[0211] 接下來(lái)，在第1、第2柵絕緣膜上淀積多晶娃層，利用離子注入法或熱擴(kuò)散法進(jìn)行高 濃度的雜質(zhì)注入W達(dá)到1 X IOiVcm3W上，然后實(shí)施光刻技術(shù)和干蝕刻處理來(lái)形成半導(dǎo)體非 易失性存儲(chǔ)元件的浮柵電極7。此時(shí)，關(guān)于浮柵電極7和第2柵絕緣膜，設(shè)定用于進(jìn)行基于隧 道的載流子注入的重疊部分(6)。
[0212] 接下來(lái)，為了形成第3柵絕緣膜15而利用熱氧化法或CV的去等在半導(dǎo)體非易失性存 儲(chǔ)元件的浮柵電極上淀積絕緣膜。然后，接著淀積多晶娃層，利用離子注入法或熱擴(kuò)散法進(jìn) 行高濃度的雜質(zhì)注入W達(dá)到IX l〇i9/cm3W上，使用光刻技術(shù)和干蝕刻處理來(lái)構(gòu)圖形成控制 柵電極8。
[0213] 此時(shí)，也可W利用1次光刻和干蝕刻處理一并形成上述浮柵電極和控制柵電極。 良P，在第1、第2柵絕緣膜上淀積多晶娃層，利用離子注入法或熱擴(kuò)散法進(jìn)行高濃度的雜質(zhì)注 入W達(dá)到I X l〇i9/cm3W上，接著，直接利用熱氧化法或CV的去等淀積第3柵絕緣膜，再接著淀 積多晶娃層，利用離子注入法或熱擴(kuò)散法進(jìn)行高濃度的雜質(zhì)注入W達(dá)到IX IOiVcm3W上， 隨后，采用光刻技術(shù)和干蝕刻處理，通過(guò)一并構(gòu)圖而形成控制柵電極8和浮柵電極7。
[0214] 接下來(lái)，為了形成半導(dǎo)體非易失性存儲(chǔ)元件的源區(qū)/漏區(qū)12,利用離子注入法注入 As或P的N型雜質(zhì)W達(dá)至Ijl X l〇2Vcm3W上(8)。
[0215] 至此為止為基于圖20中的（1)~圖20中的（4) W及圖21中的（5)~圖21中的（8)的 工序流程圖的說(shuō)明。
[0216] 接下來(lái)，雖然未圖示，但整體淀積由氧化膜構(gòu)成的絕緣膜，并在規(guī)定的位置形成接 觸孔之后，為了施加半導(dǎo)體非易失性存儲(chǔ)元件的柵/源/漏/基的電位而利用金屬膜的瓣射 和構(gòu)圖來(lái)形成金屬布線。
[0217] 另外，為了制造利用圖14進(jìn)行了說(shuō)明的、將圖10的多晶娃的2層?xùn)烹姌O結(jié)構(gòu)形成為 1層的、第5實(shí)施例所示的結(jié)構(gòu)，在上述制造方法中，直到圖21中的(6)的在第1、第2柵絕緣膜 上形成浮柵電極7的工序之前是共同的。之后，形成半導(dǎo)體非易失性存儲(chǔ)元件的源區(qū)/漏區(qū) 12,能夠同樣地進(jìn)行制造?？刂茤烹姌O8例如可W兼用N型高濃度雜質(zhì)區(qū)17的雜質(zhì)和結(jié)構(gòu)/工 序來(lái)進(jìn)行制造。
[0218] 接下來(lái)，基于圖22中的（1)~圖22中的（4)的工序流程圖對(duì)用于制造圖11的第2實(shí) 施例的結(jié)構(gòu)的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法進(jìn)行說(shuō)明。第2實(shí)施例與第1實(shí)施例的差 異在于，由于追加了圖11中的第2N型低濃度雜質(zhì)區(qū)19,因此，圖22也相應(yīng)地簡(jiǎn)化了后一半的 工序。
[0219] 首先，準(zhǔn)備P型或N型的半導(dǎo)體襯底1，在半導(dǎo)體非易失性存儲(chǔ)元件的形成區(qū)域內(nèi)形 成P型阱區(qū)5,并進(jìn)一步在P型阱區(qū)5的內(nèi)部形成第2N型低濃度雜質(zhì)區(qū)19(1)。
[0220] 關(guān)于該P(yáng)型阱區(qū)5, W使B或BF2的P型雜質(zhì)的雜質(zhì)濃度為7 X IQis/cm3至7 X l〇i6/cm3 之間的值且深度到達(dá)6WI1至IOwii的方式來(lái)選擇雜質(zhì)注入量W及熱擴(kuò)散的條件。更加詳細(xì)地， 是通過(guò)使雜質(zhì)注入面積密度為1 X l〇i2/cm2至1 X IQU/cm2并使熱擴(kuò)散W1100°C至1200°C的 溫度進(jìn)行幾小時(shí)至十幾小時(shí)的熱處理來(lái)實(shí)現(xiàn)的。
[022。 另外，關(guān)于N型低濃度雜質(zhì)區(qū)19，W使P或As的N型雜質(zhì)的雜質(zhì)濃度為2 X IQis/cm3至 2X IOiVcm3之間且深度達(dá)到3WI1至6WI1的方式來(lái)選擇雜質(zhì)注入W及熱擴(kuò)散條件。該熱擴(kuò)散可 W與上述P型阱區(qū)形成時(shí)的熱處理兼用，也可W在其后追加進(jìn)行。
[0222] 接下來(lái)，雖然未圖示，為了使元件彼此電氣分離而采用LOCOS法等，形成基于娃氧 化膜的元件分離區(qū)13,同時(shí)，規(guī)定被該元件分離區(qū)包圍的半導(dǎo)體非易失性存儲(chǔ)元件區(qū)域。
[0223] 接下來(lái)，利用離子注入法在該半導(dǎo)體非易失性存儲(chǔ)元件的成為漏區(qū)的預(yù)定的區(qū)域 內(nèi)注入As或P的N型雜質(zhì)，形成N型高濃度雜質(zhì)區(qū)17和第IN型低濃度雜質(zhì)區(qū)18(2)。
[0224] 關(guān)于N型高濃度雜質(zhì)區(qū)17,優(yōu)選W5Xl〇i8/cm3W上的雜質(zhì)濃度注入As來(lái)形成，注入 能量可W設(shè)為能夠通過(guò)半導(dǎo)體襯底表面的氧化膜的IOOkeV左右。
[0225] 另外，關(guān)于第IN型低濃度雜質(zhì)區(qū)18,優(yōu)選Wl X IOiVcm3W上且1 X l〇i8/cm3W下的 雜質(zhì)濃度注入P來(lái)形成。通過(guò)將注入能量設(shè)定為90keVW上，能夠形成比前面的N型高濃度雜 質(zhì)區(qū)17深的擴(kuò)散，能夠?qū)⑴cN型高濃度雜質(zhì)區(qū)17的下方的P型阱區(qū)5的PN結(jié)耐壓設(shè)定得較高。
[0226] 然后，實(shí)施前面在圖20中的(4)中進(jìn)行了說(shuō)明的N型溝道雜質(zhì)區(qū)的形成，并且，實(shí)施 在圖21中的(5)中進(jìn)行了說(shuō)明的第1柵絕緣膜和第2柵絕緣膜的形成。
[0227] 接下來(lái)，再次返回圖22,在第1、第2柵絕緣膜上淀積多晶娃層，并利用離子注入法 或熱擴(kuò)散法進(jìn)行高濃度的雜質(zhì)注入W達(dá)到1 X IOiVcm3W上，實(shí)施光刻技術(shù)和干蝕刻處理來(lái) 形成半導(dǎo)體非易失性存儲(chǔ)元件的浮柵電極7(3)。
[0228] 接下來(lái)，實(shí)施在圖21中的(7)中進(jìn)行了說(shuō)明的第3柵絕緣膜和浮柵電極的形成。
[0229] 接下來(lái)，為了形成半導(dǎo)體非易失性存儲(chǔ)元件的源區(qū)/漏區(qū)，利用離子注入法注入As 或P的N型雜質(zhì)W達(dá)到1 X 102%1113^上(4)。
[0230] 接下來(lái)，雖然未圖示，整體淀積由氧化膜構(gòu)成的絕緣膜，在規(guī)定的位置形成接觸 孔，之后，為了施加半導(dǎo)體非易失性存儲(chǔ)元件的柵/源/漏/基的電位，利用金屬膜的瓣射和 構(gòu)圖來(lái)進(jìn)行金屬布線的形成。
[0231] 另外，為了制造圖15中進(jìn)行了說(shuō)明的、將圖11的多晶娃的2層?xùn)烹姌O結(jié)構(gòu)形成為1 層的第6實(shí)施例所示的結(jié)構(gòu)，在上述制造方法中，在圖22中的（3)的在第1、第2柵絕緣膜上形 成浮柵電極7的工序之前是共同的。之后，能夠形成半導(dǎo)體非易失性存儲(chǔ)元件的源區(qū)/漏區(qū) 12,同樣地進(jìn)行制造?？刂茤烹姌O8例如可W兼用N型高濃度雜質(zhì)區(qū)17的雜質(zhì)和結(jié)構(gòu)/工序來(lái) 進(jìn)行制造。
[0232] 接下來(lái)，基于圖23中的（1)~圖23中的（4) W及圖24中的巧）~圖24中的（6)的工序 流程圖，對(duì)用于制造圖12的第3實(shí)施例的結(jié)構(gòu)的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法進(jìn)行 說(shuō)明。
[0233] 首先，準(zhǔn)備P型或N型的半導(dǎo)體襯底1，在半導(dǎo)體非易失性存儲(chǔ)元件的形成區(qū)域形成 P型阱區(qū)5,并進(jìn)一步在P型阱區(qū)5的內(nèi)部形成第2N型低濃度雜質(zhì)區(qū)19和第IN型低濃度雜質(zhì)區(qū) 18。關(guān)于P型阱區(qū)5和第2N型低濃度雜質(zhì)區(qū)19,利用在第2實(shí)施例的制造方法中進(jìn)行了說(shuō)明的 那樣的方法來(lái)形成，關(guān)于第IN型低濃度雜質(zhì)區(qū)18,將As或P的N型雜質(zhì)調(diào)整成IX lOU/cm3至1 X IQis/cm3的雜質(zhì)濃度來(lái)形成。而且，該位置被預(yù)先形成，W覆蓋之后形成的在N型溝道雜質(zhì) 區(qū)附近形成的較厚的氧化膜的下方(1)。
[0234] 接下來(lái)，利用LOCOS法形成用于使元件彼此電氣分離的元件分離區(qū)13,接下來(lái)，在 第IN型低濃度雜質(zhì)區(qū)18上形成較厚的氧化膜。優(yōu)選該第IN型低濃度雜質(zhì)區(qū)18上的較厚的氧 化膜為1000 A W上的厚度，但也可W如圖12中說(shuō)明的那樣，采取與元件分離區(qū)的LOCOS氧化 膜13同時(shí)形成來(lái)抑制工序增加的方法(2)。
[0235] 接下來(lái)，利用離子注入法在該半導(dǎo)體非易失性存儲(chǔ)元件的成為漏區(qū)的預(yù)定的區(qū)域 內(nèi)注入As或P的N型雜質(zhì)，形成N型高濃度雜質(zhì)區(qū)17。接下來(lái)，為了將該半導(dǎo)體非易失性存儲(chǔ) 元件形成為常開(kāi)啟型的耗盡型MOSFET，利用離子注入法將As或P的N型雜質(zhì)注入溝道形成預(yù) 定區(qū)域，形成N型溝道雜質(zhì)區(qū)10(3)。
[0236] 接下來(lái)，利用熱氧化法或CVD法等，在漏形成預(yù)定區(qū)域的一部分，W與前面形成的 LOCOS氧化膜接觸的方式在N型高濃度雜質(zhì)區(qū)17上形成膜厚比第1柵絕緣膜的膜厚更厚的第 2柵絕緣膜14,接下來(lái)，在溝道形成預(yù)定區(qū)域上形成第1柵絕緣膜9。如在圖21中的（5)的說(shuō)明 中那樣，關(guān)于2個(gè)膜厚的柵絕緣膜的分別制造，可W通過(guò)下述方式來(lái)實(shí)現(xiàn):首先，形成較厚的 第2柵絕緣膜后，實(shí)施光刻技術(shù)和基于HF等的蝕刻處理而將漏形成預(yù)定區(qū)域W外的區(qū)域的 第2柵絕緣膜去除，接著，形成第1柵絕緣膜(4)。
[0237] 接下來(lái)，在第1、第2柵絕緣膜上淀積多晶娃層，并利用離子注入法或熱擴(kuò)散法進(jìn)行 高濃度的雜質(zhì)注入W達(dá)到IX IOiVcm3W上，實(shí)施光刻技術(shù)和干蝕刻處理來(lái)形成半導(dǎo)體非易 失性存儲(chǔ)元件的浮柵電極7。此時(shí)，對(duì)浮柵電極7和第2柵絕緣膜14預(yù)先設(shè)定用于進(jìn)行基于隧 道的載流子注入的重疊部分(5)。
[0238] 接下來(lái)，雖然未圖示，與圖21中的（7)中說(shuō)明過(guò)的相同，進(jìn)行第3柵絕緣膜15和控制 柵電極8的形成。
[0239] 并且，為了形成半導(dǎo)體非易失性存儲(chǔ)元件的源區(qū)/漏區(qū)，利用離子注入法注入As或 P的N型雜質(zhì)W達(dá)到1 X l〇2Vcm3 W上(6)。
[0240] 至此為止為基于圖23中的（1)~圖23中的（4) W及圖24中的（5)~圖24中的（6)的 工序流程圖的說(shuō)明。
[0241] 接下來(lái)，雖然未圖示，整體淀積由氧化膜構(gòu)成的絕緣膜，并在規(guī)定的位置形成接觸 孔，之后，為了施加半導(dǎo)體非易失性存儲(chǔ)元件的柵/源/漏/基的電位而利用金屬膜的瓣射和 構(gòu)圖來(lái)形成金屬布線。
[0242] 另外，為了制造利用圖16進(jìn)行了說(shuō)明的、將圖12的多晶娃的2層?xùn)烹姌O結(jié)構(gòu)形成為 1層的第7實(shí)施例所示的結(jié)構(gòu)，在上述制造方法中，在圖24中的（5)的在第1、第2柵絕緣膜上 形成浮柵電極7的工序之前是共同的。之后，能夠形成半導(dǎo)體非易失性存儲(chǔ)元件的源區(qū)/漏 區(qū)12,同樣地進(jìn)行制造?？刂茤烹姌O8例如可W兼用N型高濃度雜質(zhì)區(qū)17的雜質(zhì)和結(jié)構(gòu)/工序 來(lái)進(jìn)行制造。
[0243] 接下來(lái)，基于圖25中的（1)~圖25中的（4)的工序流程圖對(duì)用于制造圖13的第4實(shí) 施例的結(jié)構(gòu)的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法進(jìn)行說(shuō)明。
[0244] 首先，準(zhǔn)備P型或N型的半導(dǎo)體襯底1，將第2N型低濃度雜質(zhì)區(qū)19W與P型低濃度雜 質(zhì)區(qū)20部分重疊的方式形成于半導(dǎo)體非易失性存儲(chǔ)元件的形成區(qū)域。關(guān)于N型低濃度雜質(zhì) 區(qū)19，使用P或As的N型雜質(zhì)，W使雜質(zhì)濃度為2 X l〇i6/cm3至2 X 10"/cm3之間且深度達(dá)至Ij3皿 至6WI1的方式來(lái)選擇雜質(zhì)注入W及熱擴(kuò)散條件，關(guān)于P型低濃度雜質(zhì)區(qū)20,如圖13中說(shuō)明的 那樣，使B或BF2為2Xl〇i 6/cm3至2Xl〇iVcm3左右的雜質(zhì)濃度且同時(shí)設(shè)定得比N型低濃度雜 質(zhì)區(qū)19濃，由此來(lái)提高漏耐壓(1)。
[0245] 接下來(lái)，雖然未圖示，在之后的漏形成預(yù)定區(qū)域，使用As或P的N型雜質(zhì)并調(diào)整成1 Xiou/cm3至lXl〇i8/cm3的雜質(zhì)濃度，來(lái)形成第IN型低濃度雜質(zhì)區(qū)18。
[0246] 接下來(lái)，利用LOCOS法形成用于使元件彼此電氣分離的元件分離區(qū)13,接下來(lái)，在 第IN型低濃度雜質(zhì)區(qū)18上形成較厚的氧化膜。優(yōu)選該第IN型低濃度雜質(zhì)區(qū)18上的較厚的氧 化膜為1000 A W上的厚度，但如圖12中說(shuō)明的那樣，也可W采取與元件分離區(qū)的LOCOS氧化 膜13同時(shí)形成W抑制工序增加的方法(2)。
[0247] 接下來(lái)，雖然未圖示，進(jìn)行N型溝道雜質(zhì)區(qū)10的形成W及第1和第2柵絕緣膜9、14的 形成。
[0248] 接下來(lái)，在第1、第2柵絕緣膜上淀積多晶娃層，并利用離子注入法或熱擴(kuò)散法進(jìn)行 高濃度的雜質(zhì)注入W達(dá)到IX l〇i9/cm3W上，實(shí)施光刻技術(shù)和干蝕刻處理來(lái)形成半導(dǎo)體非易 失性存儲(chǔ)元件的浮柵電極7(3)。
[0249] 接下來(lái)，雖然未圖示，進(jìn)行第3柵絕緣膜15和控制柵電極8的形成。
[0250] 接下來(lái)，為了形成半導(dǎo)體非易失性存儲(chǔ)元件的源區(qū)/漏區(qū)，利用離子注入法注入As 或P的N型雜質(zhì)W達(dá)到1 X IO2Vcm3W上(4)。
[0251] 接下來(lái)，雖然未圖示，整體淀積由氧化膜構(gòu)成的絕緣膜，在規(guī)定的位置形成接觸 孔，之后，為了施加半導(dǎo)體非易失性存儲(chǔ)元件的柵/源/漏/基的電位而利用金屬膜的瓣射和 構(gòu)圖來(lái)形成金屬布線。
[0252] 另外，為了制造利用圖17進(jìn)行了說(shuō)明的、將圖13的多晶娃的2層?xùn)烹姌O結(jié)構(gòu)形成為 1層的、第8實(shí)施例所示的結(jié)構(gòu)，在上述制造方法中，在圖25中的（3)的在第1、第2柵絕緣膜上 形成浮柵電極7的工序之前是共同的。之后，能夠形成半導(dǎo)體非易失性存儲(chǔ)元件的源區(qū)/漏 區(qū)12,同樣地進(jìn)行制造。控制柵電極8例如可W兼用N型高濃度雜質(zhì)區(qū)17的雜質(zhì)和結(jié)構(gòu)/工序 來(lái)進(jìn)行制造。
[0253] 在上述第1至第4實(shí)施例的制造方法中，形成第1絕緣膜和第2絕緣膜的方法是共同 的。如果將該方法作為形成柵絕緣膜的第1制造方法，W提高性能或低成該等為目的，可W 采用下述的第2至第5方法。
[0254] 第2方法是下述運(yùn)樣的方法:不采用第1方法中的、由形成較厚的氧化膜/局部地去 除該氧化膜/形成較薄的氧化膜構(gòu)成的3個(gè)階段的工序，而是利用1次熱氧化處理來(lái)同時(shí)形 成第1和第2運(yùn)2個(gè)厚度的柵絕緣膜。
[025引具體的方法是，如圖26中的（1)所示，首先，使用As, WlX 10"/cm3W上的較高的雜 質(zhì)濃度來(lái)形成前面的N型高濃度雜質(zhì)區(qū)17。
[0256] 接下來(lái)，利用使用了水蒸氣的濕氧化、或?qū)⒀鯕夂桶睔鈱?dǎo)入爐內(nèi)使其反應(yīng)的熱氧 化法生成柵絕緣膜，由此利用增速氧化效果僅將N型高濃度雜質(zhì)區(qū)17上形成得較厚、而將其 他區(qū)域形成得較薄，由此得到圖26中的(2)所示的形狀。
[0257] 該情況下，例如，如果將第1柵絕緣膜的膜厚形成為150 A，則能夠?qū)⒌?柵絕緣膜 的膜厚形成為大約沸OA。,半導(dǎo)體襯底的晶格的錯(cuò)亂程度越大，則該增速氧化效果由于氧 的進(jìn)入或反應(yīng)就越顯著，因此，無(wú)論該雜質(zhì)是N型還是P型，只要半導(dǎo)體襯底內(nèi)的雜質(zhì)濃度較 高，就能夠與該晶格的錯(cuò)亂對(duì)應(yīng)地獲得增速氧化效果。但是，特別是在作為柵絕緣膜使用的 情況下，優(yōu)選在N型的雜質(zhì)區(qū)上生長(zhǎng)的氧化膜。因此，該方法可W說(shuō)是對(duì)于腳勾道型的半導(dǎo)體 非易失性存儲(chǔ)元件有效的方法。在此，不優(yōu)選P型雜質(zhì)的理由是，由于在熱氧化處理中，P型 雜質(zhì)會(huì)進(jìn)入氧化膜內(nèi)，因此，氧化膜的品量的下降變得顯著。
[0258] 上述方法存在W下運(yùn)樣的效果：能夠?qū)?個(gè)階段的工序減少為1個(gè)階段，能夠削減 工序成本并縮短工序時(shí)間。
[0259] 接下來(lái)，基于圖27中的（1)~圖27中的（3)對(duì)形成第1和第2柵絕緣膜的第3方法進(jìn) 行說(shuō)明。
[0260] 第3方法中，首先，預(yù)先在整個(gè)面上淀積IOOA至400 A的膜厚的多晶娃層21A(1)。
[0261] 接下來(lái)，利用光刻技術(shù)和蝕刻技術(shù)將第2柵絕緣膜預(yù)定區(qū)域W外的區(qū)域的多晶娃 層21A去除，留下多晶娃層21B(2)
[0262] 接下來(lái)，在該狀態(tài)下進(jìn)行用于形成第1柵絕緣膜的熱氧化處理，在半導(dǎo)體襯底上形 成娃氧化膜(9、14)。此時(shí)，將第2柵絕緣膜設(shè)定成在第1柵絕緣膜生成時(shí)的熱氧化處理中多 晶娃21B完全氧化的膜厚，從而能夠利用將多晶娃氧化生成的氧化膜構(gòu)成第2柵絕緣膜。在 此，利用多晶娃的理由是，利用內(nèi)部包含的晶格錯(cuò)亂，能夠使氧化速度與通常的單晶娃相 比，形成為1.5至2倍的速度(3)。
[0263] 該第3方法與第1方法相比較，不需要用于形成較厚的第2柵絕緣膜的、長(zhǎng)時(shí)間和高 溫的熱處理，因此，存在下述運(yùn)樣的效果:抑制N型溝道雜質(zhì)或第1、第2N型低濃度雜質(zhì)等濃 度較低的雜質(zhì)由于高溫?zé)崽幚矶a(chǎn)生偏差，促進(jìn)元件特性的高精度化。
[0264] 基于圖28中的（1)~圖28中的（3)對(duì)第4方法進(jìn)行說(shuō)明。首先，利用熱氧化法預(yù)先在 整個(gè)面上形成10 A至100 A的膜厚的底層娃氧化膜之后，利用LPCVD(低壓力化學(xué)氣相沉積） 等方法在其上的整個(gè)面上淀積100 A至200 A的SiN層22(1)。
[0265] 接下來(lái)，利用光刻技術(shù)將第1柵絕緣膜預(yù)定區(qū)域W外的區(qū)域的SiN層去除(2)。
[0266] 接下來(lái)，在該狀態(tài)下，利用熱氧化法來(lái)進(jìn)行用于形成第2柵絕緣膜的幾百A左右的 膜厚的娃氧化膜的形成。此時(shí)，由于第1柵絕緣膜被反應(yīng)性較低的SiN覆蓋，因此，氧化膜幾 乎不在其上生長(zhǎng)。由此，能夠?qū)⒌?柵絕緣膜形成為幾十A的娃氧化膜和IOO A至200 A的 SiN的層疊膜，并將第2柵絕緣膜形成為幾百A的娃膜運(yùn)樣的結(jié)構(gòu)(3)。
[0267] 該第4方法具有運(yùn)樣的優(yōu)點(diǎn)：能夠使第1柵絕緣膜9高電容化，縮小柵電極尺寸并且 實(shí)現(xiàn)伴隨于此的低成本化，對(duì)于浮柵電極內(nèi)的載流子的泄漏等導(dǎo)致的電荷Q的減少，能夠減 小闊值電壓變動(dòng)量。
[0268] 基于圖29中的（1)~圖29中的(4)對(duì)第5方法進(jìn)行說(shuō)明。首先，與第1方法同樣地，在 整個(gè)面上形成100 A至1000 A的第2柵絕緣膜作為利用熱氧化法形成的娃氧化膜(1)。
[0269] 接下來(lái)，與第1方法同樣地，利用光刻技術(shù)和蝕刻技術(shù)將溝道形成預(yù)定區(qū)域的第2 柵絕緣膜去除(2)。
[0270] 接下來(lái)，利用熱氧化法形成第1柵絕緣膜，但是，在此，將第1柵絕緣膜的膜厚形成 為比第1方法的第1柵絕緣膜薄的、擲A至100 A的膜厚(3)。
[0271] 接下來(lái)，在氨氣環(huán)境中W1000°CW上的溫度來(lái)實(shí)施熱氮化處理。于是，氮擴(kuò)散至第 1柵絕緣膜下方的與半導(dǎo)體襯底的界面并與半導(dǎo)體襯底發(fā)生反應(yīng)，從而形成IA至20 A左右 的厚度的SiN層。另一方面，由于第2柵絕緣膜厚度足夠厚，因此，氮通過(guò)擴(kuò)散而到達(dá)與第2柵 絕緣膜的界面的量非常少，不會(huì)形成越阻礙載流子溝道的絕緣性高的SiN層(4)。
[0272] 由于該第5方法中的構(gòu)成第1柵絕緣膜的娃氧化膜薄至100 A W下，因此，擔(dān)屯、高溫 下的泄漏電流會(huì)導(dǎo)致浮柵電極內(nèi)的載流子的逸散。但是，利用該氧化膜的下方的SiN層能夠 得到高的絕緣性，因此，能夠抑制該泄漏，同時(shí)，還能夠一并實(shí)現(xiàn)第1柵絕緣膜的高電容化。
[0273] 關(guān)于SiN膜的形成，還同樣地實(shí)施第4方法，但是，在第4方法那樣的基于CVD的方法 中，存在]00 A W下的膜厚的控制性變差、元件特性不一致運(yùn)樣的問(wèn)題。在第5方法那樣的基 于熱氮化的方法中，能夠穩(wěn)定地形成更薄的SiN,對(duì)于元件特性的高精度化是有效的。
[0274] 本發(fā)明可W不限于應(yīng)用到W上敘述的那樣的降壓型串聯(lián)調(diào)壓器或電壓檢測(cè)器中。 通過(guò)采用能夠根據(jù)來(lái)自調(diào)整用輸入端子的輸入電信號(hào)而使闊值電壓可變的存儲(chǔ)器端子，能 夠在包含基準(zhǔn)電壓電路的各種半導(dǎo)體集成電路裝置中，根據(jù)輸入電信號(hào)來(lái)使輸出電壓可 變。因此，本發(fā)明當(dāng)然還可W應(yīng)用于電源管理ICW外的用途。
【主權(quán)項(xiàng)】
1. 一種半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 所述半導(dǎo)體非易失性存儲(chǔ)元件具有： 半導(dǎo)體襯底； 第1導(dǎo)電型的阱區(qū)，其形成于所述半導(dǎo)體襯底內(nèi)； 高濃度源區(qū)和第1高濃度漏區(qū)，它們分離地形成于所述阱區(qū)內(nèi)并具有第2導(dǎo)電型的高濃 度雜質(zhì)； 第1柵絕緣膜，其在所述高濃度源區(qū)和所述第1高濃度漏區(qū)之間形成于與所述高濃度源 區(qū)相鄰的所述半導(dǎo)體襯底上； 第2柵絕緣膜，其在所述高濃度源區(qū)和所述第1高濃度漏區(qū)之間形成于與所述第1高濃 度漏區(qū)相鄰的所述半導(dǎo)體襯底上； 第2導(dǎo)電型的第2高濃度漏區(qū)，其與所述高濃度源區(qū)分離，包含所述第2柵絕緣膜的下方 的區(qū)域，并形成于與所述第1高濃度漏區(qū)重疊的區(qū)域； 第2導(dǎo)電型的第1低濃度漏區(qū)，其與所述高濃度源區(qū)分離，包含所述第1柵絕緣膜的下方 和所述第2柵絕緣膜的下方的區(qū)域，并形成于與所述第1高濃度漏區(qū)和所述第2高濃度漏區(qū) 重疊的區(qū)域； 第2導(dǎo)電型的溝道雜質(zhì)區(qū)，其在所述第1柵絕緣膜的下方形成于所述高濃度源區(qū)與所述 第1低濃度漏區(qū)之間； 浮柵電極，其由含有高濃度雜質(zhì)的多晶娃構(gòu)成并形成于所述第1柵絕緣膜和所述第2柵 絕緣膜上； 第3柵絕緣膜，其形成于所述浮柵電極上；W及 控制柵電極，其由含有高濃度雜質(zhì)的多晶娃構(gòu)成并形成于所述第3柵絕緣膜上， 所述第2柵絕緣膜的膜厚比所述第1柵絕緣膜的膜厚厚， 所述阱區(qū)包含所述高濃度源區(qū)、所述第1高濃度漏區(qū)、所述第2高濃度漏區(qū)、所述第1低 濃度漏區(qū)W及所述溝道雜質(zhì)區(qū)，并形成至比運(yùn)些區(qū)域深的位置。2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 在包含所述第1高濃度漏區(qū)、所述第2高濃度漏區(qū)W及所述第1低濃度漏區(qū)的一部分的 區(qū)域中，具有形成至比所述第1低濃度漏區(qū)深的位置的第2低濃度漏區(qū)。3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 在所述第1柵絕緣膜與所述第2柵絕緣膜之間、且在包含所述第1低濃度漏區(qū)的一部分 的區(qū)域的上方，還具有膜厚比所述第1柵絕緣膜和所述第2柵絕緣膜的膜厚厚的絕緣膜。4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 所述第2低濃度漏區(qū)被配置在包含所述第2高濃度漏區(qū)和所述第1低濃度漏區(qū)的區(qū)域 中， 所述阱區(qū)包含所述高濃度源區(qū)和所述溝道雜質(zhì)區(qū)，并具有比所述第2低濃度漏區(qū)高的 雜質(zhì)濃度。5. 根據(jù)權(quán)利要求2~4中的任意一項(xiàng)所述的半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 所述第2低濃度漏區(qū)的雜質(zhì)是2 X l〇i6cm3 W上2 X l〇i7cm3 W下的As或P。6. -種半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 所述半導(dǎo)體非易失性存儲(chǔ)元件具有： 半導(dǎo)體襯底； 第1導(dǎo)電型的阱區(qū)，其形成于所述半導(dǎo)體襯底內(nèi)； 高濃度源區(qū)和第1高濃度漏區(qū)，它們分離地形成在所述阱區(qū)內(nèi)并具有第2導(dǎo)電型的高濃 度雜質(zhì)； 第1柵絕緣膜，其在所述高濃度源區(qū)和所述第1高濃度漏區(qū)之間形成于與所述高濃度源 區(qū)相鄰的所述半導(dǎo)體襯底上； 第2柵絕緣膜，其在所述高濃度源區(qū)和所述第1高濃度漏區(qū)之間形成于與所述第1高濃 度漏區(qū)相鄰的所述半導(dǎo)體襯底上； 第2導(dǎo)電型的第2高濃度漏區(qū)，其與所述高濃度源區(qū)分離，包含所述第2柵絕緣膜的下方 的區(qū)域，并形成于與所述第1高濃度漏區(qū)重疊的區(qū)域； 第2導(dǎo)電型的第1低濃度漏區(qū)，其與所述高濃度源區(qū)分離，包含所述第1柵絕緣膜的下方 和所述第2柵絕緣膜的下方的區(qū)域，并形成于與所述第1高濃度漏區(qū)和所述第2高濃度漏區(qū) 重疊的區(qū)域； 第2導(dǎo)電型的溝道雜質(zhì)區(qū)，其在所述第1柵絕緣膜的下方形成于所述高濃度源區(qū)與所述 第1低濃度漏區(qū)之間； 浮柵電極，其由含有高濃度雜質(zhì)的多晶娃構(gòu)成，并形成于所述第1柵絕緣膜和所述第2 柵絕緣膜上； 控制柵電極，其由具有第2導(dǎo)電型的高濃度雜質(zhì)的擴(kuò)散區(qū)域構(gòu)成，并形成于離開(kāi)所述溝 道雜質(zhì)區(qū)的位置的所述阱區(qū)內(nèi)；W及 第3柵絕緣膜，其形成于延伸至作為所述控制柵電極的擴(kuò)散區(qū)域的上方的所述浮柵電 極、與作為所述控制柵電極的擴(kuò)散區(qū)域之間， 所述第2柵絕緣膜的膜厚比所述第1柵絕緣膜的膜厚厚， 所述阱區(qū)包含所述高濃度源區(qū)、所述第1高濃度漏區(qū)、所述第2高濃度漏區(qū)、所述第1低 濃度漏區(qū)W及所述溝道雜質(zhì)區(qū)，并形成至比運(yùn)些區(qū)域深的位置。7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 所述第1高濃度漏區(qū)的雜質(zhì)是IX 102%?上的濃度的As或P， 所述第2高濃度漏區(qū)的雜質(zhì)是5Xl〇i8cm3W上的As或P， 所述第1低濃度漏區(qū)的雜質(zhì)是1 X l〇i7cm3W上且1 X l〇i8cm3W下的As或P， 所述阱區(qū)的雜質(zhì)是7 X l〇i5cm3至7 X l〇i6cm3的濃度的棚。8. 根據(jù)權(quán)利要求6所述的半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 所述第1柵絕緣膜具有100 A至如0 A的厚度。9. 根據(jù)權(quán)利要求6所述的半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 所述第1柵絕緣膜是SiON，所述第2柵絕緣膜是Si02。10. 根據(jù)權(quán)利要求6所述的半導(dǎo)體非易失性存儲(chǔ)元件，其特征在于， 所述第1柵絕緣膜是SiN，所述第2柵絕緣膜是Si化。11. 一種半導(dǎo)體非易失性存儲(chǔ)元件的制造方法，其包括W下工序： P型阱區(qū)形成工序，在半導(dǎo)體襯底上形成由P型雜質(zhì)構(gòu)成的P型阱區(qū)； 元件分離絕緣膜形成工序，在所述P型阱區(qū)的周圍形成LOCOS氧化膜； N型高濃度雜質(zhì)區(qū)形成工序，在漏形成預(yù)定區(qū)域形成由N型雜質(zhì)構(gòu)成的N型高濃度雜質(zhì) 區(qū)； N型低濃度區(qū)形成工序，形成N型雜質(zhì)濃度比所述N型高濃度雜質(zhì)區(qū)低且擴(kuò)散得比所述N 型高濃度雜質(zhì)區(qū)深的第IN型低濃度雜質(zhì)區(qū)； 溝道區(qū)形成工序，在所述P型阱區(qū)內(nèi)的溝道形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)； 柵絕緣膜形成工序，在所述漏形成預(yù)定區(qū)域中，W與所述N型高濃度雜質(zhì)區(qū)重疊的方式 形成第2柵絕緣膜，在所述溝道形成預(yù)定區(qū)域中，形成比所述第2柵絕緣膜薄的第1柵絕緣 膜； 柵電極形成工序，在所述第1柵絕緣膜和所述第2柵絕緣膜的上方形成由含有雜質(zhì)的多 晶娃層構(gòu)成的浮柵電極，在所述浮柵電極上形成第3柵絕緣膜，在所述第3柵絕緣膜上形成 由含有雜質(zhì)的多晶娃層構(gòu)成的控制柵電極；W及 源/漏形成工序，在源形成預(yù)定區(qū)域和所述漏形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)。12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法，其特征在于， 所述P型阱區(qū)形成工序包括下述工序:在所述漏形成預(yù)定區(qū)域形成比所述第1N型低濃 度雜質(zhì)區(qū)擴(kuò)散得深的第2N型低濃度區(qū)。13. -種半導(dǎo)體非易失性存儲(chǔ)元件的制造方法，其包括W下工序： P型阱區(qū)形成工序，在半導(dǎo)體襯底上形成由P型雜質(zhì)構(gòu)成的P型阱區(qū)； N型低濃度區(qū)形成工序，在所述P型阱區(qū)內(nèi)形成第1N型低濃度雜質(zhì)區(qū)、W及雜質(zhì)濃度比 所述第1N型低濃度雜質(zhì)區(qū)低且擴(kuò)散得比所述第1N型低濃度雜質(zhì)區(qū)深的第2N型低濃度區(qū)； 元件分離絕緣膜形成工序，在所述P型阱區(qū)的周圍和所述第1N型低濃度雜質(zhì)區(qū)上形成 LOCOS氧化膜； N型高濃度雜質(zhì)區(qū)形成工序，在漏形成預(yù)定區(qū)域形成由N型雜質(zhì)構(gòu)成的N型高濃度雜質(zhì) 區(qū)； 溝道區(qū)形成工序，在所述P型阱區(qū)內(nèi)的溝道形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)； 柵絕緣膜形成工序，在所述N型高濃度雜質(zhì)區(qū)上的一部分，W與形成于所述第1N型低濃 度雜質(zhì)區(qū)上的LOCOS氧化膜相接的方式形成第2柵絕緣膜，在所述溝道形成預(yù)定區(qū)域形成比 所述第2柵絕緣膜薄的第1柵絕緣膜； 柵電極形成工序，在所述第1柵絕緣膜和所述第2柵絕緣膜的上方形成由含有雜質(zhì)的多 晶娃層構(gòu)成的浮柵電極，在所述浮柵電極上形成第3柵絕緣膜，在所述第3柵絕緣膜上形成 由含有雜質(zhì)的多晶娃層構(gòu)成的控制柵電極；W及 源/漏形成工序，在源形成預(yù)定區(qū)域和所述漏形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)。14. 一種半導(dǎo)體非易失性存儲(chǔ)元件的制造方法，其包括W下工序： 第1低濃度區(qū)形成工序，在半導(dǎo)體襯底上W部分重疊的方式形成P型低濃度雜質(zhì)區(qū)和第 2N型低濃度雜質(zhì)區(qū)； 第2低濃度區(qū)形成工序，在所述第2N型低濃度雜質(zhì)區(qū)內(nèi)形成第1N型低濃度雜質(zhì)區(qū)； 元件分離絕緣膜形成工序，在所述P型低濃度雜質(zhì)區(qū)和所述第2N型低濃度雜質(zhì)區(qū)的周 圍W及所述第1N型低濃度雜質(zhì)區(qū)上形成LOCOS氧化膜； N型高濃度雜質(zhì)區(qū)形成工序，在漏形成預(yù)定區(qū)域形成由N型雜質(zhì)構(gòu)成的N型高濃度雜質(zhì) 區(qū)； 溝道區(qū)形成工序，在所述P型低濃度雜質(zhì)區(qū)內(nèi)的溝道形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)； 柵絕緣膜形成工序，在所述N型高濃度雜質(zhì)區(qū)上的一部分，W與形成于所述第IN型低濃 度雜質(zhì)區(qū)上的LOCOS氧化膜相接的方式形成第2柵絕緣膜，在所述溝道形成預(yù)定區(qū)域形成比 所述第2柵絕緣膜薄的第1柵絕緣膜； 柵電極形成工序，在所述第1柵絕緣膜和所述第2柵絕緣膜的上方形成由含有雜質(zhì)的多 晶娃層構(gòu)成的浮柵電極，在所述浮柵電極上形成第3柵絕緣膜，在所述第3柵絕緣膜上形成 由含有雜質(zhì)的多晶娃層構(gòu)成的控制柵電極；W及 源/漏形成工序，在源形成預(yù)定區(qū)域和所述漏形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)。15. 根據(jù)權(quán)利要求11~14中的任意一項(xiàng)所述的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法， 其中， 所述柵絕緣膜形成工序包括同時(shí)形成所述第1柵絕緣膜和所述第2柵絕緣膜的工序。16. 根據(jù)權(quán)利要求11~14中的任意一項(xiàng)所述的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法， 其中， 所述柵絕緣膜形成工序包括下述工序:形成100Λ至400 A的厚度的多晶娃層，僅將所 述溝道形成預(yù)定區(qū)域上的所述多晶娃層去除，使未去除而留下的所述多晶娃層完全氧化， 形成娃氧化膜，由此形成所述第2柵絕緣膜。17. 根據(jù)權(quán)利要求11~14中的任意一項(xiàng)所述的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法， 其中， 所述柵絕緣膜形成工序包括下述工序： 利用熱氧化法在所述半導(dǎo)體非易失性存儲(chǔ)元件的形成預(yù)定區(qū)域內(nèi)形化！0 A至10Q.A的 厚度的娃氧化膜，在所述娃氧化膜上淀積100 A至200 A的娃氮化膜，由此形成所述第1柵絕 緣膜， 僅將所述溝道形成預(yù)定區(qū)域W外的區(qū)域上的所述娃氮化膜去除，利用熱氧化法形成娃 氧化膜，由此在漏形成預(yù)定區(qū)域形成所述第2柵絕緣膜。18. 根據(jù)權(quán)利要求11~14中的任意一項(xiàng)所述的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法， 其中， 所述柵絕緣膜形成工序包括下述工序： 利用熱氧化法形成由100 A至I000A的厚度的娃氧化膜構(gòu)成的柵絕緣膜，僅將所述溝 道形成預(yù)定區(qū)域上的所述柵絕緣膜去除，由此形成所述第2柵絕緣膜， 接下來(lái)，利用熱氧化法形成30 A至ΙΟΟΛ的厚度的娃氧化膜，利用在氨氣環(huán)境中W1000 上的溫度進(jìn)行熱處理的熱氮化法，在所述30Α至100 A的厚度的娃氧化膜的下方形成 1A至幼A的娃氮化膜，由此形成所述第1柵絕緣膜。19. 一種半導(dǎo)體非易失性存儲(chǔ)元件的制造方法，其包括W下工序： P型阱區(qū)形成工序，在半導(dǎo)體襯底上形成由P型雜質(zhì)構(gòu)成的P型阱區(qū)； 元件分離絕緣膜形成工序，在所述P型阱區(qū)的周圍形成LOCOS氧化膜； N型高濃度雜質(zhì)區(qū)形成工序，在漏形成預(yù)定區(qū)域形成由N型雜質(zhì)構(gòu)成的N型高濃度雜質(zhì) 區(qū)； N型低濃度區(qū)形成工序，形成N型雜質(zhì)濃度比所述N型高濃度雜質(zhì)區(qū)低且擴(kuò)散得比所述N 型高濃度雜質(zhì)區(qū)深的第1N型低濃度雜質(zhì)區(qū)； 溝道區(qū)形成工序，在所述P型阱區(qū)內(nèi)的溝道形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)； 柵絕緣膜形成工序，在所述漏形成預(yù)定區(qū)域中，W與所述N型高濃度雜質(zhì)區(qū)重疊的方式 形成第2柵絕緣膜，在所述溝道形成預(yù)定區(qū)域形成比所述第2柵絕緣膜薄的第1柵絕緣膜； 柵電極形成工序，在所述第1柵絕緣膜和所述第2柵絕緣膜的上方形成由含有雜質(zhì)的多 晶娃層構(gòu)成的浮柵電極；W及 源/漏形成工序，在源形成預(yù)定區(qū)域和所述漏形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)。20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體非易失性存儲(chǔ)元件的制造方法，其特征在于， 所述P型阱區(qū)形成工序包括在所述漏形成預(yù)定區(qū)域形成比所述第1N型低濃度雜質(zhì)區(qū)擴(kuò) 散得深的第2N型低濃度區(qū)的工序。21. -種半導(dǎo)體非易失性存儲(chǔ)元件的制造方法，其包括W下工序： P型阱區(qū)形成工序，在半導(dǎo)體襯底上形成由P型雜質(zhì)構(gòu)成的P型阱區(qū)； N型低濃度區(qū)形成工序，在所述P型阱區(qū)內(nèi)形成第1N型低濃度雜質(zhì)區(qū)、W及雜質(zhì)濃度比 所述第1N型低濃度雜質(zhì)區(qū)低且擴(kuò)散得比所述第1N型低濃度雜質(zhì)區(qū)深的第2N型低濃度雜質(zhì) 區(qū)； 元件分離絕緣膜形成工序，在所述P型阱區(qū)的周圍和所述第1N型低濃度雜質(zhì)區(qū)上形成 LOCOS氧化膜； N型高濃度雜質(zhì)區(qū)形成工序，在漏形成預(yù)定區(qū)域形成由N型雜質(zhì)構(gòu)成的N型高濃度雜質(zhì) 區(qū)； 溝道區(qū)形成工序，在所述P型阱區(qū)內(nèi)的溝道形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)； 柵絕緣膜形成工序，在所述N型高濃度雜質(zhì)區(qū)上的一部分，W與形成于所述第1N型低濃 度雜質(zhì)區(qū)上的LOCOS氧化膜相接的方式形成第2柵絕緣膜，在所述溝道形成預(yù)定區(qū)域形成比 所述第2柵絕緣膜薄的第1柵絕緣膜； 柵電極形成工序，在所述第1柵絕緣膜和所述第2柵絕緣膜的上方形成由含有雜質(zhì)的多 晶娃層構(gòu)成的浮柵電極；W及 源/漏形成工序，在源形成預(yù)定區(qū)域和所述漏形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)。22. -種半導(dǎo)體非易失性存儲(chǔ)元件的制造方法，其包括W下工序： 第1低濃度區(qū)形成工序，在半導(dǎo)體襯底上W部分重疊的方式形成P型低濃度雜質(zhì)區(qū)和第 2N型低濃度雜質(zhì)區(qū)； 第2低濃度區(qū)形成工序，在所述第2N型低濃度雜質(zhì)區(qū)內(nèi)形成第1N型低濃度雜質(zhì)區(qū)； 元件分離絕緣膜形成工序，在所述P型低濃度雜質(zhì)區(qū)和所述第2N型低濃度雜質(zhì)區(qū)的周 圍W及所述第1N型低濃度雜質(zhì)區(qū)上形成LOCOS氧化膜； N型高濃度雜質(zhì)區(qū)形成工序，在漏形成預(yù)定區(qū)域形成由N型雜質(zhì)構(gòu)成的N型高濃度雜質(zhì) 區(qū)； 溝道區(qū)形成工序，在所述P型低濃度雜質(zhì)區(qū)內(nèi)的溝道形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)； 柵絕緣膜形成工序，在所述N型高濃度雜質(zhì)區(qū)上的一部分，W與形成于所述第1N型低濃 度雜質(zhì)區(qū)上的LOCOS氧化膜相接的方式形成第2柵絕緣膜，在所述溝道形成預(yù)定區(qū)域形成比 所述第2柵絕緣膜薄的第1柵絕緣膜； 柵電極形成工序，在所述第1柵絕緣膜和所述第2柵絕緣膜的上方形成由含有雜質(zhì)的多 晶娃層構(gòu)成的浮柵電極；W及 源/漏形成工序，在源形成預(yù)定區(qū)域和所述漏形成預(yù)定區(qū)域形成N型雜質(zhì)區(qū)。
【文檔編號(hào)】H01L27/115GK105845688SQ201610068986
【公開(kāi)日】2016年8月10日
【申請(qǐng)日】2016年2月1日
【發(fā)明人】原田博文, 加藤伸二郎
【申請(qǐng)人】精工半導(dǎo)體有限公司