薄膜晶體管、薄膜晶體管的制備方法及cmos器件的制作方法
【專利摘要】本發(fā)明提供一種薄膜晶體管、薄膜晶體管的制備方法及CMOS器件。薄膜晶體管包括：基板；鄰近基板設置的低溫多晶硅層；與低溫多晶硅層同層且設置在低溫多晶硅層相對兩端的第一、第二輕摻雜區(qū)，與低溫多晶硅層同層設置的第一、第二重摻雜區(qū)，第一重摻雜區(qū)設置在第一輕摻雜區(qū)遠離低溫多晶硅層的一端，第二重摻雜區(qū)設置在第二輕摻雜區(qū)遠離低溫多晶硅層的一端，第一、第二輕摻雜區(qū)及第一、第二重摻雜區(qū)摻雜類型相同；第一絕緣層，包括第一、第二部分，第一部分覆蓋低溫多晶硅層、第一、第二輕摻雜區(qū)及第一、第二重摻雜區(qū)，第二部分設置在第一部分的表面中部，第一、第二部分形成“凸”字；柵極，設置在第二部分。
【專利說明】
薄膜晶體管、薄膜晶體管的制備方法及CMOS器件
技術(shù)領域
[0001]本發(fā)明涉及顯示領域，尤其涉及一種薄膜晶體管、薄膜晶體管的制備方法及CMOS器件。
【背景技術(shù)】
[0002]顯示設備，比如液晶顯示器(Liquid Crystal Display ,LCD)是一種常用的電子設備，由于其具有功耗低、體積小、重量輕等特點，因此備受用戶的青睞。隨著平面顯示技術(shù)的發(fā)展，具有高分辨率、低能耗的液晶顯示器的需求被提出。非晶硅的電子迀移率較低，而低溫多晶娃(Low Temperature Ploy-si I icon)可以在低溫下制作，且擁有比非晶娃更高的載流子迀移率。其次，低溫多晶硅制作的CMOS器件可應用于使液晶顯示器具有更高的分辨率和低能耗。因此，低溫多晶硅得到了廣泛地應用和研究。較高的載流子迀移率容易產(chǎn)生熱載流子效應，導致低溫多晶硅所應用的低溫多晶硅薄膜晶體管的閾值電壓(Vth)漂移，Kink效應等。為了避免熱載流子效應一般采用離子注入形成淺摻雜過渡區(qū)，如LDD(Light DopedDrain)和G0LDD(Gate On LDD)等。淺摻雜過渡區(qū)的形成一般通過光罩(mask)工藝或者通過柵極自對準工藝(Gate Self Alignment)摻雜形成。這些方法的缺點是需要的光罩工序較多，且形成的低溫多晶硅薄膜晶體管容易出現(xiàn)摻雜偏差或者柵極與LDD區(qū)域偏移，從而導致低溫多晶硅薄膜晶體管的器件特性不良。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供一種薄膜晶體管，所述薄膜晶體管包括:
[0004]基板；
[0005]低溫多晶硅層，鄰近所述基板設置；
[0006]第一輕摻雜區(qū)及第二輕摻雜區(qū)，與所述低溫多晶硅層同層設置，且設置在所述低溫多晶硅層相對的兩端，所述第一輕摻雜區(qū)與所述第二輕摻雜區(qū)關(guān)于所述低溫多晶硅層對稱部分的摻雜濃度相等；
[0007]第一重摻雜區(qū)及第二重摻雜區(qū)，與所述低溫多晶硅層同層設置，所述第一重摻雜區(qū)設置在所述第一輕摻雜區(qū)遠離所述低溫多晶硅層的一端，所述第一重摻雜區(qū)與所述第二重摻雜區(qū)關(guān)于所述低溫多晶硅層對稱部分的摻雜濃度相等，所述第二重摻雜區(qū)設置在所述第二輕摻雜區(qū)遠離所述低溫多晶硅層的一端，所述第一輕摻雜區(qū)、所述第二輕摻雜區(qū)、所述第一重摻雜區(qū)及所述第二重摻雜區(qū)的摻雜類型相同；
[0008]第一絕緣層，包括第一部分及第二部分，所述第一部分覆蓋所述低溫多晶硅層、所述第一輕摻雜區(qū)、所述第二輕摻雜區(qū)、所述第一重摻雜區(qū)及所述第二重摻雜區(qū)，所述第二部分設置在所述第一部分遠離所述低溫多晶硅層的表面的中部，所述第二部分及所述第一部分形成“凸”字；
[0009]柵極，設置在第二部分上且所述柵極與所述第二部分相交且相對設置的兩端面所在的平面到所述低溫多晶硅層的中點的距離相等。
[0010]其中，所述第一輕摻雜區(qū)與所述低溫多晶硅層接觸的端面所在的平面為第一平面，所述第二輕摻雜區(qū)與所述低溫多晶硅層接觸的端面所在的平面為第二平面，所述第二重摻雜區(qū)設置在所述第二輕摻雜區(qū)遠離所述低溫多晶硅層的一端，述第二部分包括相對設置的第一端面及第二端面，且所述第一端面及所述第二端面分別與所述第一部分鄰近所述第二部分的表面相交，所述第一端面所在的平面與所述第一平面共面，所述第二端面與所述第二平面共面。
[0011]其中，所述第一部分開設有對應所述第一重摻雜區(qū)的第一貫孔及對應所述第二重摻雜區(qū)的第二貫孔，所述薄膜晶體管還包括:
[0012]第二絕緣層，覆蓋所述柵極，所述第二絕緣層開設有第三貫孔及第四貫孔，所述第三貫孔與所述第一貫孔連通，所述第四貫孔與所述第二貫孔連通；
[0013]源極和漏極，設置在所述第二絕緣層上，且源極通過所述第一貫孔及所述第三貫孔與所述第一重摻雜區(qū)相連，所述漏極通過所述第二貫孔及所述第四貫孔與所述第二重摻雜區(qū)相連；
[0014]平坦層，覆蓋所述源極和所述漏極。
[0015]其中，所述平坦層開設有第五貫孔，所述第五貫孔對應所述漏極設置，所述薄膜晶體管還包括像素電極，所述像素電極設置在所述平坦層上且通過所述第五貫孔連接所述漏極。
[0016]其中，所述第一輕摻雜區(qū)、所述第二輕摻雜區(qū)、所述第一重摻雜區(qū)及所述第二重摻雜區(qū)的摻雜類型為N型離子摻雜或者為P型離子摻雜。
[0017]本發(fā)明還提供了一種薄膜晶體管的制備方法，所述薄膜晶體管的制備方法包括:
[0018]提供基板；
[0019]在所述基板的表面上形成多晶硅材料層并圖案化所述多晶硅材料層，以形成低溫多晶硅圖案；
[0020]在所述低溫多晶硅圖案遠離所述基板的表面依次設置柵極絕緣材料層、第一金屬層及第一光阻層；
[0021]對所述第一光阻層進行圖案化以保留對應所述低溫多晶硅圖案的第一光阻圖案，所述第一光阻圖案包括相對設置的第一表面及第二表面，且所述第一表面與所述第二表面均與所述第一金屬層鄰近所述第一光阻層的表面相交，所述第一表面及所述第二表面所在的平面均位于所述低溫多晶硅圖案與基板相交且相對設置的兩表面所在的平面之間；
[0022]對所述第一金屬層進行圖案化，移除未被所述第一光阻圖案覆蓋的第一金屬層，保留被所述第一光阻圖案覆蓋的第一金屬層，且對所述柵極絕緣層進行部分蝕刻，以保留對應所述低溫多晶硅圖案的第一絕緣層，所述第一絕緣層包括第一部分、第二部分，所述第一部分覆蓋所述低溫多晶硅圖案，所述第二部分設置在所述第一部分遠離所述低溫多晶硅圖案的表面的中部，所述第二部分及所述第一部分形成“凸”字，且所述第二部分相對的兩個端面分別與所述第一表面及所述第二表面共面；
[0023]對所述第一光阻圖案的兩端進行灰化；
[0024]對所述第一金屬層進行蝕刻，以移除所述第一金屬層的對應所述第一光阻圖案灰化區(qū)域的兩端，保留下來的所述第一金屬層以形成柵極；
[0025]以所述第一光阻圖案及所述第一絕緣層為掩膜對所述低溫多晶硅圖案進行離子摻雜，所述第一光阻圖案對應的低溫多晶硅圖案形成低溫多晶硅層，僅被所述第一部分及所述第二部分覆蓋且未被所述第一光阻圖案覆蓋的所述低溫多晶硅圖案形成所述第一輕摻雜區(qū)及所述第二輕摻雜區(qū)，僅被所述第一部分覆蓋的低溫多晶硅圖案形成第一重摻雜區(qū)及第二重摻雜區(qū)；
[0026]對所述第一絕緣層進行蝕刻，以移除所述第二部分中未被所述柵極覆蓋的部分；
[0027]剝離所述第一光阻圖案。
[0028]其中，所述薄膜晶體管的制備方法還包括:
[0029]在所述柵極及所述第一絕緣層上沉積第二絕緣層；
[0030]在所述第二絕緣層及所述第一絕緣層對應所述第一重摻雜區(qū)及第二重摻雜區(qū)開設貫孔，以在所述第一絕緣層上形成對應第一重摻雜區(qū)的第一貫孔及對應所述第二重摻雜區(qū)的第二貫孔，以及在所述第二絕緣層上形成與所述第一貫孔連通的第三貫孔以及與所述第二貫孔連通的第四貫孔；
[0031]在所述第二絕緣層上沉積第二金屬層，對所述第二金屬層進行圖案化，以形成通過所述第一貫孔及所述第三貫孔與所述第一重摻雜區(qū)連接的源極，以及通過所述第二貫孔及所述第四貫孔與所述第二重摻雜區(qū)連接的漏極；
[0032]在所述源極和所述漏極上沉積平坦層。
[0033]其中，所述離子摻雜為N型離子摻雜或者為P型離子摻雜。
[0034]其中，以所述第一光阻圖案及所述第一絕緣層為掩膜對所述低溫多晶硅圖案進行離子摻雜時，對應所述第一部分、所述第二部分及所述第一光阻圖案的摻雜的離子濃度相等，摻雜時間相同。
[0035]本發(fā)明還提供了一種CMOS器件，所述CMOS器件包括前述任意一實施方式所述的薄膜晶體管。
[0036]本發(fā)明的薄膜晶體管的制備方法中以所述第一光阻圖案及所述第一絕緣層為掩膜，利用所述第一部分及所述第二部分自身的厚度，來實現(xiàn)最終摻雜到低溫多晶硅圖案的各部分的離子濃度的不同。即，對應第一光阻圖案對應的低溫多晶硅圖案為低溫多晶硅層，僅被所述第一部分及所述第二部分覆蓋且未被所述第一光阻圖案覆蓋的所述低溫多晶硅圖案形成所述第一輕摻雜區(qū)及所述第二輕摻雜區(qū)，僅被所述第一部分覆蓋的低溫多晶硅圖案形成第一重摻雜區(qū)及第二重摻雜區(qū)。此步驟中不需要使用光罩工藝，從而簡化了薄膜晶體管的制程工序。
【附圖說明】
[0037]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0038]圖1為本發(fā)明一較佳實施方式的薄膜晶體管的剖面結(jié)構(gòu)示意圖。
[0039]圖2為本發(fā)明的一較佳實施方式的CMOS器件的電路不意圖。
[0040]圖3為本發(fā)明一較佳實施方式的CMOS的剖面結(jié)構(gòu)示意圖。
[0041 ]圖4為本發(fā)明一較佳實施方式的薄膜晶體管的制備方法的流程圖。
[0042]圖5至圖14為本發(fā)明薄膜晶體管的制備方法各步驟對應的結(jié)構(gòu)示意圖。
【具體實施方式】
[0043]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0044]請參閱圖1，圖1為本發(fā)明一較佳實施方式的薄膜晶體管的剖面結(jié)構(gòu)示意圖。所述薄膜晶體管10包括基板110、低溫多晶硅層130、第一輕摻雜區(qū)140a、第二輕摻雜區(qū)140b、第一重摻雜區(qū)150a、第二重摻雜區(qū)150b、第一絕緣層160及柵極170。所述低溫多晶硅層130鄰近所述基板110設置，可以理解地，所述低溫多晶硅層130可以直接設置在所述基板110的表面，也可以通過緩沖層設置在所述基板110上。所述第一輕摻雜區(qū)140a及所述第二輕摻雜區(qū)140b與所述低溫多晶硅層130同層設置，且設置在所述低溫多晶硅層130相對的兩端，所述第一輕摻雜區(qū)140a與所述第二輕摻雜區(qū)140b關(guān)于所述低溫多晶硅層130對稱部分的摻雜濃度相等。所述第一重摻雜區(qū)150a與所述第二重摻雜區(qū)150b與所述低溫多晶硅層130同層設置，所述第一重摻雜區(qū)150a設置在所述第一輕摻雜區(qū)140a遠離所述低溫多晶硅層130的一端，所述第二重摻雜區(qū)150b設置在第二輕摻雜區(qū)140b遠離所述低溫多晶硅層130的一端，所述第一重摻雜區(qū)150a與所述第二重摻雜區(qū)150b關(guān)于所述低溫多晶硅層130對稱部分的摻雜濃度相等。所述第一輕摻雜區(qū)140a、所述第二輕摻雜區(qū)140b、所述第一重摻雜區(qū)150a及所述第二重摻雜區(qū)150b的摻雜類型相同。所述第一絕緣層160包括第一部分160a及第二部分160b。所述第一部分160a覆蓋所述低溫多晶硅層130、所述第一輕摻雜區(qū)140a、所述第二輕摻雜區(qū)140b、所述第一重摻雜區(qū)150a及所述第二重摻雜區(qū)150b。所述第二部分160b設置在所述第一部分160a遠離所述低溫多晶硅層130的表面的中部，所述第二部分160b及所述第一部分160a形成“凸”字。所述柵極170，設置在第二部分160b上且所述柵極170與所述第二部分160b相交且相對設置的兩端面所在的平面到所述低溫多晶硅層的中點的距離相等。
[0045]所述基板110的材料包括石英、云母、氧化鋁或者透明塑料等電絕緣材料中的任意一種或者多種。所述基板110為絕緣層襯底能夠減小所述基板110的高頻損耗。
[0046]所述低溫多晶硅層130、所述第一輕摻雜區(qū)140a、所述第二輕摻雜區(qū)140b、所述第一重摻雜區(qū)150a、所述第二重摻雜區(qū)150b、所述第一絕緣層160及所述柵極170設置在所述基板110的同側(cè)?？梢岳斫獾?，所述第一輕摻雜區(qū)140a、所述第二輕摻雜區(qū)140b、所述第一重摻雜區(qū)150a、所述第二重摻雜區(qū)150b、所述第一絕緣層160及所述柵極170可以直接或者間接設置在所述基板110的同側(cè)。在另一實施方式中，所述第一輕摻雜區(qū)140a、所述第二輕摻雜區(qū)140b、所述第一重摻雜區(qū)150a、所述第二重摻雜區(qū)150b、所述第一絕緣層160及所述柵極170通過一緩沖層設置在所述基板110的同側(cè)。所述緩沖層可以減小在所述薄膜晶體管10的制備過程中對所述基板110的損傷。
[0047]所述第一輕摻雜區(qū)140a與所述低溫多晶硅層130接觸的端面所在的平面為第一平面141，所述第二輕摻雜區(qū)140b與所述低溫多晶硅層130接觸的端面所在的平面為第二平面
142。所述第一重摻雜區(qū)150a與所述第一輕摻雜區(qū)140a接觸的一面所在的平面為第三平面
143。所述第二重摻雜區(qū)150b設置在所述第二輕摻雜區(qū)150a遠離所述低溫多晶硅層130的一端，所述第二重摻雜區(qū)150b與所述第二輕摻雜區(qū)140b接觸的一面所在的平面為第四平面
144。所述第二部分160b包括相對設置的第一端面161及第二端面162。所述第一端面161及所述第二端面162分別與所述第一部分160a鄰近所述第二部分160b的表面相交，所述第一端面161所在的平面與所述第一平面141共面，所述第二端面162與所述第二平面142共面。
[0048]所述第一部分160a開設有對應所述第一重摻雜區(qū)150a的第一貫孔163及對應所述第二重摻雜區(qū)150b的第二貫孔164。相應地，所述薄膜晶體管還包括第二絕緣層180、源極190a、漏極190b及平坦層190c。所述第二絕緣層180覆蓋所述柵極170，所述第二絕緣層180開設有第三貫孔181及第四貫孔182。所述第三貫孔181與所述第一貫孔163連通，所述第四貫孔182與所述第二貫孔164連通。所述源極190a和所述漏極190b設置在所述第二絕緣層180上，且所述源極190a通過所述第一貫孔163及所述第三貫孔181與所述第一重摻雜區(qū)150a相連。所述漏極190b通過所述第二貫孔164及所述第四貫孔182與所述第二重摻雜區(qū)150b相連。所述平坦層190c覆蓋所述源極190a和所述漏極190b。
[0049]所述平坦層190c開設有第五貫孔191，所述第五貫孔191對應所述漏極190b設置。所述薄膜晶體管10還包括像素電極190d，所述像素電極190d設置在所述平坦層190c上且通過所述第五貫孔191連接所述漏極190b。
[0050]所述第一輕摻雜區(qū)140a、所述第二輕摻雜區(qū)140b、所述第一重摻雜區(qū)150a及所述第二重摻雜區(qū)150b的摻雜類型相同，比如，同為N型離子摻雜或者同為P型離子摻雜。所述N型離子摻雜的離子可以為但不僅限于為磷(P)離子、砷(AS)離子等。所述P型離子摻雜的離子可以為但不僅限于為硼(B)離子等。
[0051]所述第一重摻雜區(qū)150a的摻雜濃度大于所述第一輕摻雜區(qū)140a的摻雜濃度。所述第二重摻雜區(qū)150b的摻雜濃度大于所述第二輕摻雜區(qū)140b的摻雜濃度。本實施方式中的所述第一重摻雜區(qū)150a的摻雜濃度大于所述第一輕摻雜區(qū)140a的摻雜濃度，所述第二重摻雜區(qū)150b的摻雜濃度大于所述第一輕摻雜區(qū)140b的摻雜濃度既能夠降低所述源極190a與所述低溫多晶硅層130之間的接觸電阻，降低所述漏極190b與所述低溫多晶硅層130之間的接觸電阻，又能夠減小所述薄膜晶體管10的泄露電流。
[0052]所述第一絕緣層160包括但不僅限于氮化娃(SiNx)、氧化娃(S1x)材料等。
[0053]所述柵極170的材料包括但不僅限于Al，Mo，Cu，Ag、Cr、T1、AlN1、MoTi等金屬材料材料中的一種或者多種。所述柵極170的厚度為1500?6000埃。
[0054]所述第二絕緣層180包括但不僅限于氮化硅(SiNx)、氧化硅(S1x)材料等。
[0055]所述源極190a和所述漏極190b的材料包括但不僅限于Al，Mo，Cu，Ag、Cr、T1、AlN1、MoTi等金屬材料材料中的一種或者多種。
[0056]所述像素電極190d可以包括但不僅限于以下材料中的一種或者多種:ZnO基透明氧化物半導體材料，SnO2基透明氧化物半導體材料，In2O3基透明氧化物半導體材料等。舉例而言，所述透明氧化物半導體膜層可以為銦鎵鋅氧化物(Indium Gallium Zinc Oxide ,IGZO) ο
[0057]本發(fā)明的薄膜晶體管10中的第一輕摻雜區(qū)140a及第二輕摻雜區(qū)140b與所述低溫多晶硅層130同層設置，且設置在所述低溫多晶硅層130相對的兩端，所述第一輕摻雜區(qū)140a與所述第二輕摻雜區(qū)140b關(guān)于所述低溫多晶硅層130對稱部分的摻雜濃度相等；第一重摻雜區(qū)150a及第二重摻雜區(qū)150b與所述低溫多晶硅層130同層設置，所述第一重摻雜區(qū)150a設置在所述第一輕摻雜區(qū)140a遠離所述低溫多晶硅層130的一端，所述第一重摻雜區(qū)150a與所述第二重摻雜區(qū)150b關(guān)于所述低溫多晶硅層130對稱部分的摻雜濃度相等，所述第一輕摻雜區(qū)140a、所述第二輕摻雜區(qū)140b、所述第一重摻雜區(qū)150a及所述第二重摻雜區(qū)150b的摻雜類型相同；第一絕緣層160包括第一部分160a及第二部分160b，所述第一部分160a覆蓋所述低溫多晶硅層130、所述第一輕摻雜區(qū)140a、所述第二輕摻雜區(qū)140b、所述第一重摻雜區(qū)150a及所述第二重摻雜區(qū)150b，所述第二部分160b設置在所述第一部分160a遠離所述低溫多晶硅層130的表面的中部，所述第二部分160b及所述第一部分160a形成“凸”字;柵極170，設置在第二部分160b上且所述柵極170與所述第二部分160b相交且相對設置的兩端面所在的平面到所述低溫多晶硅層130的中點的距離相等，從而使得所述薄膜晶體管10的閾值電壓較為穩(wěn)定，使得所述薄膜晶體管10的電學特性得到提高。
[0058]本發(fā)明還提供了一種CMOS(ComplementaryMetal Oxide Semiconductor，互補金屬氧化物半導體)器件I，請一并參閱圖2和圖3。圖2為本發(fā)明的一較佳實施方式的CMOS器件的電路示意圖；圖3為本發(fā)明一較佳實施方式的CMOS的剖面結(jié)構(gòu)示意圖。所述CMOS器件I包括第一薄膜晶體管Ql和第二薄膜晶體管Q2，其中，當所述第一薄膜晶體管Ql為N型薄膜晶體管時，所述第二薄膜晶體管Q2為P型薄膜晶體管，當所述第一薄膜晶體管Ql為P型薄膜晶體管時，所述第二薄膜晶體管Q2為N型薄膜晶體管。所述第一薄膜晶體管Ql的柵極電連接所述第二薄膜晶體管Q2的柵極，所述第一薄膜晶體管Ql的漏極連接所述第二薄膜晶體管的源極。本實施方式中的CMOS器件中的第一薄膜晶體管Ql可以為前述介紹的薄膜晶體管10，或者所述CMOS器件中的第二薄膜晶體管Q2為前述介紹的薄膜晶體管10，在此不再贅述。
[0059]下面結(jié)合圖1及對薄膜晶體管10的描述，對本發(fā)明薄膜晶體管的制備方法進行介紹。請參閱圖4，圖4為本發(fā)明一較佳實施方式的薄膜晶體管的制備方法的流程圖。所述薄膜晶體管的制備方法包括但不僅限于以下步驟。
[0060]步驟SlOl，提供基板110。所述基板110的材料包括石英、云母、氧化鋁或者透明塑料等電絕緣材料中的任意一種或者多種。所述基板110為絕緣層襯底能夠減小所述基板110的尚頻損耗。
[0061]步驟S102，在所述基板110的表面上形成多晶硅材料層并圖案化所述多晶硅材料層，以形成低溫多晶硅圖案211。請一并參閱圖5。在其他實施方式中，也可以在所述基板110的表面形成非晶硅材料層，再將所述非晶硅材料層進行準分子激光退火或者其他方法處理，以使所述非晶硅材料層中的非晶硅變?yōu)槎嗑Ч琛?br>[0062]步驟S103，在所述低溫多晶硅圖案211遠離所述基板110的表面依次設置柵極絕緣材料層22、第一金屬層23及第一光阻層24。請一并參閱圖6。
[0063]步驟S104，對所述第一光阻層24進行圖案化以保留對應所述低溫多晶硅圖案211的第一光阻圖案241，所述第一光阻圖案241包括相對設置的第一表面241a及第二表面241b，且所述第一表面241a與所述第二表面241b均與所述第一金屬層23鄰近所述第一光阻層241的表面相交，所述第一表面241a及所述第二表面241b所在的平面均位于所述低溫多晶硅圖案211與基板110相交且相對設置的兩表面所在的平面之間。請一并參閱圖7。
[0064]步驟S105，對所述第一金屬層23進行圖案化，移除未被所述第一光阻圖案241覆蓋的第一金屬層23，保留被所述第一光阻圖案241覆蓋的第一金屬層23，且對所述柵極絕緣層22進行部分蝕刻，以保留對應所述低溫多晶硅圖案211的第一絕緣層160，所述第一絕緣層160包括第一部分160a、第二部分160b，所述第一部分160a覆蓋所述低溫多晶娃圖案211，所述第二部分160b設置在所述第一部分160a遠離所述低溫多晶硅圖案211的表面的中部，所述第二部分160b及所述第一部分160a形成“凸”字，且所述第二部分160b相對的兩個端面分別與所述第一表面241a及所述第二表面241b共面。請一并參閱圖8。
[0065]步驟S106，對所述第一光阻圖案241的兩端進行灰化。在本實施方式中，所述第一光阻圖案241兩端灰化的區(qū)域分別對應所述薄膜晶體管10中的第一輕摻雜區(qū)140a及所述第二輕摻雜區(qū)140b，請參閱圖9。
[0066]步驟S107，對所述第一金屬層23進行蝕刻，以移除所述第一金屬層23的對應所述第一光阻圖案241灰化區(qū)域的兩端，保留下來的所述第一金屬層230以形成柵極170，請參閱圖10。
[0067]步驟S108，以所述第一光阻圖案241及所述第一絕緣層160為掩膜對所述低溫多晶硅圖案211進行離子摻雜，所述第一光阻圖案241對應的低溫多晶硅圖案211形成低溫多晶硅層130，僅被所述第一部分160a及所述第二部分160b覆蓋且未被所述第一光阻圖案241覆蓋的所述低溫多晶硅圖案211形成所述第一輕摻雜區(qū)140a及所述第二輕摻雜區(qū)140b，僅被所述第一部分160a覆蓋的低溫多晶硅圖案211形成第一重摻雜區(qū)150a及第二重摻雜區(qū)150b。在本實施方式中，以所述第一光阻圖案241及所述第一絕緣層160為掩膜對所述低溫多晶娃圖案211進行離子摻雜時，對應所述第一部分160a、所述第二部分160b及所述第一光阻圖案241的摻雜的離子濃度相等，摻雜時間相同。請一并參閱圖11。
[0068]本發(fā)明的薄膜晶體管的制備方法中以所述第一光阻圖案241及所述第一絕緣層160為掩膜，利用所述第一部分160a及所述第二部分160b自身的厚度，來實現(xiàn)最終摻雜到低溫多晶硅圖案211的各部分的離子濃度的不同。即，對應第一光阻圖案241對應的低溫多晶硅圖案211為低溫多晶硅層130，僅被所述第一部分160a及所述第二部分160b覆蓋且未被所述第一光阻圖案241覆蓋的所述低溫多晶硅圖案211形成所述第一輕摻雜區(qū)140a及所述第二輕摻雜區(qū)140b，僅被所述第一部分160a覆蓋的低溫多晶娃圖案211形成第一重摻雜區(qū)150a及第二重摻雜區(qū)150b。此步驟中不需要使用光罩工藝，從而簡化了薄膜晶體管的制程工序。
[0069]步驟S109，對所述第一絕緣層160進行蝕刻，以移除所述第二部分160b中未被所述柵極170覆蓋的部分。請參閱圖12。
[0070]步驟SI 10，剝離所述第一光阻圖案241。請參閱圖13。
[0071 ]所述薄膜晶體管的制備方法還包括如下步驟。
[0072]步驟Slll，在所述柵極170及所述第一絕緣層160上沉積第二絕緣層180。
[0073]步驟S112，在所述第二絕緣層180及所述第一絕緣層160對應所述第一重摻雜區(qū)150a及第二重摻雜區(qū)150b開設貫孔，以在所述第一絕緣層160上形成對應第一重摻雜區(qū)150a的第一貫孔163及對應所述第二重摻雜區(qū)150b的第二貫孔164，以及在所述第二絕緣層180上形成與所述第一貫孔163連通的第三貫孔181以及與所述第二貫孔164連通的第四貫孔 182。
[0074]步驟SI 13，在所述第二絕緣層180上沉積第二金屬層25，對所述第二金屬層25進行圖案化，以形成通過所述第一貫孔163及所述第三貫孔181與所述第一重摻雜區(qū)150a連接的源極190a，以及通過所述第二貫孔164及所述第四貫孔182與所述第二重摻雜區(qū)150b連接的漏極190b。
[0075]步驟S114，在所述源極190a和所述漏極190b上沉積平坦層190c。
[0076]在一實施方式中，所述薄膜晶體管的制備方法還包括如下步驟。
[0077]步驟S115，在所述平坦層190(:上對應所述漏極190b開設第五貫孔191。
[0078]步驟S116，在所述平坦層190c上沉積透明導電層，并對所述透明導電層進行圖案化，以形成通過所述第五貫孔191與所述漏極190b連接的像素電極190d。步驟S109至步驟SI 16請一并參閱圖14。
[0079]以上所揭露的僅為本發(fā)明一種較佳實施例而已，當然不能以此來限定本發(fā)明之權(quán)利范圍，本領域普通技術(shù)人員可以理解實現(xiàn)上述實施例的全部或部分流程，并依本發(fā)明權(quán)利要求所作的等同變化，仍屬于發(fā)明所涵蓋的范圍。
【主權(quán)項】
1.一種薄膜晶體管，其特征在于，所述薄膜晶體管包括: 基板； 低溫多晶硅層，鄰近所述基板設置； 第一輕摻雜區(qū)及第二輕摻雜區(qū)，與所述低溫多晶硅層同層設置，且設置在所述低溫多晶硅層相對的兩端，所述第一輕摻雜區(qū)與所述第二輕摻雜區(qū)關(guān)于所述低溫多晶硅層對稱部分的摻雜濃度相等； 第一重摻雜區(qū)及第二重摻雜區(qū)，與所述低溫多晶硅層同層設置，所述第一重摻雜區(qū)設置在所述第一輕摻雜區(qū)遠離所述低溫多晶硅層的一端，所述第一重摻雜區(qū)與所述第二重摻雜區(qū)關(guān)于所述低溫多晶硅層對稱部分的摻雜濃度相等，所述第二重摻雜區(qū)設置在所述第二輕摻雜區(qū)遠離所述低溫多晶硅層的一端，所述第一輕摻雜區(qū)、所述第二輕摻雜區(qū)、所述第一重摻雜區(qū)及所述第二重摻雜區(qū)的摻雜類型相同； 第一絕緣層，包括第一部分及第二部分，所述第一部分覆蓋所述低溫多晶硅層、所述第一輕摻雜區(qū)、所述第二輕摻雜區(qū)、所述第一重摻雜區(qū)及所述第二重摻雜區(qū)，所述第二部分設置在所述第一部分遠離所述低溫多晶硅層的表面的中部，所述第二部分及所述第一部分形成“凸，，字; 柵極，設置在第二部分上且所述柵極與所述第二部分相交且相對設置的兩端面所在的平面到所述低溫多晶硅層的中點的距離相等。2.如權(quán)利要求1所述的薄膜晶體管，其特征在于，所述第一輕摻雜區(qū)與所述低溫多晶硅層接觸的端面所在的平面為第一平面，所述第二輕摻雜區(qū)與所述低溫多晶硅層接觸的端面所在的平面為第二平面，所述第二重摻雜區(qū)設置在所述第二輕摻雜區(qū)遠離所述低溫多晶硅層的一端，所述第二部分包括相對設置的第一端面及第二端面，且所述第一端面及所述第二端面分別與所述第一部分鄰近所述第二部分的表面相交，所述第一端面所在的平面與所述第一平面共面，所述第二端面與所述第二平面共面。3.如權(quán)利要求1所述的薄膜晶體管，其特征在于，所述第一部分開設有對應所述第一重摻雜區(qū)的第一貫孔及對應所述第二重摻雜區(qū)的第二貫孔，所述薄膜晶體管還包括: 第二絕緣層，覆蓋所述柵極，所述第二絕緣層開設有第三貫孔及第四貫孔，所述第三貫孔與所述第一貫孔連通，所述第四貫孔與所述第二貫孔連通； 源極和漏極，設置在所述第二絕緣層上，且源極通過所述第一貫孔及所述第三貫孔與所述第一重摻雜區(qū)相連，所述漏極通過所述第二貫孔及所述第四貫孔與所述第二重摻雜區(qū)相連； 平坦層，覆蓋所述源極和所述漏極。4.如權(quán)利要求3所述的薄膜晶體管，其特征在于，所述平坦層開設有第五貫孔，所述第五貫孔對應所述漏極設置，所述薄膜晶體管還包括像素電極，所述像素電極設置在所述平坦層上且通過所述第五貫孔連接所述漏極。5.如權(quán)利要求1所述的薄膜晶體管，其特征在于，所述第一輕摻雜區(qū)、所述第二輕摻雜區(qū)、所述第一重摻雜區(qū)及所述第二重摻雜區(qū)的摻雜類型為N型離子摻雜或者為P型離子摻雜O6.一種薄膜晶體管的制備方法，其特征在于，所述薄膜晶體管的制備方法包括: 提供基板； 在所述基板的表面上形成多晶硅材料層并圖案化所述多晶硅材料層，以形成低溫多晶硅圖案； 在所述低溫多晶硅圖案遠離所述基板的表面依次設置柵極絕緣材料層、第一金屬層及第一光阻層； 對所述第一光阻層進行圖案化以保留對應所述低溫多晶硅圖案的第一光阻圖案，所述第一光阻圖案包括相對設置的第一表面及第二表面，且所述第一表面與所述第二表面均與所述第一金屬層鄰近所述第一光阻層的表面相交，所述第一表面及所述第二表面所在的平面均位于所述低溫多晶硅圖案與基板相交且相對設置的兩表面所在的平面之間； 對所述第一金屬層進行圖案化，移除未被所述第一光阻圖案覆蓋的第一金屬層，保留被所述第一光阻圖案覆蓋的第一金屬層，且對所述柵極絕緣層進行部分蝕刻，以保留對應所述低溫多晶硅圖案的第一絕緣層，所述第一絕緣層包括第一部分、第二部分，所述第一部分覆蓋所述低溫多晶硅圖案，所述第二部分設置在所述第一部分遠離所述低溫多晶硅圖案的表面的中部，所述第二部分及所述第一部分形成“凸”字，且所述第二部分相對的兩個端面分別與所述第一表面及所述第二表面共面； 對所述第一光阻圖案的兩端進行灰化； 對所述第一金屬層進行蝕刻，以移除所述第一金屬層的對應所述第一光阻圖案灰化區(qū)域的兩端，保留下來的所述第一金屬層以形成柵極； 以所述第一光阻圖案及所述第一絕緣層為掩膜對所述低溫多晶硅圖案進行離子摻雜，所述第一光阻圖案對應的低溫多晶硅圖案形成低溫多晶硅層，僅被所述第一部分及所述第二部分覆蓋且未被所述第一光阻圖案覆蓋的所述低溫多晶硅圖案形成所述第一輕摻雜區(qū)及所述第二輕摻雜區(qū)，僅被所述第一部分覆蓋的低溫多晶硅圖案形成第一重摻雜區(qū)及第二重摻雜區(qū)； 對所述第一絕緣層進行蝕刻，以移除所述第二部分中未被所述柵極覆蓋的部分； 剝離所述第一光阻圖案。7.如權(quán)利要求6所述的薄膜晶體管的制備方法，其特征在于，所述薄膜晶體管的制備方法還包括: 在所述柵極及所述第一絕緣層上沉積第二絕緣層； 在所述第二絕緣層及所述第一絕緣層對應所述第一重摻雜區(qū)及第二重摻雜區(qū)開設貫孔，以在所述第一絕緣層上形成對應第一重摻雜區(qū)的第一貫孔及對應所述第二重摻雜區(qū)的第二貫孔，以及在所述第二絕緣層上形成與所述第一貫孔連通的第三貫孔以及與所述第二貫孔連通的第四貫孔； 在所述第二絕緣層上沉積第二金屬層，對所述第二金屬層進行圖案化，以形成通過所述第一貫孔及所述第三貫孔與所述第一重摻雜區(qū)連接的源極，以及通過所述第二貫孔及所述第四貫孔與所述第二重摻雜區(qū)連接的漏極； 在所述源極和所述漏極上沉積平坦層。8.如權(quán)利要求6所述的薄膜晶體管的制備方法，其特征在于，所述離子摻雜為N型離子摻雜或者為P型離子摻雜。9.如權(quán)利要求6所述的薄膜晶體管的制備方法，其特征在于，以所述第一光阻圖案及所述第一絕緣層為掩膜對所述低溫多晶硅圖案進行離子摻雜時，對應所述第一部分、所述第二部分及所述第一光阻圖案的摻雜的離子濃度相等，摻雜時間相同。10.—種CMOS器件，其特征在于，所述CMOS器件包括如權(quán)利要求1?5所述的薄膜晶體管。
【文檔編號】H01L29/423GK105870199SQ201610363860
【公開日】2016年8月17日
【申請日】2016年5月26日
【發(fā)明人】趙芬利, 謝應濤
【申請人】深圳市華星光電技術(shù)有限公司