半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
【專利摘要】半導(dǎo)體裝置具備：選擇性地設(shè)置在n型碳化硅外延層(2)的相對于n+型碳化硅基板(1)側(cè)的相反一側(cè)的表面層的p+型區(qū)(3)；由在n型碳化硅外延層(2)上形成金屬?半導(dǎo)體接合的源電極(13)和p+型區(qū)(3)構(gòu)成的元件結(jié)構(gòu)；包圍所述元件結(jié)構(gòu)的周邊部的p?型區(qū)(5a)和p??型區(qū)(5b)；隔著n型碳化硅外延層(2)包圍該周邊部的n+型溝道截?cái)鄥^(qū)(17)的結(jié)構(gòu)。n+型溝道截?cái)鄥^(qū)(17)具有雜質(zhì)濃度高的第二個(gè)n+型溝道截?cái)鄥^(qū)(17b)和內(nèi)部包括第二個(gè)n+型溝道截?cái)鄥^(qū)(17b)，且雜質(zhì)濃度比第二個(gè)n+型溝道截?cái)鄥^(qū)(17b)低的第一個(gè)n+型溝道截?cái)鄥^(qū)(17a)。通過采用這樣的結(jié)構(gòu)能夠?qū)崿F(xiàn)高耐壓和電流的低泄漏。
【專利說明】
半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。
【背景技術(shù)】
[0002]以往，碳化硅(SiC)半導(dǎo)體等使用了帶隙比硅(Si)寬的半導(dǎo)體材料(以下，稱為寬帶隙(Wide band gap)半導(dǎo)體)的半導(dǎo)體裝置為人所知。在利用碳化娃半導(dǎo)體制造高耐壓器件的情況下，如果施加高電壓則在元件的端部產(chǎn)生電場集中，因此需要形成用于緩和電場的耐壓結(jié)構(gòu)。耐壓結(jié)構(gòu)的表面通常利用氧化膜等保護(hù)膜進(jìn)行被膜，但是由于在半導(dǎo)體與保護(hù)膜的界面形成界面態(tài)(Interface state)，所以如果施加高電壓則由于界面態(tài)的影響，薄的耗盡層在半導(dǎo)體表面向芯片端部擴(kuò)展，并到達(dá)被切斷且結(jié)晶狀態(tài)被打亂的芯片端部，由此成為泄漏電流的起因。為了避免這一情況，通常在器件的周圍形成雜質(zhì)濃度高的被稱為溝道截?cái)喹h(huán)(Channel stopper)的區(qū)域，由此抑制耗盡層的擴(kuò)展并減小泄漏電流(例如，參照下述非專利文獻(xiàn)I)。
[0003]現(xiàn)有技術(shù)文獻(xiàn)
[0004]非專利文獻(xiàn)
[0005]非專利文獻(xiàn)1:K.Rottner及其他，“SiC power devices for high voltageapplicat1ns”,Mater.Sc1.Engineer.B,Vol.61-62，p.330-338,1999
[0006]非專利文獻(xiàn)2:T.Tsuji及其他，“Analysesof high leakage currents in Al+implanted 4H SiC pn d1des caused by threading screw dislocat1ns”，Mater.Sc1.Forum Vols.645-648(2010)p.913-916
【發(fā)明內(nèi)容】
[0007]技術(shù)問題
[0008]在碳化硅半導(dǎo)體裝置中，由于難以通過擴(kuò)散形成任意導(dǎo)電型的半導(dǎo)體區(qū)，所以通過離子注入來形成任意的半導(dǎo)體區(qū)。進(jìn)一步地，在離子注入后需要進(jìn)行高溫處理。如果不進(jìn)行該高溫處理則與碳化硅內(nèi)的原子之間的置換就不會(huì)進(jìn)行，因此不產(chǎn)生載流子而作為導(dǎo)電型半導(dǎo)體區(qū)是不動(dòng)作的。
[0009]然而，如果在離子注入為高雜質(zhì)濃度的情況下進(jìn)行高溫活化處理，則由于對存在于碳化硅基板的晶格缺陷的影響，而對電氣特性產(chǎn)生不利影響(例如，參照上述非專利文獻(xiàn)2)。如果作為其對策，而形成需要使雜質(zhì)濃度為高濃度的溝道截?cái)喹h(huán)，則會(huì)產(chǎn)生晶格缺陷并成為泄漏源。此時(shí)，如果由于界面態(tài)而產(chǎn)生的耗盡層到達(dá)溝道截?cái)喹h(huán)，則泄漏增加。
[0010]本發(fā)明為了解決上述的現(xiàn)有技術(shù)的問題點(diǎn)，其目的在于能夠?qū)崿F(xiàn)高耐壓和電流的低泄漏。
[0011]技術(shù)方案
[0012]為了實(shí)現(xiàn)上述目的，本發(fā)明的半導(dǎo)體裝置具有如下特征。具備:第一導(dǎo)電型半導(dǎo)體基板，其由帶隙比硅寬的半導(dǎo)體構(gòu)成;和第一導(dǎo)電型半導(dǎo)體沉積層，其沉積在上述第一導(dǎo)電型半導(dǎo)體基板的表面上，由帶隙比硅寬的半導(dǎo)體構(gòu)成，且雜質(zhì)濃度比上述第一導(dǎo)電型半導(dǎo)體基板低。在上述第一導(dǎo)電型半導(dǎo)體沉積層的相對于上述第一導(dǎo)電型半導(dǎo)體基板側(cè)的相反一側(cè)的表面層選擇性地設(shè)置有第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)。具備:元件結(jié)構(gòu)，其至少由金屬膜和上述第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)構(gòu)成，上述金屬膜在上述第一導(dǎo)電型半導(dǎo)體沉積層上形成金屬-半導(dǎo)體接合;第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)，其包圍上述元件結(jié)構(gòu)的周邊部;和第一導(dǎo)電型半導(dǎo)體區(qū)，其隔著上述第一導(dǎo)電型半導(dǎo)體沉積層包圍上述第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)的周邊部。上述第一導(dǎo)電型半導(dǎo)體區(qū)具有內(nèi)部包括雜質(zhì)濃度高的第二個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)，并將上述第二個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)與上述第一導(dǎo)電型半導(dǎo)體沉積層隔開的第一個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)，上述第一個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度比上述第一導(dǎo)電型半導(dǎo)體沉積層高，且比上述第二個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)低。
[0013]此外，特征在于，上述第一個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度為上述第二個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度的0.1倍以下。
[0014]此外，特征在于，將上述第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)與上述第一導(dǎo)電型半導(dǎo)體沉積層隔開的上述第一個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)的寬度為0.Ιμπι以上。
[0015]此外，特征在于，上述金屬膜與上述第一導(dǎo)電型半導(dǎo)體沉積層形成肖特基接合。
[0016]此外，特征在于，還具備:第二導(dǎo)電型半導(dǎo)體沉積層，其選擇性地沉積于上述第一導(dǎo)電型半導(dǎo)體沉積層上，上述金屬膜與上述第二導(dǎo)電型半導(dǎo)體沉積層形成歐姆接合。
[0017]此外，特征在于，上述元件結(jié)構(gòu)由第二導(dǎo)電型基區(qū)、第一導(dǎo)電型源區(qū)、第一導(dǎo)電型阱區(qū)、柵電極、和源電極構(gòu)成，上述第二導(dǎo)電型基區(qū)覆蓋上述第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)的一部分，并由雜質(zhì)濃度比上述第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)低的第二導(dǎo)電型半導(dǎo)體沉積層構(gòu)成，上述第一導(dǎo)電型源區(qū)選擇性地設(shè)置在上述第二導(dǎo)電型基區(qū)的內(nèi)部，上述第一導(dǎo)電型阱區(qū)沿深度方向貫通上述第二導(dǎo)電型基區(qū)，并到達(dá)上述第一導(dǎo)電型半導(dǎo)體沉積層，上述柵電極隔著柵絕緣膜設(shè)置在上述第二導(dǎo)電型基區(qū)的夾在上述第一導(dǎo)電型源區(qū)和上述第一導(dǎo)電型阱區(qū)之間的部分的表面，上述源電極由與上述第二導(dǎo)電型基區(qū)和上述第一導(dǎo)電型源區(qū)接觸的上述金屬膜構(gòu)成。
[0018]此外，特征在于，上述第一導(dǎo)電型半導(dǎo)體基板為碳化硅。
[0019]此外，特征在于，上述第一導(dǎo)電型半導(dǎo)體基板的晶面指數(shù)為平行于(000-1)面的面或相對于(000-1)面傾斜了 10度以內(nèi)的面。
[0020]此外，本發(fā)明的半導(dǎo)體裝置的制造方法，上述半導(dǎo)體裝置具備:第一導(dǎo)電型半導(dǎo)體基板，其由帶隙比硅寬的半導(dǎo)體構(gòu)成;第一導(dǎo)電型半導(dǎo)體沉積層，其沉積在上述第一導(dǎo)電型半導(dǎo)體基板的表面上，由帶隙比硅寬的半導(dǎo)體構(gòu)成，且雜質(zhì)濃度比上述第一導(dǎo)電型半導(dǎo)體基板低;第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)，其選擇性地設(shè)置在上述第一導(dǎo)電型半導(dǎo)體沉積層的相對于上述第一導(dǎo)電型半導(dǎo)體基板側(cè)的相反一側(cè)的表面層;元件結(jié)構(gòu)，其至少由金屬膜和上述第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)構(gòu)成，上述金屬膜在上述第一導(dǎo)電型半導(dǎo)體沉積層上形成金屬-半導(dǎo)體接合;第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)，其包圍上述元件結(jié)構(gòu)的周邊部;和第一導(dǎo)電型半導(dǎo)體區(qū)，其隔著上述第一導(dǎo)電型半導(dǎo)體沉積層包圍上述第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)的周邊部，在上述半導(dǎo)體裝置的制造方法中具有如下特征。在上述第一導(dǎo)電型半導(dǎo)體基板的表面上沉積上述第一導(dǎo)電型半導(dǎo)體沉積層。然后，在上述第一導(dǎo)電型半導(dǎo)體沉積層的比包圍負(fù)責(zé)電流驅(qū)動(dòng)的活性區(qū)的耐壓結(jié)構(gòu)部更靠外側(cè)的表面層，作為上述第一導(dǎo)電型半導(dǎo)體區(qū)而選擇性地形成雜質(zhì)濃度比上述第一導(dǎo)電型半導(dǎo)體沉積膜高的第一個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)。進(jìn)一步地，以被上述第一個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)包圍的方式，在上述第一個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)的內(nèi)部，作為上述第一導(dǎo)電型半導(dǎo)體區(qū)而選擇性地形成雜質(zhì)濃度比上述第一個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)高的第二個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)。
[0021]根據(jù)上述構(gòu)成，將溝道截?cái)喹h(huán)的結(jié)構(gòu)設(shè)為利用低濃度的雜質(zhì)濃度區(qū)包圍高濃度的雜質(zhì)濃度區(qū)的周圍，由此通過制造雜質(zhì)濃度梯度并減輕晶體的失配位錯(cuò)(Misf itdislocat1n)來抑制由晶體缺陷導(dǎo)致的泄漏，從而能夠?qū)崿F(xiàn)高耐壓和低泄漏電流。此外，由于難以受到制造裝置性能的影響而能夠提尚成品率。
[0022]技術(shù)效果
[0023]根據(jù)本發(fā)明，能夠?qū)崿F(xiàn)高耐壓和電流的低泄漏。
【附圖說明】
[0024]圖1是示出實(shí)施方式的碳化硅半導(dǎo)體裝置的構(gòu)成的剖視圖。
[0025]圖2是示意性地示出實(shí)施方式的碳化硅半導(dǎo)體裝置的制造過程中的狀態(tài)的剖視圖。
[0026]圖3是示意性地示出實(shí)施方式的碳化硅半導(dǎo)體裝置的制造過程中的狀態(tài)的剖視圖。
[0027]圖4是示意性地示出實(shí)施方式的碳化硅半導(dǎo)體裝置的制造過程中的狀態(tài)的剖視圖。
[0028]圖5是示意性地示出實(shí)施方式的碳化硅半導(dǎo)體裝置的制造過程中的狀態(tài)的剖視圖。
[0029]圖6是示意性地示出實(shí)施方式的碳化硅半導(dǎo)體裝置的制造過程中的狀態(tài)的剖視圖。
[0030]圖7是示出實(shí)施方式的碳化硅半導(dǎo)體裝置的比較例的構(gòu)成的剖視圖。
[0031]圖8是示出實(shí)施例與比較例的泄漏電流值的頻次分布的圖表。
[0032]圖9是示出使實(shí)施例和比較例的耐壓結(jié)構(gòu)與溝道截?cái)喹h(huán)的間隔變化時(shí)的泄漏電流的眾數(shù)的圖表。
[0033]符號(hào)說明
[0034]l:n+型碳化硅基板
[0035]2: η型碳化硅外延層
[0036]3:ρ+型區(qū)(基板)
[0037]4:ρ 基層
[0038]5a:第一 ρ—型區(qū)
[0039]5b:第二 ρ—型區(qū)
[0040]6:n+源區(qū)
[0041]7: ρ+接觸區(qū)
[0042]8: η阱區(qū)
[0043]9:柵絕緣膜
[0044]10:柵電極
[0045]11:層間絕緣膜
[0046]12:背面電極
[0047]13:源電極
[0048]14:電極焊盤
[0049]15:保護(hù)膜
[0050]16:背面電極焊盤[0051 ]17:n+型溝道截?cái)鄥^(qū)
[0052]17a:低濃度(第一 )n+型溝道截?cái)鄥^(qū)
[0053]17b:高濃度(第二 )n+型溝道截?cái)鄥^(qū)
[0054]101:活性區(qū)
[0055]102:耐壓結(jié)構(gòu)部
【具體實(shí)施方式】
[0056](實(shí)施方式)
[0057]以下，參照附圖詳細(xì)說明本發(fā)明的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法的優(yōu)選實(shí)施方式。在本說明書和附圖中，在前綴有η或ρ的層和區(qū)域中，分別表示電子或空穴為多數(shù)載流子。另外，標(biāo)記于η或P的+和-分別表示雜質(zhì)濃度比未標(biāo)記+和-的層或區(qū)域的雜質(zhì)濃度高和低。應(yīng)予說明，在以下的實(shí)施方式的說明以及附圖中，對同樣的結(jié)構(gòu)標(biāo)記相同的符號(hào)，并省略重復(fù)的說明。此外，在本說明書中，密勒指數(shù)的表示中，代表跟隨其后的指數(shù)的橫線，并通過在指數(shù)前標(biāo)記來表示負(fù)的指數(shù)。
[0058]本發(fā)明的半導(dǎo)體裝置使用帶隙比硅寬的半導(dǎo)體(寬帶隙半導(dǎo)體)構(gòu)成。在實(shí)施方式中，以作為寬帶隙半導(dǎo)體使用例如碳化硅(SiC)而制作的碳化硅半導(dǎo)體裝置為例進(jìn)行說明。
[0059]圖1是示出實(shí)施方式的碳化硅半導(dǎo)體裝置的構(gòu)成的剖視圖。如圖1所示，實(shí)施方式的碳化硅半導(dǎo)體裝置中，在η+型碳化硅基板(寬帶隙半導(dǎo)體基板)1的主表面上沉積有η型碳化硅外延層(寬帶隙半導(dǎo)體沉積層)2。以下，將在η+型碳化硅基板I上沉積η型碳化硅外延層2而成的外延基板作為碳化娃半導(dǎo)體襯底。
[0060]η+型碳化娃基板I為摻雜有例如氮(N)的碳化娃單晶基板。η型碳化娃外延層2為以比η+型碳化硅基板I低的雜質(zhì)濃度摻雜例如氮而成的低濃度η型漂移層。
[0061 ] 在η+型碳化娃基板I的相對于η型碳化娃外延層2側(cè)的相反一側(cè)的表面(碳化娃半導(dǎo)體襯底的背面)設(shè)置有背面電極12。背面電極12構(gòu)成漏電極。在背面電極12的表面設(shè)置背面電極焊盤16。
[0062]在活性區(qū)101中，在碳化娃半導(dǎo)體襯底的正面?zhèn)刃纬捎蠱OS(由金屬-氧化膜-半導(dǎo)體構(gòu)成的絕緣柵)結(jié)構(gòu)(元件結(jié)構(gòu))?；钚詤^(qū)101為在導(dǎo)通狀態(tài)時(shí)電流流通(負(fù)責(zé)電流驅(qū)動(dòng))的區(qū)域。具體說來，在活性區(qū)101中，在η型碳化硅外延層2的相對于η+型碳化硅基板I側(cè)的相反一側(cè)(碳化硅半導(dǎo)體襯底的正面?zhèn)?的表面層選擇性地設(shè)置有P+型區(qū)(第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)、基區(qū))3。？+型區(qū)3摻雜有例如鋁。
[0063]在相鄰的ρ+型區(qū)3和夾在該相鄰的ρ+型區(qū)3之間的η型碳化硅外延層2的表面選擇性地沉積有P型碳化硅外延層(P基層、第二導(dǎo)電型基區(qū))4。？基層4僅沉積于活性區(qū)1Up基層4的雜質(zhì)濃度比P+型區(qū)3的雜質(zhì)濃度低。
[0064]在ρ基層4的與p+型區(qū)3相向的部分，設(shè)置有在ρ基層4上設(shè)置的第一導(dǎo)電型(η型)且雜質(zhì)濃度高的η+源區(qū)6、和第二導(dǎo)電型(ρ型)且雜質(zhì)濃度高的ρ+接觸區(qū)7。11+源區(qū)6和ρ+接觸區(qū)7相互接觸。ρ+接觸區(qū)7配置于比η+源區(qū)6更靠近耐壓結(jié)構(gòu)部102側(cè)的位置。耐壓結(jié)構(gòu)部102為包圍活性區(qū)101的周圍，并緩和襯底正面?zhèn)鹊碾妶鰪亩３帜蛪旱膮^(qū)域。
[0065]溝道截?cái)喹h(huán)由高濃度的η+型溝道截?cái)鄥^(qū)(第二個(gè)第一導(dǎo)電型半導(dǎo)體區(qū))17b、和內(nèi)部包括n+型溝道截?cái)鄥^(qū)17b的低濃度的n+型溝道截?cái)鄥^(qū)(第一個(gè)第一導(dǎo)電型半導(dǎo)體區(qū))17a構(gòu)成。n+型溝道截?cái)鄥^(qū)17b與η型碳化硅外延層2通過n+型溝道截?cái)鄥^(qū)17a被隔開。n+型溝道截?cái)鄥^(qū)17a的雜質(zhì)濃度比η型碳化硅外延層2的雜質(zhì)濃度高。n+型溝道截?cái)鄥^(qū)17a和n+型溝道截?cái)鄥^(qū)17b配置在耐壓結(jié)構(gòu)部102的與活性部101相反一側(cè)(n+型碳化硅基板I的端部側(cè))。11+型溝道截?cái)鄥^(qū)17a的活性區(qū)101側(cè)的終端部(n+型溝道截?cái)鄥^(qū)17a的左端)與耐壓結(jié)構(gòu)部102的與活性區(qū)101相反一側(cè)的終端部(第二個(gè)ρ——型區(qū)5b的右端、耐壓結(jié)構(gòu)部102的右端)隔著η型碳化硅外延層2而隔開預(yù)定距離(寬度L)進(jìn)行配置。
[0066]此外，在ρ基層4的η型碳化硅外延層2上的部分設(shè)置有沿深度方向貫通ρ基層4并到達(dá)η型碳化硅外延層2的第一導(dǎo)電型的η阱區(qū)8。11阱區(qū)8與η型碳化硅外延層2—同構(gòu)成漂移區(qū)。在P基層4的夾在η+源區(qū)6和η阱區(qū)8之間的部分的表面上，隔著柵絕緣膜9而設(shè)置有柵電極10。柵電極10也可以隔著柵絕緣膜9而設(shè)置在η阱區(qū)8的表面。
[0067]圖1中在活性區(qū)101僅圖示了一個(gè)MOS結(jié)構(gòu)，但也可以配置多個(gè)MOS結(jié)構(gòu)。
[0068]層間絕緣膜11以覆蓋柵電極10的方式設(shè)置在碳化硅半導(dǎo)體襯底的正面?zhèn)鹊恼麄€(gè)面。源電極13通過在層間絕緣膜11上開口的接觸孔與η+源區(qū)6和ρ+接觸區(qū)7接觸。源電極13通過層間絕緣膜11與柵電極1電絕緣。
[0069]在源電極13上，設(shè)置有電極焊盤14。電極焊盤14的端部在配置于耐壓結(jié)構(gòu)部102的層間絕緣膜11上延伸，并在活性區(qū)101與耐壓結(jié)構(gòu)部102的邊界附近終止。在耐壓結(jié)構(gòu)部102上以覆蓋電極焊盤14的端部的方式設(shè)置有由例如聚酰亞胺構(gòu)成的鈍化膜(Passivat1nfilm)等保護(hù)膜15。保護(hù)膜15具有防止放電的功能。
[0070]在耐壓結(jié)構(gòu)部102中，在η型碳化娃外延層2的相對于n+型碳化娃基板I側(cè)的相反一側(cè)的表面層設(shè)置有第一 P—型區(qū)(第二導(dǎo)電型半導(dǎo)體區(qū))5a和第二 ρ——型區(qū)(第二導(dǎo)電型半導(dǎo)體區(qū))5b。第一 ρ—型區(qū)5a和第二 ρ——型區(qū)5b構(gòu)成雙區(qū)JTE結(jié)構(gòu)。雙區(qū)JTE結(jié)構(gòu)是指雜質(zhì)濃度不同的兩個(gè)P型區(qū)以接觸的方式排列的構(gòu)成的JTE結(jié)構(gòu)。
[0071]第一 ρ—型區(qū)5a以與ρ+型區(qū)3的周邊部接觸的方式配置，并包圍該ρ+型區(qū)3。第二 ρ——型區(qū)5b與第一ρ-型區(qū)5a的周邊部接觸，并包圍該第一ρ—型區(qū)5a。即，從活性區(qū)101側(cè)向耐壓結(jié)構(gòu)部102側(cè)依次排列配置有ρ+型區(qū)3和第一 ρ—型區(qū)5a和第二 ρ——型區(qū)5b。第一 ρ—型區(qū)5a的雜質(zhì)濃度比P+型區(qū)3的雜質(zhì)濃度低，第二 ρ——型區(qū)5b的雜質(zhì)濃度比第一 ρ—型區(qū)5a的雜質(zhì)濃度低。
[0072]圖2?圖6是示意性地示出實(shí)施方式的碳化硅半導(dǎo)體裝置的制造過程中的狀態(tài)的剖視圖。對于實(shí)施方式的碳化硅半導(dǎo)體裝置的制造方法，以制作例如1200V的耐壓等級(jí)的MOSFET的情況為例進(jìn)行說明。
[0073]首先，如圖2所示，準(zhǔn)備以例如2X118Cnf3左右的雜質(zhì)濃度摻雜了氮的n+型碳化硅基板I。11+型碳化硅基板I的主表面可以為例如在〈I 1-20〉方向上具有4度左右的偏離角的(000-1)面。然后，在n+型碳化硅基板I的(000-1)面上生長以1.0 X 116Cnf3的雜質(zhì)濃度摻雜了氮的厚度ΙΟμπι的η型碳化娃外延層2。
[0074]接下來，如圖3所示，進(jìn)行光刻(Photol ithography)和離子注入，在η型碳化娃外延層2的表面層選擇性地形成ρ+型區(qū)3。？+型區(qū)3通過摻雜例如鋁而形成。
[0075]然后，在η型碳化娃外延層2的表面以例如0.5μηι的厚度生長成為ρ基層4的ρ型碳化硅外延層。P基層4通過摻雜例如鋁而成。此時(shí)，例如，可生長如下ρ型碳化硅外延層，所述ρ型碳化硅外延層為以使P基層4的雜質(zhì)濃度成為8.0 X 115Cnf3的方式摻雜鋁(Al)而成。
[0076]接下來，如圖4所示，通過蝕刻將耐壓結(jié)構(gòu)部102上的ρ基層4去除掉例如0.7μπι的深度，使η型碳化硅外延層2露出。然后，在碳化硅半導(dǎo)體襯底的正面上沉積氧化膜。并且，通過光刻和蝕刻選擇性地去除氧化膜，使與η+型溝道截?cái)鄥^(qū)17a的形成區(qū)域?qū)?yīng)的部分露出。然后，以氧化膜的剩余部分(以下，稱為氧化膜掩模)為掩模進(jìn)行離子注入，在露出于耐壓結(jié)構(gòu)部102的η型碳化硅外延層2的表面層形成n+型溝道截?cái)鄥^(qū)17a。在該離子注入中，例如可以將摻雜劑(Dopant)設(shè)為磷(P)，并以使n+型溝道截?cái)鄥^(qū)17a的雜質(zhì)濃度成為3.0X 117Cnf3的方式設(shè)定劑量。
[0077]接下來，在為了選擇性地形成n+型溝道截?cái)鄥^(qū)17a而利用的氧化膜掩模的上部進(jìn)一步沉積氧化膜。被追加沉積的氧化膜的厚度，例如可以為0.Ιμπι。由此，形成具有比n+型溝道截?cái)鄥^(qū)17a窄0.2μπι(單側(cè)窄0.1ym)的開口部的氧化膜掩模。
[0078]接下來，利用氧化膜的剩余部分該(氧化膜掩模)，通過離子注入以被η+型溝道截?cái)鄥^(qū)17a包圍的方式，在η+型溝道截?cái)鄥^(qū)17a的內(nèi)部選擇性地形成η+型溝道截?cái)鄥^(qū)17b。在該離子注入中，例如可以將摻雜劑設(shè)為磷，并以使n+型溝道截?cái)鄥^(qū)17b的雜質(zhì)濃度成為3.0X102()Cm—3的方式設(shè)定劑量。n+型溝道截?cái)鄥^(qū)17a的雜質(zhì)濃度也可以為n+型溝道截?cái)鄥^(qū)17b的雜質(zhì)濃度的0.1倍以下。將n+型溝道截?cái)鄥^(qū)17b與η型碳化硅外延層2隔開的n+型溝道截?cái)鄥^(qū)17a的寬度可以為Ο.?μηι以上。
[0079]接下來，如圖5所示，進(jìn)行光刻和離子注入，在通過蝕刻而露出的η型碳化硅外延層2的表面層形成第一 ρ—型區(qū)5a。該離子注入，例如可以將摻雜劑設(shè)為鋁，并將劑量設(shè)為2.0X1013cm—2。然后，進(jìn)行光刻和離子注入，在通過蝕刻而露出的η型碳化硅外延層2的表面層選擇性地形成第二 P——型區(qū)5b。第二 ρ——型區(qū)5b與第一 ρ—型區(qū)5a相比為低濃度。該離子注入，例如可以將摻雜劑設(shè)為鋁，并將劑量設(shè)為1.0 X 1013cnf2。
[0080]接下來，通過光刻和離子注入，使ρ基層4的η型碳化硅外延層2上的部分的導(dǎo)電型反轉(zhuǎn)，從而選擇性地形成η阱區(qū)8。在該離子注入中，例如可以將摻雜劑設(shè)為磷，并以使η阱區(qū)8的雜質(zhì)濃度成為2.0 X 116Cnf3的方式設(shè)定劑量。η阱區(qū)8的寬度和深度可以分別為2.Ομπι和0.6μπι0
[0081]接下來，通過光刻和離子注入，在ρ基層4的ρ+型區(qū)3上的部分的表面層選擇性地形成η+源區(qū)6。然后，通過光刻和離子注入，在ρ基層4的ρ+型區(qū)3上的部分的η型碳化硅外延層2的表面層選擇性地形成P+接觸區(qū)7。
[0082]進(jìn)行用于使η+型溝道截?cái)鄥^(qū)17a、n+型溝道截?cái)鄥^(qū)17b、p+型區(qū)3、η+源區(qū)6、ρ+接觸區(qū)
7、η講區(qū)8、第一ρ—型區(qū)5a和第二ρ——型區(qū)513活化的熱處理(Annealing:退火)。此時(shí)的熱處理溫度和熱處理時(shí)間例如可以分別為1620 °C和2分鐘。
[0083]此外，形成n+型溝道截?cái)鄥^(qū)17a、n+型溝道截?cái)鄥^(qū)17b、p+型區(qū)3、n+源區(qū)6、p+接觸區(qū)7、η阱區(qū)8、第一 ρ—型區(qū)5a和第二 ρ——型區(qū)5b的順序可以進(jìn)行各種變更。
[0084]接下來，如圖6所示，對碳化硅半導(dǎo)體襯底的正面?zhèn)冗M(jìn)行熱氧化，并以10nm的厚度形成柵絕緣膜9。該熱氧化可以在氧氣環(huán)境中通過1000°C左右的溫度的熱處理來進(jìn)行。由此，在P基層4和η型碳化硅外延層2的表面形成的各區(qū)域被柵絕緣膜9覆蓋。
[0085]接下來，在柵絕緣膜9上作為柵電極10形成摻雜有例如磷(P)的多晶硅層。然后，對多晶硅層進(jìn)行圖案化并選擇性地去除，在P基層4的夾在η+源區(qū)6和η阱區(qū)8之間的部分上保留多晶娃層。此時(shí)，也可以在η講區(qū)8上保留多晶娃層。
[0086]接下來，以覆蓋柵絕緣膜10的方式，將磷玻璃(NSB:Nondoped Silicate Glass)以Iym的厚度進(jìn)行成膜從而作為層間絕緣膜11。然后，將層間絕緣膜11和柵絕緣膜9的n+源區(qū)6和P+接觸區(qū)7的部分通過圖案化進(jìn)行選擇性地去除而形成接觸孔，使n+源區(qū)6和ρ+接觸區(qū)7露出。然后，進(jìn)行用于使層間絕緣膜11平坦化的熱處理(Reflow)。
[0087]接下來，在層間絕緣膜11的表面將源電極13進(jìn)行成膜。此時(shí)，在接觸孔內(nèi)也埋入源電極13，使n+源區(qū)6和ρ+接觸區(qū)7與源電極13接觸。n+源區(qū)6和ρ+接觸區(qū)7與源電極13的接觸部(接觸)成為歐姆接合。然后，將耐壓結(jié)構(gòu)部102上和活性部101上的接觸孔以外的源電極13進(jìn)行選擇性地去除。
[0088]接下來，在n+型碳化硅基板I的表面(碳化硅半導(dǎo)體襯底的背面)，作為背面電極12而將例如鎳(Ni)進(jìn)行成膜。并且，例如在970 °C的溫度下進(jìn)行熱處理，形成n+型碳化硅基板I與背面電極12的歐姆接合。然后，通過例如濺射法，在碳化硅半導(dǎo)體襯底的正面的整個(gè)面以覆蓋源電極13和活性部101的層間絕緣膜11的方式沉積電極焊盤14。電極焊盤14的層間絕緣膜11上的部分的厚度例如可以為5μπι。電極焊盤14例如可以利用鋁(Al)來形成。然后，將電極焊盤14選擇性地去除。然后，在耐壓結(jié)構(gòu)102中，在碳化硅半導(dǎo)體襯底的正面?zhèn)纫愿采w電極焊盤14的端部的方式形成保護(hù)膜15。
[0089]接下來，在背面電極12的表面，作為背面電極焊盤16而依次將例如鈦(Ti)、鎳和金(Au)進(jìn)行成膜。由此，完成圖1所示的M0SFET。
[0090](實(shí)施例)
[0091]接下來，對在形成溝道截?cái)喹h(huán)的工序中，作為實(shí)施例而以使η+型溝道截?cái)鄥^(qū)17b被η+型溝道截?cái)鄥^(qū)17a包圍的方式形成的情況(圖1)與作為比較例而僅形成了高濃度的n+型溝道截?cái)鄥^(qū)17的情況(圖7)的泄漏電流的區(qū)別進(jìn)行了評(píng)價(jià)。圖7是示出實(shí)施方式的碳化硅半導(dǎo)體裝置的比較例的構(gòu)成的剖視圖。這里，實(shí)施例的n+型溝道截?cái)鄥^(qū)17b與比較例的高濃度的η+型溝道截?cái)鄥^(qū)17為相同濃度。
[0092]實(shí)施例的從耐壓結(jié)構(gòu)102的溝道截?cái)喹h(huán)側(cè)的一端到η+型溝道截?cái)鄥^(qū)17a的耐壓結(jié)構(gòu)102側(cè)的一端之間的寬度L(參照圖1)，與比較例的從耐壓結(jié)構(gòu)102的溝道截?cái)喹h(huán)側(cè)的一端到n+型溝道截?cái)鄥^(qū)17的耐壓結(jié)構(gòu)102側(cè)的一端之間的寬度分別為ΙΟμπι。
[0093]圖8是示出實(shí)施例與比較例的泄漏電流值的頻次分布的圖表。橫軸為泄漏電流值，縱軸為驗(yàn)證的試樣的個(gè)數(shù)。將源電極13與柵電極10的電位設(shè)為0V，測定多個(gè)在背面電極焊盤16上施加有1200V的電壓時(shí)的泄漏電流，從而得到它們的泄漏電流值的頻次分布(直方圖)。
[0094]如圖8所示，在以比較例的結(jié)構(gòu)制造的半導(dǎo)體裝置中，泄漏電流為負(fù)7次方數(shù)量級(jí)安培的元件最多，而在以實(shí)施例的結(jié)構(gòu)制造的半導(dǎo)體裝置中，負(fù)9次方數(shù)量級(jí)安培的元件最多，可確認(rèn)泄漏電流得到改善。
[0095]圖9是示出使實(shí)施例和比較例的耐壓結(jié)構(gòu)與溝道截?cái)喹h(huán)的間隔變化時(shí)的泄漏電流的眾數(shù)的圖表。分別使實(shí)施例的從耐壓結(jié)構(gòu)102的溝道截?cái)喹h(huán)側(cè)的一端到n+型溝道截?cái)鄥^(qū)17a的耐壓結(jié)構(gòu)102側(cè)的一端之間的寬度L，與比較例的從耐壓結(jié)構(gòu)102的溝道截?cái)喹h(huán)側(cè)的一端到溝道截?cái)鄥^(qū)17的耐壓結(jié)構(gòu)102側(cè)的一端之間的寬度變化。此時(shí)，將源電極13與柵電極10的電位設(shè)為0，調(diào)查在背面電極焊盤16上施加有1200V的電壓時(shí)的泄漏電流的眾數(shù)的關(guān)系。該結(jié)果如圖9所示，根據(jù)實(shí)施例的結(jié)構(gòu)，與比較例相比能夠抑制泄漏電流，特別地，能夠確認(rèn)間隔L越窄效果越顯著。
[0096]如上所述，根據(jù)本發(fā)明將溝道截?cái)喹h(huán)的結(jié)構(gòu)設(shè)為利用低濃度的雜質(zhì)濃度區(qū)包圍高濃度的雜質(zhì)濃度區(qū)的周圍，由此通過制造雜質(zhì)濃度梯度，并減輕晶體的失配位錯(cuò)，來抑制由晶體缺陷導(dǎo)致的泄漏，從而能夠?qū)崿F(xiàn)高耐壓和低泄漏電流。
[0097]在以上內(nèi)容中，本發(fā)明中以利用碳化硅制成的n+型碳化硅基板I的主表面為(000-1)面，并在該(000-1)面上構(gòu)成MOS的情況為例進(jìn)行了說明，但是并不限于此，基板主表面的面取向(Plane orientat1n)等可進(jìn)行各種變更。
[0098]此外，在本發(fā)明中，作為元件結(jié)構(gòu)而對MOS結(jié)構(gòu)進(jìn)行了說明，但是也可以將本發(fā)明應(yīng)用于SBD結(jié)構(gòu)或pn 二極管結(jié)構(gòu)等各種結(jié)構(gòu)。
[0099]此外，在本發(fā)明中，作為耐壓結(jié)構(gòu)而對雙區(qū)JTE結(jié)構(gòu)進(jìn)行了說明，但是也可以進(jìn)一步將本發(fā)明應(yīng)用于以使雜質(zhì)濃度不同的三個(gè)以上的P型區(qū)接觸的方式排列的構(gòu)成的多區(qū)JTE結(jié)構(gòu)、或與制造的難易度無關(guān)而按照FLR結(jié)構(gòu)以預(yù)定間隔配置多個(gè)ρ型區(qū)的構(gòu)成的終端結(jié)構(gòu)。此外，在各實(shí)施方式中將第一導(dǎo)電型設(shè)為η型，將第二導(dǎo)電型設(shè)為ρ型，但是對于本發(fā)明將第一導(dǎo)電型設(shè)為P型，將第二導(dǎo)電型設(shè)為η型也同樣成立。
[0100]產(chǎn)業(yè)上的可利用性
[0101]如以上所述，本發(fā)明的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法對于電力變換裝置和/或各種產(chǎn)業(yè)用機(jī)械裝置等的電源裝置等所使用的高耐壓半導(dǎo)體裝置有用，特別地，適用于將寬帶隙半導(dǎo)體進(jìn)行了高耐壓化的高耐壓半導(dǎo)體裝置。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體裝置，其特征在于，具備: 第一導(dǎo)電型半導(dǎo)體基板，其由帶隙比硅寬的半導(dǎo)體構(gòu)成； 第一導(dǎo)電型半導(dǎo)體沉積層，其沉積在所述第一導(dǎo)電型半導(dǎo)體基板的表面上，由帶隙比硅寬的半導(dǎo)體構(gòu)成，且雜質(zhì)濃度比所述第一導(dǎo)電型半導(dǎo)體基板低； 第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)，其選擇性地設(shè)置在所述第一導(dǎo)電型半導(dǎo)體沉積層的相對于所述第一導(dǎo)電型半導(dǎo)體基板側(cè)的相反一側(cè)的表面層； 元件結(jié)構(gòu)，其至少由金屬膜和所述第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)構(gòu)成，所述金屬膜在所述第一導(dǎo)電型半導(dǎo)體沉積層上形成金屬-半導(dǎo)體接合； 第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)，其包圍所述元件結(jié)構(gòu)的周邊部;和第一導(dǎo)電型半導(dǎo)體區(qū)，其隔著所述第一導(dǎo)電型半導(dǎo)體沉積層包圍所述第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)的周邊部， 其中，所述第一導(dǎo)電型半導(dǎo)體區(qū)具有內(nèi)部包括雜質(zhì)濃度高的第二個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)，并將所述第二個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)與所述第一導(dǎo)電型半導(dǎo)體沉積層隔開的第一個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)，所述第一個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度比所述第一導(dǎo)電型半導(dǎo)體沉積層高，且比所述第二個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)低。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第一個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度為所述第二個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度的0.1倍以下。3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 將所述第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)與所述第一導(dǎo)電型半導(dǎo)體沉積層隔開的所述第一個(gè)第一導(dǎo)電型半導(dǎo)體區(qū)的寬度為0.Ιμπι以上。4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述金屬膜與所述第一導(dǎo)電型半導(dǎo)體沉積層形成肖特基接合。5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，還具備: 第二導(dǎo)電型半導(dǎo)體沉積層，其選擇性地沉積于所述第一導(dǎo)電型半導(dǎo)體沉積層上，所述金屬膜與所述第二導(dǎo)電型半導(dǎo)體沉積層形成歐姆接合。6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述元件結(jié)構(gòu)由第二導(dǎo)電型基區(qū)、第一導(dǎo)電型源區(qū)、第一導(dǎo)電型阱區(qū)、柵電極、和源電極構(gòu)成， 所述第二導(dǎo)電型基區(qū)覆蓋所述第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)的一部分，并由雜質(zhì)濃度比所述第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)低的第二導(dǎo)電型半導(dǎo)體沉積層構(gòu)成， 所述第一導(dǎo)電型源區(qū)選擇性地設(shè)置在所述第二導(dǎo)電型基區(qū)的內(nèi)部， 所述第一導(dǎo)電型阱區(qū)沿深度方向貫通所述第二導(dǎo)電型基區(qū)，并到達(dá)所述第一導(dǎo)電型半導(dǎo)體沉積層， 所述柵電極隔著柵絕緣膜設(shè)置在所述第二導(dǎo)電型基區(qū)的夾在所述第一導(dǎo)電型源區(qū)和所述第一導(dǎo)電型阱區(qū)之間的部分的表面， 所述源電極由與所述第二導(dǎo)電型基區(qū)和所述第一導(dǎo)電型源區(qū)接觸的所述金屬膜構(gòu)成。7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第一導(dǎo)電型半導(dǎo)體基板為碳化硅。8.根據(jù)權(quán)利要求1?7中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于， 所述第一導(dǎo)電型半導(dǎo)體基板的晶面指數(shù)為平行于(000-1)面的面或相對于(000-1)面傾斜了 10度以內(nèi)的面。9.一種半導(dǎo)體裝置的制造方法，所述半導(dǎo)體裝置具備:第一導(dǎo)電型半導(dǎo)體基板，其由帶隙比硅寬的半導(dǎo)體構(gòu)成;第一導(dǎo)電型半導(dǎo)體沉積層，其沉積在所述第一導(dǎo)電型半導(dǎo)體基板的表面上，由帶隙比硅寬的半導(dǎo)體構(gòu)成，且雜質(zhì)濃度比所述第一導(dǎo)電型半導(dǎo)體基板低;第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)，其選擇性地設(shè)置在所述第一導(dǎo)電型半導(dǎo)體沉積層的相對于所述第一導(dǎo)電型半導(dǎo)體基板側(cè)的相反一側(cè)的表面層;元件結(jié)構(gòu)，其至少由金屬膜和所述第一個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)構(gòu)成，所述金屬膜在所述第一導(dǎo)電型半導(dǎo)體沉積層上形成金屬-半導(dǎo)體接合;第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)，其包圍所述元件結(jié)構(gòu)的周邊部；和第一導(dǎo)電型半導(dǎo)體區(qū)，其隔著所述第一導(dǎo)電型半導(dǎo)體沉積層包圍所述第二個(gè)第二導(dǎo)電型半導(dǎo)體區(qū)的周邊部， 在所述半導(dǎo)體裝置的制造方法中，其特征在于，包括: 在所述第一導(dǎo)電型半導(dǎo)體基板的表面上沉積所述第一導(dǎo)電型半導(dǎo)體沉積層的工序； 在所述第一導(dǎo)電型半導(dǎo)體沉積層的比包圍負(fù)責(zé)電流驅(qū)動(dòng)的活性區(qū)的耐壓結(jié)構(gòu)部更靠外側(cè)的表面層，作為所述第一導(dǎo)電型半導(dǎo)體區(qū)而選擇性地形成雜質(zhì)濃度比所述第一導(dǎo)電型半導(dǎo)體沉積膜高的第一個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)的工序； 以被所述第一個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)包圍的方式，在所述第一個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)的內(nèi)部，作為所述第一導(dǎo)電型半導(dǎo)體區(qū)而選擇性地形成雜質(zhì)濃度比所述第一個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)高的第二個(gè)第一導(dǎo)電型溝道截?cái)鄥^(qū)的工序。
【文檔編號(hào)】H01L29/12GK105874604SQ201580003622
【公開日】2016年8月17日
【申請日】2015年7月15日
【發(fā)明人】木下明將, 星保幸, 原田祐, 原田祐一, 大西泰彥
【申請人】富士電機(jī)株式會(huì)社