包括具有不同形狀的鰭式有源區(qū)集成電路器件的制作方法
【專利摘要】一種集成電路器件可以包括具有第一區(qū)和第二區(qū)的襯底以及彼此相鄰并在直線方向上延伸的一對第一鰭形有源區(qū)，每個第一鰭形有源區(qū)具有在第一方向上從第一區(qū)突出的第一形狀。鰭分隔絕緣膜可在第一區(qū)中位于所述一對第一鰭形有源區(qū)之間，并且第二鰭形有源區(qū)可以在第一方向上從第二區(qū)突出并具有與第一形狀不同的第二形狀，其中，所述一對第一鰭形有源區(qū)中的每一個的各個寬度小于第二鰭形有源區(qū)的相應寬度。
【專利說明】包括具有不同形狀的鰭式有源區(qū)集成電路器件
[0001]相關申請的交叉引用
[0002]本申請要求于2015年3月3日在韓國知識產(chǎn)權(quán)局提交的韓國專利申請N0.10-2015-0029863的優(yōu)先權(quán)，該申請的公開內(nèi)容以引用的方式合并于此。
技術(shù)領域
[0003]本發(fā)明構(gòu)思提供了一種集成電路器件，其具有在能夠在大規(guī)模集成電路器件中提高多柵極晶體管的性能的結(jié)構(gòu)。
【背景技術(shù)】
[0004]作為對于功率晶體管體系結(jié)構(gòu)的限制的響應，已經(jīng)實現(xiàn)了包括襯底上的鰭形有源區(qū)和鰭形有源區(qū)上的柵極的多柵極晶體管。
【發(fā)明內(nèi)容】
[0005]根據(jù)本發(fā)明構(gòu)思的一種集成電路器件包括:襯底，其具有第一區(qū)和第二區(qū)；以及彼此相鄰并在直線方向上延伸的一對第一鰭形有源區(qū)，每個第一鰭形有源區(qū)具有在第一方向上從第一區(qū)突出的第一形狀。鰭分隔絕緣膜可在第一區(qū)中位于所述一對第一鰭形有源區(qū)之間，并且第二鰭形有源區(qū)可以在第一方向上從第二區(qū)突出并具有與第一形狀不同的第二形狀，其中，所述一對第一鰭形有源區(qū)中的每一個的各個寬度小于第二鰭形有源區(qū)的相應寬度。
[0006]根據(jù)本發(fā)明構(gòu)思的一種集成電路器件可以包括具有第一區(qū)和第二區(qū)的襯底。第一鰭形有源區(qū)可位于第一區(qū)中并且可包括在第一方向上從襯底突出的第一頂部，所述第一頂部具有在第二方向上與第一頂部的相對側(cè)壁交叉地在第一位置處測量的第一寬度。第二鰭形有源區(qū)可位于第二區(qū)中并且可包括在第一方向上從襯底突出的第二頂部，所述第二頂部具有在第二方向上與第二頂部的相對側(cè)壁交叉地在對應于第一位置的第二位置處測量的第二寬度，其中，第二寬度大于第一寬度。
[0007]根據(jù)本發(fā)明構(gòu)思的一種集成電路器件可以包括具有第一區(qū)和第二區(qū)的襯底。彼此相鄰并且在直線方向上延伸的一對具有第一形狀的第一鰭形有源區(qū)可以在第一方向上從第一區(qū)突出。鰭分隔絕緣膜可在第一區(qū)中位于所述一對第一鰭形有源區(qū)之間，并且第二鰭形有源區(qū)可以在第一方向上從第二區(qū)突出并具有與第一形狀不同的第二形狀，其中，所述一對第一鰭形有源區(qū)中的每一個的各個寬度小于第二鰭形有源區(qū)的相應寬度。
【附圖說明】
[0008]圖1是根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件的平面布局圖；
[0009]圖2是沿圖1的線2A-2A’和線2B-2B’截取的集成電路器件的剖面圖；
[0010]圖3是沿圖1的線3A-3A’、線3B-3B’和線3C-3C’截取的集成電路器件的剖面圖；
[0011]圖4A是根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件的第一鰭形有源區(qū)的放大剖面圖；
[0012]圖4B是根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件的第二鰭形有源區(qū)的放大剖面圖；
[0013]圖5是根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件的平面布局圖；
[0014]圖6是根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件的平面布局圖；
[0015]圖7A至圖7H是示出了制造根據(jù)本發(fā)明構(gòu)思的集成電路器件的方法的截面圖；
[0016]圖8是根據(jù)本發(fā)明構(gòu)思的實施例的存儲器模塊的平面圖；
[0017]圖9是示出了根據(jù)本發(fā)明構(gòu)思的實施例的包括顯示器驅(qū)動器IC(DDI)的顯示設備的示意性框圖；
[0018]圖10是示出了根據(jù)本發(fā)明構(gòu)思的實施例的互補金屬氧化物半導體(CMOS)反相器的電路圖；
[0019]圖11是示出了根據(jù)本發(fā)明構(gòu)思的實施例的CMOS靜態(tài)隨機存取存儲器(SRAM)裝置的電路圖；
[0020]圖12是示出了根據(jù)本發(fā)明構(gòu)思的實施例的CMOSNAND電路的電路圖；
[0021]圖13是示出了根據(jù)本發(fā)明構(gòu)思的實施例的電子系統(tǒng)的框圖；以及
[0022]圖14是示出了根據(jù)本發(fā)明構(gòu)思的實施例的電子系統(tǒng)的框圖。
【具體實施方式】
[0023]在下文中，將參考示出了本發(fā)明的示例性實施例的附圖更加充分地描述本發(fā)明構(gòu)思。在附圖中，相同的元件標記有相同的附圖標記，并且將省略對其重復說明。
[0024]然而，本發(fā)明構(gòu)思可以實現(xiàn)為多種不同形式，并且不應當解釋為限于在此所闡述的示例性實施例。相反，提供這些實施例是為了使得本公開將是徹底和完整的，并且將向本領域普通技術(shù)人員完整地傳達本發(fā)明的范圍。
[0025]在本說明書中，使用諸如“第一”、“第二”等術(shù)語來描述各種元件、區(qū)、層和/或部件。然而，顯而易見的是，這些元件、區(qū)、層和/或部件不由這些術(shù)語所限定。這些術(shù)語不應解釋為指明任何特定的順序或者一個元件是否處于上面或下面或者是較高級的或較低級的，而是僅用于將一個元件、區(qū)、層或部件與另一個元件、區(qū)、層或部件區(qū)分開。因此，將要描述的第一元件、第一區(qū)、第一層或第一部件也可被稱作第二元件、第二區(qū)、第二層或第二部件，而沒有背離本發(fā)明構(gòu)思的指教。例如，在不脫離本發(fā)明構(gòu)思的范圍的情況下，第一部件可以被稱作第二部件，而類似地，第二部件可以被稱作第一部件。
[0026]除外另外進行限定，否則在本說明書中使用的所有術(shù)語(包括技術(shù)術(shù)語和科學術(shù)語)具有與本發(fā)明構(gòu)思所屬領域的普通技術(shù)人員通常理解的含義相同的含義。除非本文中明確這樣定義，否則諸如通用在詞典中使用和定義的那些術(shù)語應該被解釋為具有與它們在相關技術(shù)的上下文中的含義一致的含義，而不應該按照理想化或過于正式的含義解釋這些術(shù)語。
[0027]當以另一方式實現(xiàn)一個實施例時，預定的工藝順序可以與所描述的一種方式不同。例如，連續(xù)描述的兩個工藝可以實質(zhì)上同時來執(zhí)行，或者可以按照與描述的順序相反的順序來執(zhí)行。
[0028]在附圖中，例如，根據(jù)制造工藝和/或容差，所示的元件的形狀會改變。因此，本發(fā)明構(gòu)思不應被解釋為限于本文所闡述的各實施例，而是應當包括例如由于制造過程中所造成的形狀方面的變化。如本文所使用的那樣，術(shù)語“和/或”包括相關所列項目中的一個或多個的任意和全部組合。
[0029]圖1是根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件100的平面布局圖。
[0030]參考圖1，集成電路器件100可以包括第一區(qū)I和第二區(qū)II。
[0031]第一區(qū)I和第二區(qū)II可彼此相鄰或者可彼此分離。在一些實施例中，第一區(qū)I和第二區(qū)II可執(zhí)行相同或相似的功能。在一些實施例中，第一區(qū)I和第二區(qū)II可執(zhí)行不同的功能。例如，第一區(qū)I可以作為邏輯區(qū)的一部分，第二區(qū)II可以作為邏輯區(qū)的另一部分。在一些實施例中，第一區(qū)I可為選自存儲器區(qū)和非存儲器區(qū)中的一個區(qū)，而第二區(qū)II可為選自存儲器區(qū)和非存儲器區(qū)中的另一個區(qū)。
[0032]邏輯區(qū)可以包括各種類型的邏輯單元，其包括諸如晶體管、寄存器等多個電路元件作為執(zhí)行期望邏輯功能的標準單元(例如，緩沖器)。例如，邏輯單元可以包括AND、NAND、0R、N0R、X0R(異或)、XN0R(異或非)、INV(反相器)、ADD(加法器)、BUF(緩沖器)、DLY(延遲)、
INVERTER)、D觸發(fā)器、復位觸發(fā)器、主從觸發(fā)器、鎖存器等。然而，上述各單元僅僅是示例，根據(jù)本發(fā)明的邏輯單元不限于此。
[0033]存儲器區(qū)可以包括SRAM區(qū)、DRAM區(qū)、MRAM區(qū)、RRAM區(qū)或PRAM區(qū)。非存儲器區(qū)可以包括邏輯區(qū)。
[0034]集成電路器件100的第一區(qū)I可以包括彼此相鄰并在直線方向上延伸的一對鰭形有源區(qū)FAl和FA2以及延伸為與所述一對鰭形有源區(qū)FAl和FA2交叉的多個第一常規(guī)柵極NGA。第一鰭形晶體管TRl可以形成在所述一對第一鰭形有源區(qū)FAl和FA2與所述多個第一常規(guī)柵極NGA彼此交叉的任何位置。
[0035]所述一對第一鰭形有源區(qū)FAl和FA2可以彼此分離，并且可以通過形成在它們之間的鰭分隔區(qū)FS中的鰭分隔絕緣膜120分隔開。鰭分隔絕緣膜120可以在與所述多個第一常規(guī)柵極NGA平行的方向上延伸。偽柵極DG可以形成在位于一對常規(guī)柵極NGA之間的鰭分隔絕緣膜120上。偽柵極DG可以形成為與鰭分隔絕緣膜120垂直地重疊，并且可以在與所述多個第一常規(guī)柵極NGA平行的方向上延伸。
[0036]集成電路器件100的第二區(qū)II可以包括第二鰭形有源區(qū)FB和延伸為與第二鰭形有源區(qū)FB交叉的第二常規(guī)柵極NGB。第二鰭形晶體管TR2可以形成在第二鰭形有源區(qū)FB與第二常規(guī)柵極NGB交叉的位置處。
[0037]在圖1中，在第一區(qū)I中示出了一對第一鰭形有源區(qū)FAl和FA2，并且在第二區(qū)II中示出了單個第二鰭形有源區(qū)FB，但是本發(fā)明不限于此。例如，可以在第一區(qū)I和第二區(qū)II的每一個中形成兩個或更多的鰭形有源區(qū)，并且所述兩個或更多的鰭形有源區(qū)的數(shù)量并沒有特別限定。
[0038]圖2是沿圖1的線2A-2A’和線2B-2B’截取的集成電路器件的剖面圖。圖3是沿圖1的線3A-3A’、線3B-3B’和線3C-3C’截取的集成電路器件的剖面圖。
[0039]在所述一對第一鰭形有源區(qū)FAl和FA2之中，在下面提供的第一鰭形有源區(qū)FAl的詳細描述可以應用于第一鰭形有源區(qū)FA2。在一些實施例中，所述一對第一鰭形有源區(qū)FAl和FA2可以具有關于鰭分隔絕緣膜120的對角線形狀。
[0040]參考圖1至圖3，形成在集成電路器件100的第一區(qū)I中的第一鰭形有源區(qū)FAl可以在垂直于襯底110的主表面IlOM的第一方向(Z方向)上從襯底110突出。第一鰭形有源區(qū)FAl可以在襯底110上在垂直于第一方向(Z方向)的第二方向(X方向)上延伸。第一鰭形有源區(qū)FAl可以包括第一基部BI和第一頂部Tl，第一基部BI具有被第一器件隔離膜112覆蓋的側(cè)壁，第一頂部Tl在第一方向(Z方向)上從第一基部BI延伸并且從第一器件隔離膜112突出。
[0041]如圖3所示，在第一區(qū)I中，第一鰭形有源區(qū)FAl的第一頂部Tl的最上面部分的高度與鰭分隔絕緣膜120的頂表面的高度之間的差△ H可大于O。換言之，鰭分隔絕緣膜120的頂表面的高度可以大于第一鰭形有源區(qū)FAl的最上面部分的高度。然而，本發(fā)明構(gòu)思不限于圖3所示。例如，在第一區(qū)I中，第一鰭形有源區(qū)FAl的最上面部分的高度和鰭分隔絕緣膜120的頂表面的高度可以大致相同。
[0042]形成在集成電路器件100的第二區(qū)II中的第二鰭形有源區(qū)FB可以在垂直于襯底110的主表面IlOM的第一方向(Z方向)上從襯底110突出。第二鰭形有源區(qū)FB可以在襯底110上在垂直于第一方向(Z方向)的第二方向(X方向)上延伸。第二鰭形有源區(qū)FB可以包括第二基部B2和第二頂部T2，第二基部B2具有被第二器件隔離膜114覆蓋的側(cè)壁，第二頂部T2在第一方向(Z方向)上從第二基部B2延伸并且從第二器件隔離膜114突出。
[0043]襯底110可包括諸如Si或Ge之類的半導體，或者可包括諸如SiGe、SiC、GaAs、InAs或InP之類的化合物半導體。作為另一示例，襯底110可具有絕緣體上硅(SOI)結(jié)構(gòu)。襯底110可包括導電區(qū)，例如，雜質(zhì)摻雜的阱或雜質(zhì)摻雜的結(jié)構(gòu)。一對第一鰭形有源區(qū)FAl和FA2以及第二鰭形有源區(qū)FB可以通過蝕刻襯底110的一部分形成，并且可以由與襯底110的材料相同的材料形成。
[0044]第一器件隔離膜112和第二器件隔離膜114中的每一個可以包括氧化物膜、氮化物膜或者它們的組合。
[0045]形成在第一區(qū)I中的第一鰭形有源區(qū)FAl的第一基部BI和形成在第二區(qū)II中的第二鰭形有源區(qū)FB的第二基部B2可以具有大致相同的形狀。例如，第一基部BI的底表面的寬度BWl和第二基部B2的底表面的寬度BW2可大致相同。第一基部BI的高度BHl和第二基部B2的高度BH2可大致相同。
[0046]如圖2所示，形成在第一區(qū)I中的第一鰭形有源區(qū)FAl的第一頂部Tl可包括從第一基部BI開始在第一方向(Z方向)上順序排列并且為單一結(jié)構(gòu)的第一下部有源區(qū)132、第一中部有源區(qū)134、第一上部有源區(qū)136和第一末端有源區(qū)138。例如，在一些實施例中，可以從提供相應有源區(qū)的材料來蝕刻第一頂部Tl。
[0047]在第一區(qū)I中，第一下部有源區(qū)132可位于第一基部BI上的第一水平高度LV1。第一中部有源區(qū)134可位于在第一基部BI上高于第一水平高度LVl的第二水平高度LV2。第一上部有源區(qū)136可位于第一基部BI上高于第二水平高度LV2的第三水平高度LV3。第一末端有源區(qū)138可位于第一基部BI上高于第三水平高度LV3的第四水平高度LV4。
[0048]圖4A是根據(jù)本發(fā)明構(gòu)思的實施例參照圖1至圖3描述的一對第一鰭形有源區(qū)FAl和FA2之中的第一鰭形有源區(qū)FAl的放大剖面圖。
[0049]圖4A示出了一對第一鰭形有源區(qū)FAl和FA2之中的第一鰭形有源區(qū)FAl。第一鰭形有源區(qū)FAl的描述可應用于其他第一鰭形有源區(qū)FA2的描述。
[0050]參考圖4A，在第一鰭形有源區(qū)FAl中，第一下部有源區(qū)132可在第一方向(Z方向)上位于第一基部BI之上或從第一基部BI突出，并且具有第一傾斜側(cè)壁SA1，其延伸以具有第一傾角ΘΑ1。在此方面，第一區(qū)I中的“傾角”表示相對于與襯底110的主表面IlOM垂直的方向和第一鰭形有源區(qū)FAl的傾斜側(cè)壁而測量的角度，所述與襯底110的主表面IlOM垂直的方向在與第一鰭形有源區(qū)FAl延伸的方向相同的方向上延伸(例如，X-Z平面)。第一下部有源區(qū)132可具有第一高度HAl。
[0051]第一中部有源區(qū)134可在第一方向(Z方向)上位于第一下部有源區(qū)132之上或從第一下部有源區(qū)132突出，并且具有第二傾斜側(cè)壁SA2，其延伸以具有小于第一傾角ΘΑ1的第二傾角ΘΑ2。第一中部有源區(qū)134可具有第二高度HA2。在一些實施例中，第一中部有源區(qū)134的第二高度HA2可大于第一下部有源區(qū)132的第一高度HA1。
[0052]第一上部有源區(qū)136可在第一方向(Z方向)上位于第一中部有源區(qū)134之上或從第一中部有源區(qū)134突出，并且具有第三傾斜側(cè)壁SA3，其延伸以具有大于第二傾角ΘΑ2的第三傾角ΘΑ3。第一上部有源區(qū)136可具有第三高度HA3。在一些實施例中，第一上部有源區(qū)136的第三高度HA3可小于第一中部有源區(qū)134的第二高度HA2。
[0053]第一末端有源區(qū)138可在第一方向(Z方向)上位于第一上部有源區(qū)136之上或從第一上部有源區(qū)136突出，并且具有圓形上表面RA或者至少一些部分(諸如邊緣)為圓形。第一末端有源區(qū)138可具有第四高度HA4。第一末端有源區(qū)138的圓形上表面RA可以具有根據(jù)第一末端有源區(qū)138的第一末端寬度TWl和第四高度HA4確定的預定曲率半徑。
[0054]在一些實施例中，第二傾斜側(cè)壁SA2在第一中部有源區(qū)134中可以具有等于或大于O度并且小于第一傾角ΘΑ1的第二傾角ΘΑ2(0° < ΘΑ2<ΘΑ1)。在此方面，第二傾角ΘΑ2為O度的情況可以表示第二傾斜側(cè)壁SA2在垂直于襯底110的主表面IlOM的平面(例如，X-Z平面)上延伸。
[0055]第一基部BI可具有第四傾斜側(cè)壁SA4，其相對于第一方向(Ζ方向)以第四傾角ΘΑ4延伸(ΘΑ4<ΘΑ1)。如圖2和圖3所示，第一基部BI的第四傾斜側(cè)壁SA4可被第一器件隔離膜112覆蓋。在一些實施例中，第四傾斜側(cè)壁SA4被第一器件隔離膜112完全覆蓋。
[0056]在第一區(qū)I的第一鰭形有源區(qū)FAl中，第一下部有源區(qū)132的底表面(或部分)132L在第一鰭形有源區(qū)FAl的寬度方向(Y方向)上可具有第一寬度WA1。第一寬度WAl可小于第一基部BI的底表面(或部分)BlL的寬度BWl (WAKBWl)。第一中部有源區(qū)134的底表面(或部分)134L在第一鰭形有源區(qū)FAl的寬度方向(Y方向)上可具有小于第一寬度WAl的第二寬度WA2(WA2<WA1)。第一上部有源區(qū)136的底表面(或部分)136L在第一鰭形有源區(qū)FAl的寬度方向(Y方向)上可具有小于第二寬度WA2的第三寬度WA3(WA3<WA2)。第一末端有源區(qū)138的底表面(或部分)138L在第一鰭形有源區(qū)FAl的寬度方向(Y方向)上可具有小于第三寬度WA3的第一末端寬度TWl (TWl <WA3)。在一些實施例中，各部分132L、134L、136L和138L可對應于定義各個傾角ΘΑ1、ΘΑ2和ΘΑ3的部位。
[0057]在一些實施例中，第一鰭形有源區(qū)FAl可具有相對較高的高寬比，并且其高度FHl可為第一基部BI的底表面BlL的寬度BWl的至少4倍。在一些實施例中，從第一下部有源區(qū)132的底表面132L到第一末端有源區(qū)138的頂點的高度THl可以為第一下部有源區(qū)132的底表面132L的第一寬度WAl的至少3倍。
[0058]在一些實施例中，第一末端有源區(qū)138的第四高度ΗΑ4可小于第一下部有源區(qū)132的第一高度HAl、第一中部有源區(qū)134的第二高度ΗΑ2和第一上部有源區(qū)136的第三高度ΗΑ3中的至少一個。
[0059]如圖3所示，集成電路器件100的第一區(qū)I的第一鰭形晶體管TRl可以包括覆蓋第一鰭形有源區(qū)FAl的第一頂部Tl的第一柵極介電膜152以及覆蓋第一鰭形有源區(qū)FAl的第一頂部Tl的第一柵線162，第一柵極介電膜152置于第一鰭形有源區(qū)FAl的第一頂部Tl和第一柵線162之間。第一柵線162可以包括圖1中示出的第一常規(guī)柵極NGA。
[0060]第一柵極介電膜152可延伸以覆蓋第一頂部Tl的第一傾斜側(cè)壁SA1、第二傾斜側(cè)壁SA2、第三傾斜側(cè)壁SA3和圓形上表面RA。第一柵線162可覆蓋第一頂部Tl的第一傾斜側(cè)壁SA1、第二傾斜側(cè)壁SA2、第三傾斜側(cè)壁SA3和圓形上表面RA，第一柵極介電膜152置于第一柵線與第一頂部Tl的第一傾斜側(cè)壁SAl、第二傾斜側(cè)壁SA2、第三傾斜側(cè)壁SA3和圓形上表面RA之間。
[0061 ] 參考圖1至圖3，形成在第二區(qū)11中的第二鰭形有源區(qū)FB的第二頂部T2可包括在第一方向(Z方向)上順序排列在第二基部B2上并且彼此一體化連接為單一結(jié)構(gòu)的第二下部有源區(qū)142、第二中部有源區(qū)144、第二上部有源區(qū)146和第二末端有源區(qū)148。例如，在一些實施例中，從襯底110的有源區(qū)形成第二頂部T2以具有所示出的輪廓。
[0062]第二下部有源區(qū)142可位于第一水平高度LVl，其與第一下部有源區(qū)132的第一水平高度LVl是相同的水平高度。第二中部有源區(qū)144可位于第二水平高度LV2，其與第一中部有源區(qū)134的第二水平高度LV2是相同的水平高度。第二上部有源區(qū)146可位于第三水平高度LV3，其與第一上部有源區(qū)136的第三水平高度LV3是相同的水平高度。第二末端有源區(qū)148可位于第四水平高度LV4，其與第一末端有源區(qū)138的第四水平高度LV4是相同的水平高度。
[0063]圖4B是根據(jù)本發(fā)明構(gòu)思的實施例參照圖1至圖3描述的第二鰭形有源區(qū)FB的放大剖面圖。
[0064]參考圖4B，在第二鰭形有源區(qū)FB中，第二下部有源區(qū)142可在第一方向(Z方向)上位于第二基部B2之上或從第二基部B2突出，并且具有第一傾斜側(cè)壁SBl，其具有第一傾角ΘBI。在此方面，第二區(qū)II中的“傾角”表示相對于與襯底110的主表面IlOM垂直的方向和第二鰭形有源區(qū)FB的傾斜側(cè)壁而測量的角度，所述與襯底110的主表面IlOM垂直的方向在與第二鰭形有源區(qū)FB延伸的方向相同的方向上延伸(例如，X-Z平面)。第二下部有源區(qū)142可具有第一高度HBl。
[0065]第二下部有源區(qū)142中包括的第一傾斜側(cè)壁SBl的第一傾角ΘΒ1可小于形成在第一區(qū)I內(nèi)的第一下部有源區(qū)132中包括的第一傾斜側(cè)壁SAl的第一傾角ΘΑ1(參見圖4Α)(ΘΒ1<ΘAl)。
[0066]第二中部有源區(qū)144可在第一方向(Ζ方向)上位于第二下部有源區(qū)142之上或從第二下部有源區(qū)142突出，并且具有第二傾斜側(cè)壁SB2，其具有小于第一傾角ΘΒ1的第二傾角ΘΒ2。第二中部有源區(qū)144中包括的第二傾斜側(cè)壁SB2的第二傾角ΘΒ2可小于形成在第一區(qū)I內(nèi)的第一中部有源區(qū)134中包括的第二傾斜側(cè)壁SA2的第二傾角ΘΑ2(參見圖4Α)(ΘΒ2<ΘΑ2)。在一些實施例中，第二中部有源區(qū)144中包括的第二傾斜側(cè)壁SB2的第二傾角ΘΒ2可為O度。第二中部有源區(qū)144可具有第二高度ΗΒ2。在一些實施例中，第二中部有源區(qū)144的第二高度ΗΒ2可大于第二下部有源區(qū)142的第一高度ΗΒ1(ΗΒ1<ΗΒ2)。
[0067]第二上部有源區(qū)146可在第一方向(Ζ方向)上位于第二中部有源區(qū)144之上或從第二中部有源區(qū)144突出，并且具有第三傾斜側(cè)壁SB3，其具有大于第二傾角ΘΒ2的第三傾角θΒ3。在一些實施例中，第二上部有源區(qū)146中包括的第三傾斜側(cè)壁SB3的第三傾角ΘΒ3可小于形成在第一區(qū)I內(nèi)的第一上部有源區(qū)136中包括的第三傾斜側(cè)壁SA3的第三傾角ΘΑ3。第二上部有源區(qū)146可具有第三高度ΗΒ3。在一些實施例中，第二上部有源區(qū)146的第三高度ΗΒ3可小于或等于第二中部有源區(qū)144的第二高度ΗΒ2(ΗΒ3 < ΗΒ2)。
[0068]第二末端有源區(qū)148可在第一方向(Ζ方向)上位于第二上部有源區(qū)146之上或從第二上部有源區(qū)146突出，并且具有圓形上表面RB或者至少一些部分(諸如邊緣)為圓形。第二末端有源區(qū)148可具有第四高度ΗΒ4。第二末端有源區(qū)148的圓形上表面RB可以具有根據(jù)第二末端有源區(qū)148的第二末端寬度TW2和第四高度ΗΒ4確定的預定曲率半徑。在一些實施例中，第二末端有源區(qū)148的圓形上表面RB的曲率半徑可大于第一末端有源區(qū)138的圓形上表面RA的曲率半徑。
[0069]在一些實施例中，第二傾斜側(cè)壁SB2在第二中部有源區(qū)144中可以具有等于或大于O度并且從小于第一傾角ΘΒ1的范圍內(nèi)選擇的第二傾角ΘΒ2(即，0° <ΘΒ2<ΘΒ1)。在此方面，第二傾角ΘΒ2為O度的情況可以表示第二傾斜側(cè)壁SB2在垂直于襯底110的主表面IlOM的平面(例如，X-Z平面)上在第一方向(Z方向)上延伸。
[0070]第二基部Β2可具有第四傾斜側(cè)壁SB4，其相對于第一方向(Ζ方向)以第四傾角ΘΒ4延伸(ΘΒ4<ΘΒ1)。如圖2和圖3所示，第二基部Β2的第四傾斜側(cè)壁SB4可被第二器件隔離膜114至少部分地覆蓋。在一些實施例中，第四傾斜側(cè)壁SB4被第二器件隔離膜114完全覆蓋。
[0071]在第二鰭形有源區(qū)FB中，第二下部有源區(qū)142的底表面(或部分)142L在第二鰭形有源區(qū)FB的寬度方向(Y方向)上可具有第一寬度WBl。第一寬度WBl可小于第二基部Β2的底表面821^的寬度8胃2('^1<8￥2)。
[0072]在第二鰭形有源區(qū)FB中，第二中部有源區(qū)144的底表面(或部分)144L在第二鰭形有源區(qū)FB的寬度方向(Y方向)上可具有小于第一寬度WBl的第二寬度WB2(WB2<WB1)。第二鰭形有源區(qū)FB中包括的第二中部有源區(qū)144的第二寬度WB2可以大于第一鰭形有源區(qū)FAl的第一中部有源區(qū)134的第二寬度￥六2(￥六2<￥82)。
[0073]在第二鰭形有源區(qū)FB中，第二上部有源區(qū)146的底表面(或部分)146L在第二鰭形有源區(qū)FB的寬度方向(Y方向)上可具有小于或等于第二寬度WB2的第三寬度WB3(WB3<WB2)。第二上部有源區(qū)146的第三寬度WB3可以大于形成在第一區(qū)I中的第一上部有源區(qū)136的第三寬度胃々3('^3<'^3)。
[0074]在第二鰭形有源區(qū)FB中，第二末端有源區(qū)148的底表面(或部分)148L在第二鰭形有源區(qū)FB的寬度方向(Y方向)上可具有小于第三寬度WB3的第二末端寬度TW2。第二末端有源區(qū)148的第二末端寬度TW2可以大于形成在第一區(qū)I中的第一末端有源區(qū)138的第一末端寬度 TW1(參見圖 4A)(TW1<TW2)。
[0075]在一些實施例中，第二鰭形有源區(qū)FB可具有相對較高的高寬比，并且其高度FH2可為第二基部B2的底表面(或部分)B2L的寬度BW2的至少4倍。在一些實施例中，從第二下部有源區(qū)142的底表面(或部分)142L到第二末端有源區(qū)148的頂點的高度TH2可為第二下部有源區(qū)142的底表面142L的第一寬度WBl的至少3倍。
[0076]在一些實施例中，第二末端有源區(qū)148在第一方向(Z方向)上的第四高度HB4可小于第二下部有源區(qū)142的第一高度HB1、第二中部有源區(qū)144的第二高度HB2和第二上部有源區(qū)146的第三高度HB3中的至少一個。
[0077]如圖3所示，集成電路器件100的第二區(qū)II的第二鰭形晶體管TR2可以包括覆蓋第二鰭形有源區(qū)FB的第二頂部T2的第二柵極介電膜154以及覆蓋第二鰭形有源區(qū)FB的第二頂部T2的第二柵線164，第二柵極介電膜154置于第二鰭形有源區(qū)FB的第二頂部T2和第二柵線164之間。第二柵線164可以包括圖1中示出的第二常規(guī)柵極NGB。
[0078]第二柵極介電膜154可延伸以覆蓋第二頂部T2的第一傾斜側(cè)壁SB1、第二傾斜側(cè)壁SB2、第三傾斜側(cè)壁SB3和圓形上表面RB。第二柵線164可覆蓋第二頂部T2的第一傾斜側(cè)壁SB1、第二傾斜側(cè)壁SB2、第三傾斜側(cè)壁SB3和圓形上表面RB，第二柵極介電膜154置于第二柵線與第二頂部T2的第一傾斜側(cè)壁SBl、第二傾斜側(cè)壁SB2、第三傾斜側(cè)壁SB3和圓形上表面RB之間。
[0079]在一些實施例中，第一柵極介電膜152和第二柵極介電膜154中的每一個可以由氧化硅層、高k介電層或其組合形成。高k介電層可由其介電常數(shù)比氧化硅層的介電常數(shù)更高的材料形成。例如，第一柵極介電膜152和第二柵極介電膜154可具有約10至約25的介電常數(shù)。高k介電層可由選自氧化給、氮氧化給、氧化給娃、氧化鑭、氧化鑭鋁、氧化錯、氧化錯娃、氧化鉭、氧化鈦、氧化鋇鎖鈦、氧化鋇鈦、氧化鎖鈦、氧化乾、氧化鋁、氧化鉛鈧鉭、銀酸鉛鋅及其組合的材料形成，但不限于此?？墒褂迷訉映练e(ALD)工藝、化學氣相沉積(CVD)工藝或者物理氣相沉積(PVD)工藝來形成第一柵極介電膜152和第二柵極介電膜154。在一些實施例中，第一柵極介電膜152和第二柵極介電膜154可具有相同的堆疊結(jié)構(gòu)。在一些實施例中，第一柵極介電膜152和第二柵極介電膜154可具有不同的堆疊結(jié)構(gòu)。
[0080]第一柵線162和第二柵線164可包括用于調(diào)節(jié)功函數(shù)的含金屬層和用于填充形成在含金屬層的上部中的空間的間隙填充含金屬層。在一些實施例中，第一柵線162和第二柵線164可具有在其中順序堆疊金屬氮化物層、金屬層、導電封蓋層和間隙填充金屬膜的結(jié)構(gòu)。金屬氮化物層和金屬層可包括從由T1、W、Ru、Nb、Mo、Hf、N1、Co、Pt、Yb、Tb、Dy、Er和Pd構(gòu)成的組中選擇的至少一種?？墒褂肁LD工藝、金屬有機ALD(MOALD)工藝或者金屬有機CVD(MOCVD)工藝來形成金屬氮化物層和金屬層中的每一個。導電封蓋層可用作防止金屬層的表面氧化的保護層。當在金屬層上沉積其他導電層時，導電封蓋層可用作有助于沉積的潤濕層?？捎芍T如TiN或TaN或其組合的金屬氮化物形成導電封蓋層，但不限于此。間隙填充金屬膜可在導電封蓋層上延伸。間隙填充金屬膜可由W膜形成?？墒褂肁LD工藝、CVD工藝或PVD工藝形成間隙填充金屬膜。間隙填充金屬膜可以填充由導電封蓋層的上表面上的階梯部分形成的凹陷空間，而沒有空隙。
[0081]如圖1所示，在第一區(qū)I中，第一源極/漏極區(qū)172可形成在第一鰭形有源區(qū)FAl和FA2之中的第一常規(guī)柵極NGA的兩側(cè)。在第二區(qū)II中，第二源極/漏極區(qū)174可形成在第二鰭形有源區(qū)FB當中的第二常規(guī)柵極NGB的兩側(cè)。
[0082]在一些實施例中，第一源極/漏極區(qū)172和第二源極/漏極區(qū)174中的至少一個可包括形成在第一鰭形有源區(qū)FAl和FA2以及第二鰭形有源區(qū)FB的一部分中的雜質(zhì)離子注入?yún)^(qū)。在一些實施例中，第一源極/漏極區(qū)172和第二源極/漏極區(qū)174中的至少一個可包括從第一鰭形有源區(qū)FAl和FA2以及第二鰭形有源區(qū)FB外延生長的半導體層。第一源極/漏極區(qū)172和第二源極/漏極區(qū)174中的至少一個可包括具有多個外延生長的SiGe層的嵌入式SiGe結(jié)構(gòu)、外延生長的Si層或者外延生長的SiC層。
[0083]如以上參考圖1至圖4B所描述的那樣，集成電路器件100可包括各個鰭形有源區(qū)，所述鰭形有源區(qū)具有根據(jù)形成在第一區(qū)I和第二區(qū)II中的每個器件的結(jié)構(gòu)和特性而選擇的不同形狀，從而易于控制大規(guī)模鰭式場效應晶體管(FET)中的漏電流、改進FET的性能，并且易于實現(xiàn)在第一區(qū)I和第二區(qū)II中執(zhí)行不同功能的多柵極晶體管。
[0084]圖5是根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件200的平面布局圖。
[0085]參考圖5，集成電路器件200可包括第一區(qū)I和第二區(qū)II。
[0086]多對第一鰭形有源區(qū)FCl和FC2在集成電路器件200的第一區(qū)I中在直線方向上彼此相鄰并對齊。多對第一鰭形有源區(qū)FCl和FC2可設置為彼此分離并且彼此平行延伸。一個第一鰭形有源區(qū)FCl和一個第一鰭形有源區(qū)FC2可布置在直線方向上，在它們之間的鰭分隔區(qū)FS中形成有鰭分隔絕緣膜120和偽柵極DG。
[0087]在第一區(qū)I中，多個第一常規(guī)柵極NGA可以在與多個第一鰭形有源區(qū)FCl或FC2交叉的方向上延伸。多個第一鰭形有源區(qū)FCl和多個第一鰭形有源區(qū)FC2具有與針對參照圖1至圖3和圖4A的第一鰭形有源區(qū)FAl描述的構(gòu)造相同的構(gòu)造。
[0088]多個第二鰭形有源區(qū)FD可形成在集成電路器件200的第二區(qū)II中。多個第二鰭形有源區(qū)FD可設置為彼此分離并且彼此平行延伸。
[0089]在第二區(qū)II中，多個第二常規(guī)柵極NGB可在與多個第二鰭形有源區(qū)H)交叉的方向上延伸。多個第二鰭形有源區(qū)ro可具有與針對參照圖1至圖3和圖4B的第二鰭形有源區(qū)FB描述的構(gòu)造相同的構(gòu)造。
[0090]在一些實施例中，在集成電路器件200的第一區(qū)I和第二區(qū)II中，可通過調(diào)節(jié)多個第一鰭形有源區(qū)FCl和第一鰭形有源區(qū)FC2以及多個第二鰭形有源區(qū)FD中的每一個的數(shù)量來調(diào)節(jié)電流量。
[0091]在圖5中，第一常規(guī)柵極NGA中的一個可延伸為與第一區(qū)I中的三個第一鰭形有源區(qū)FCl或三個第一鰭形有源區(qū)FC2交叉，并且第二常規(guī)柵極NGB可延伸為與第二區(qū)11中的三個第二鰭形有源區(qū)H)交叉，但本發(fā)明構(gòu)思不限于此。例如，一個常規(guī)柵極可延伸為與第一區(qū)I和第二區(qū)II中的每一個中的兩個、四個或更多鰭形有源區(qū)交叉，并且不對與一個常規(guī)柵極交叉的鰭形有源區(qū)的數(shù)量進行限定。
[0092]圖6是根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件300的平面布局圖。
[0093]參考圖6，集成電路器件300可包括第一區(qū)I和第二區(qū)II。
[0094]兩個第一常規(guī)柵極NGA可在集成電路器件300的第一區(qū)I中在與一對第一鰭形有源區(qū)FAl和FA2交叉的方向上在一對第一鰭形有源區(qū)FAl和FA2上延伸，一對第一鰭形有源區(qū)FAl和FA2彼此相鄰并且在直線方向上延伸。
[0095]兩個第二常規(guī)柵極NGB可在集成電路器件300的第二區(qū)II中在與第二鰭形有源區(qū)FB交叉的方向上在第二鰭形有源區(qū)FB上延伸。
[0096]在圖6中，兩個第一常規(guī)柵極可在第一區(qū)I中在第一鰭形有源區(qū)FAl或FA2上延伸，并且兩個第二常規(guī)柵極NGB可在第二區(qū)II中在第二鰭形有源區(qū)FB上延伸，但本發(fā)明構(gòu)思不限于此。例如，三個或更多的常規(guī)有源區(qū)NGA和NGB可形成在第一鰭形有源區(qū)FAl和FA2以及第二鰭形有源區(qū)FB中的每一個上，并且不對常規(guī)柵極NGA和NGB的數(shù)量進行限定。
[0097]圖7A至圖7H是制造根據(jù)本發(fā)明構(gòu)思的集成電路器件100的方法的截面圖。圖7A至圖7H是沿著圖1的線3A-3A’、線3B-3B’和3C-3C’截取的集成電路器件100的剖面圖?，F(xiàn)在將參照圖7A至圖7H對制造圖1至圖4B所示的集成電路器件100的示例性方法進行說明。
[0098]參考圖7A，可制備包括第一區(qū)I和第二區(qū)II的襯底110。隨后，可去除襯底110的一部分，可在襯底110的第一區(qū)I中形成多個第一溝槽Rl，可在襯底110的第二區(qū)II中形成多個第二溝槽R2，并且可形成由多個第一溝槽Rl和多個第二溝槽R2限定的多個初始有源區(qū)Fl和F2。多個初始有源區(qū)Fl和F2可包括形成在第一區(qū)I中的第一初始有源區(qū)Fl和形成在第二區(qū)II中的第二初始有源區(qū)F2。
[0099]第一初始有源區(qū)Fl和第二初始有源區(qū)F2可在垂直于襯底110的主表面IlOM的方向(Z方向)上凸出，并可在X方向上延伸，并且可為鰭形。
[0100]在一些實施例中，為了形成多個第一溝槽Rl和多個第二溝槽R2，可形成多個掩模圖案，其覆蓋襯底110的上表面的要形成為有源區(qū)的部分，并且可使用多個掩模圖案作為蝕刻掩模對襯底110進行蝕刻。多個掩模圖案可具有在其中順序堆疊焊盤氧化物膜圖案和氮化物膜圖案的結(jié)構(gòu)，但不限于此。
[0101]參考圖7B，可在襯底110的第一區(qū)I和第二區(qū)II中形成分別填充多個第一溝槽Rl和多個第二溝槽R2的第一器件隔離膜112和第二器件隔離膜114。
[0102]第一器件隔離膜112和第二器件隔離膜114可具有平坦的上表面。在第一區(qū)I中，第一器件隔離膜112的上表面可設置在與第一初始有源區(qū)Fl的上表面相同的水平高度。在第二區(qū)II中，第二器件隔離膜114的上表面可設置在與第二初始有源區(qū)F2的上表面相同的水平高度。
[0103]在一些實施例中，第一器件隔離膜112和第二器件隔離膜114可包括氧化物膜、氮化物膜或它們的組合，但不限于此。
[0104]參考圖7C，可形成硬掩模圖案710，以覆蓋第一初始有源區(qū)Fl和第二初始有源區(qū)F2的暴露的上表面以及第一器件隔離膜112和第二器件隔離膜114的暴露的上表面中的每一個以及第一區(qū)I的鰭分隔區(qū)FS。
[0105]可以在硬掩模圖案710中形成暴露第一區(qū)I的鰭分隔區(qū)FS的開口710H?？捎上鄬τ诘谝怀跏加性磪^(qū)Fl和第二初始有源區(qū)F2以及第一器件隔離膜112和第二器件隔離膜114具有蝕刻選擇性的材料形成硬掩模圖案710。例如，硬掩模圖案710可包括氮化物膜、旋涂硬掩模(SOH)或其組合，但不限于此?？墒褂霉饪坦に囆纬捎惭谀D案710。
[0106]參考圖7D，可通過使用圖7C的結(jié)果的硬掩模圖案710作為蝕刻掩模而以預定厚度去除第一初始有源區(qū)Fl和第一器件隔離膜112通過硬掩模圖案710的開口 710H暴露的部分，在鰭分隔區(qū)FS中形成鰭分隔溝槽720。
[0107]在圖7D中，可以將鰭分隔溝槽720形成為使得襯底110上的鰭分隔溝槽720的底表面高于第一溝槽Rl的底表面，但本發(fā)明構(gòu)思不限于此。例如，在一些實施例中，鰭分隔溝槽720的底表面的水平高度可以低于或等于第一溝槽Rl的底表面的水平高度。
[0108]參考圖7E，可以在第一區(qū)I中形成填充鰭分隔溝槽720和硬掩模圖案710的開口71OH的絕緣膜730。
[0109]絕緣膜730用于通過后續(xù)工藝形成圖1至圖3所示的鰭分隔絕緣膜120，并且可包括氧化物膜、氮化物膜或其組合，但絕緣膜730的材料不限于此。
[0110]在形成絕緣膜730的示例性處理期間，在填充鰭分隔溝槽720和硬掩模圖案710的開口 710H的同時，可以沉積絕緣材料以覆蓋硬掩模圖案710的上表面。隨后，可去除一部分沉積的絕緣材料以使得硬掩模圖案710的上表面暴露出來，從而形成具有平坦上表面的絕緣膜730。
[0111]參考圖7F，可通過從圖7E的結(jié)果去除硬掩模圖案710，來在第一區(qū)I和第二區(qū)11(除了第一區(qū)I的鰭分隔區(qū)FS之外)中暴露第一初始有源區(qū)Fl和第二初始有源區(qū)F2的上表面以及第一器件隔離膜112和第二器件隔離膜114的上表面。
[0112]參考圖7G，可通過從圖7F所示的第一器件隔離膜112和第二器件隔離膜114的上表面去除第一器件隔離膜112和第二器件隔離膜114的一部分而針對第一器件隔離膜112和第二器件隔離膜114執(zhí)行凹進處理。在針對第一器件隔離膜112和第二器件隔離膜114的凹進處理期間，可以去除在第一區(qū)I的鰭分隔區(qū)FS中形成的絕緣膜的上部。
[0113]在一些實施例中，可以使用干法蝕刻工藝、濕法蝕刻工藝或者結(jié)合了干法蝕刻工藝和濕法蝕刻工藝的蝕刻工藝來執(zhí)行針對第一器件隔離膜112和第二器件隔離膜114的凹進處理。針對第一器件隔離膜112和第二器件隔離膜114的凹進處理以及去除絕緣膜730的上部的處理可同時執(zhí)行。為此，可以使用例如反應離子蝕刻(RIE)工藝的干法蝕刻工藝。
[0114]在針對第一器件隔離膜112和第二器件隔離膜114執(zhí)行凹進處理期間，會消耗在第一區(qū)I和第二區(qū)II中暴露的第一初始有源區(qū)Fl和第二初始有源區(qū)F2的上表面的一部分，這是因為第一初始有源區(qū)Fl和第二初始有源區(qū)F2的上表面會暴露于蝕刻氣氛和/或清潔氣氛，并相應地由于氧化和/或清潔而消耗。
[0115]因此，可在第一區(qū)I的鰭分隔區(qū)FS中形成包括絕緣膜730的剩余部分的鰭分隔絕緣膜120?？梢栽诘谝粎^(qū)I除鰭分隔區(qū)FS之外的區(qū)中消耗由虛線表示的第一初始有源區(qū)Fl的上表面的一部分，從而可以得到參考圖1至圖3和圖4A描述的第一鰭形有源區(qū)FA1，并且可以暴露第一鰭形有源區(qū)FAl的第一頂部Tl。可以在第二區(qū)II中消耗由虛線表示的第二初始有源區(qū)F2的上表面的一部分，從而可以得到參考圖1至圖3和圖4B描述的第二鰭形有源區(qū)FB，并且可以暴露第二鰭形有源區(qū)FB的第二頂部T2。
[0116]具體而言，在從圖7F的結(jié)果去除第一器件隔離膜112和第二器件隔離膜114以及絕緣膜730的一部分中的每一個的期間，由于在凹進處理期間去除的第二器件隔離膜114的量會增加，因此在第二區(qū)II中，第二初始有源區(qū)F2的第二頂部T2的暴露區(qū)的大小會逐漸增大，并且與第二頂部T2的下側(cè)相比，第二頂部T2的上側(cè)會在第二區(qū)II的蝕刻氣氛750中暴露更長的時間段。在第二區(qū)II的蝕刻氣氛750下，第二頂部T2暴露在蝕刻氣氛750中的部分可從其外表面消耗到預定的厚度。因此，在第二頂部T2中可獲得其寬度和形狀與第二初始有源區(qū)F2的寬度和形狀不同的第二鰭形有源區(qū)FB。在蝕刻氣氛750下消耗的第二頂部T2外表面的量或厚度可朝向第二基部B2逐漸減少。
[0117]與第二區(qū)II不同，第一區(qū)I可在其中包括鰭分隔區(qū)FS。因此，類似于第二區(qū)II的是，由于在從圖7F的結(jié)果去除第一器件隔離膜112的一部分的處理期間去除的第一器件隔離膜112的量可增加，因此在第一區(qū)I中，第一初始有源區(qū)Fl的第一頂部Tl的暴露區(qū)的大小可逐漸增大，并且與第一頂部Tl的下側(cè)相比，第一頂部Tl的上側(cè)會在第一區(qū)I的蝕刻氣氛760中暴露更長的時間段。在第一區(qū)I的蝕刻氣氛760下，第一頂部TI暴露在第一區(qū)I的蝕刻氣氛760中的部分可從其外表面消耗到預定的厚度。另外，可從鰭分隔區(qū)FS去除絕緣膜730，這會影響第一區(qū)I的蝕刻氣氛760。即，當其厚度大于第一器件隔離膜112的厚度的絕緣膜730被干法蝕刻時，會分散與絕緣膜730的刻蝕相關的反應離子。分散的反應離子會在絕緣膜730周圍碰觸在第一初始有源區(qū)Fl中從第一器件隔離膜112突出的第一頂部Tl。第一區(qū)I的蝕刻氣氛760可包括反應離子，其通過使第一頂部Tl的消耗量增加而對第一頂部Tl的形狀產(chǎn)生影響，因此在第一區(qū)I的蝕刻氣氛760下消耗的第一初始有源區(qū)Fl的第一頂部Tl的外表面的量可大于在第二區(qū)II的蝕刻氣氛750下在不包括鰭分隔區(qū)FS的第二區(qū)II中消耗的第二頂部T2的量或厚度。第一頂部Tl在蝕刻氣氛760下消耗的外表面的量或厚度可朝向第一基部BI逐漸減少。
[0118]可在第一區(qū)I和第二區(qū)II中形成第一鰭形有源區(qū)FAl和第二鰭形有源區(qū)FB，可在第一區(qū)I的鰭分隔區(qū)FS中形成鰭分隔絕緣膜120，隨后，如圖7G所示，在第一區(qū)I中，鰭分隔絕緣膜120的上表面的高度可大于第一鰭形有源區(qū)FAl的最上面部分的高度。即，鰭分隔絕緣膜120的上表面的高度與第一鰭形有源區(qū)FAl的最上面部分的高度之間的差△ H可大于O。然而，本發(fā)明構(gòu)思不限于圖7G所示。例如，在第一區(qū)I中，第一鰭形有源區(qū)FAl的最上面部分的高度和鰭分隔絕緣膜120的上表面的高度可以大致相同。
[0119]當?shù)谝祸捫斡性磪^(qū)FAl的第一頂部Tl和第二鰭形有源區(qū)FB的第二頂部T2暴露在第一區(qū)I和第二區(qū)II中之后，可執(zhí)行注入雜質(zhì)離子的處理，該處理用于調(diào)節(jié)第一頂部Tl和第二頂部T2的閾值電壓。在注入用于調(diào)節(jié)閾值電壓的雜質(zhì)離子的工藝期間，在第一頂部Tl和第二頂部T2中形成NMOS晶體管的區(qū)中注入雜質(zhì)硼(B)離子，并且在形成PMOS晶體管的區(qū)中注入雜質(zhì)磷(P)或砷(As)。
[0120]參考圖7H，可形成順序覆蓋第一區(qū)I中暴露出的第一鰭形有源區(qū)FAl的第一頂部Tl的第一柵極介電膜152和第一柵線162以及順序覆蓋第二區(qū)II中暴露出的第二鰭形有源區(qū)FB的第二頂部T2的第二柵極介電膜154和第二柵線164。
[0121]在第一區(qū)I中形成第一柵極介電膜152和第一柵線162的同時，可在位于鰭分隔區(qū)FS中的鰭分隔絕緣膜120上同時形成第一柵極介電膜152和偽柵極DG。
[0122]第一柵線162和第二柵線164可分別構(gòu)成圖1所示的第一常規(guī)柵極NGA和第二常規(guī)柵極NGB。
[0123]在第一區(qū)I中，可在第一鰭形有源區(qū)FAl中在第一柵線162兩側(cè)上形成第一源極/漏極區(qū)172(參見圖1)，并且在第二區(qū)II中，可在第二鰭形有源區(qū)FB中在第二柵線164兩側(cè)上形成第二源極/漏極區(qū)174(參見圖1)，從而制造圖1至圖4B所示的集成電路器件100。
[0124]在一些實施例中，可使用后柵工藝(也可稱作置換多晶硅柵(RPG)工藝)來形成第一柵線162、第二柵線164和偽柵極DG，但本發(fā)明構(gòu)思不限于此。第一鰭形有源區(qū)FAl的第一頂部Tl和第二鰭形有源區(qū)FB的第二頂部T2可分別設置為第一鰭形晶體管TRl和第二鰭形晶體管TR2的溝道區(qū)。
[0125]在一些實施例中，為了使用RPG工藝形成第一柵線162、第二柵線164和偽柵極DG，可在第一頂部Tl和第二頂部T2以及第一器件隔離膜112和第二器件隔離膜114上形成提供多個柵極空間的多個絕緣分隔件以及柵間絕緣膜。隨后，可在由多個絕緣分隔件限定的多個柵極空間中順序地形成第一柵極介電膜152和第二柵極介電膜154以及第一柵線162和第二柵線164。
[0126]根據(jù)上文參照圖7A至圖7H描述的制造集成電路器件100的方法，可在第一區(qū)I和第二區(qū)II中形成具有不同形狀的鰭形有源區(qū)，從而易于控制大規(guī)模FET中的漏電流、改進FET的性能，并且易于實現(xiàn)在第一區(qū)I和第二區(qū)II中執(zhí)行不同功能的多柵極晶體管。
[0127]雖然上文參照圖7A至圖7H描述了制造集成電路器件100的方法，但是對于本領域普通技術(shù)人員之一顯而易見的是，可通過落入本發(fā)明構(gòu)思范圍內(nèi)的各種修改和改變?nèi)菀椎刂圃靾D5所示的集成電路器件200和圖6所示的集成電路器件300。
[0128]圖8是根據(jù)本發(fā)明構(gòu)思的實施例的存儲器模塊1400的平面圖。
[0129 ]存儲器模塊丨400可包括模塊襯底1410和附接至模塊襯底1410的多個半導體芯片1420。
[0130]半導體芯片1420可包括根據(jù)本發(fā)明構(gòu)思的集成電路器件。半導體芯片1420可包括參照圖1至圖6描述的根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件100、200和300中的至少一個，或者從集成電路器件100、200和300修改或改變的集成電路器件。
[0131]可在模塊襯底1410的一側(cè)上設置可插入至主板的插槽的連接單元1430。可在模塊襯底1410上設置去耦電容器1440。根據(jù)本發(fā)明構(gòu)思的存儲器模塊1400不限于圖8所示，而是可以以各種形式制造。
[0132]圖9是示出了根據(jù)本發(fā)明構(gòu)思的實施例的包括顯示器驅(qū)動器IC(DDI)1500的顯示設備1520的不意性框圖。
[0133]參照圖9，DDI 1500可包括控制器1502、電源電路單元1504、驅(qū)動器塊1506和存儲器塊1508?？刂破?502可接收從主處理單元(MPU) 1522施加的命令并對其進行解碼，并且控制DDI 1500的每個塊以根據(jù)命令執(zhí)行操作。電源電路單元1504可響應于控制器1502的控制而產(chǎn)生驅(qū)動電壓。驅(qū)動器塊1506可使用由電源電路單元1504響應于控制器1502的控制產(chǎn)生的驅(qū)動電壓來驅(qū)動顯示面板1524。顯示面板1524可為液晶顯示面板、等離子顯示面板或者有源發(fā)光二極管(OLED)面板。存儲器塊1508可為臨時存儲輸入至控制器1502的命令或從控制器1502輸出的控制信號的塊，或為存儲數(shù)據(jù)的塊，并且可包括諸如RAM或ROM的存儲器。電源電路單元1504和驅(qū)動器塊1506中的至少一個可包括參照圖1至圖6描述的根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件100、200和300中的至少一個，或者從集成電路器件100、200和300修改或改變的集成電路器件。
[0134]圖1O是示出了根據(jù)本發(fā)明構(gòu)思的實施例的CMOS反相器1600的電路圖。
[0135]CMOS反相器1600可包括CMOS晶體管1610XM0S晶體管1610可包括連接在功率端子Vdd與接地端子(或基準端子)之間的PMOS晶體管1620和NMOS晶體管1630 XMOS晶體管1610可包括參照圖1至圖6描述的根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件100、200和300中的至少一個，或者從集成電路器件100、200和300修改或改變的集成電路器件。
[0136]圖11是示出了根據(jù)本發(fā)明構(gòu)思的實施例的CMOSSRAM裝置1700的電路圖。
[0137]CMOS SRAM裝置1700可包括一對驅(qū)動晶體管1710。一對驅(qū)動晶體管1710中的每一個可包括連接在功率端子Vdd與接地端子(或基準端子)之間的PMOS晶體管1720和NMOS晶體管1730XM0S SRAM裝置1700還可包括一對傳輸晶體管1740。傳輸晶體管1740的源極端子可交叉連接至驅(qū)動晶體管1710的PMOS晶體管1720和NMOS晶體管1730的共用節(jié)點。功率端子Vdd可連接至PMOS晶體管1720的源極端子，接地端子可連接至NMOS晶體管1730的源極端子。字線WL可連接至一對傳輸晶體管1740的柵極，位線BL和反相位線/BL可連接至一對傳輸晶體管1740各自的漏極。
[0138]CMOS SRAM裝置1700的驅(qū)動晶體管1710和傳輸晶體管1740中的至少一個可包括參照圖1至圖6描述的根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件100、200和300中的至少一個，或者從集成電路器件100、200和300修改或改變的集成電路器件。
[0139]圖12是示出了根據(jù)本發(fā)明構(gòu)思的實施例的CMOSNAND電路1800的電路圖。
[0140]CMOS NAND電路1800可包括向其發(fā)送不同輸入信號的一對CMOS晶體管。CMOS NAND電路1800可包括參照圖1至圖6描述的根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件100、200和300中的至少一個，或者從集成電路器件100、200和300修改或改變的集成電路器件。
[0141 ]圖13是示出了根據(jù)本發(fā)明構(gòu)思的實施例的電子系統(tǒng)1900的框圖。
[0142]電子系統(tǒng)1900可包括存儲器1910和存儲器控制器1920。存儲器控制器1920可響應于主機1930的請求對存儲器1910進行控制，以從存儲器1910讀取數(shù)據(jù)和/或?qū)?shù)據(jù)寫入至存儲器1910。存儲器1910和存儲器控制器1920中的至少一個可包括參照圖1至圖6描述的根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件100、200和300中的至少一個，或者從集成電路器件100、200和300修改或改變的集成電路器件。
[0143]圖14是示出了根據(jù)本發(fā)明構(gòu)思的實施例的電子系統(tǒng)2000的框圖。
[0144]電子系統(tǒng)2000可包括控制器2010、輸入/輸出(I/O)裝置2020、存儲器2030和接口2040，它們經(jīng)由總線2050彼此連接。
[0145]控制器2010可包括微處理器、數(shù)字信號處理器以及類似于微處理器和數(shù)字信號處理器的各種處理器中的至少一個。I/o裝置2020可包括鍵區(qū)、鍵盤和顯示器中的至少一個。存儲器2030可用于存儲由控制器2010執(zhí)行的命令。例如，存儲器2030可用于存儲用戶數(shù)據(jù)。
[0146]電子系統(tǒng)2000可配置為無線通信設備或能夠在無線通信環(huán)境下發(fā)送和/或接收信息的設備。為了使電子系統(tǒng)2000能夠通過無線通信網(wǎng)絡發(fā)送和/或接收數(shù)據(jù)，接口 2040可為無線接口。接口 2040可包括天線和/或無線收發(fā)器。在一些實施例中，電子系統(tǒng)2000可用于第三代通信系統(tǒng)的通信接口協(xié)議，諸如碼分多址(CDMA)、全球移動通信系統(tǒng)(GSM)、北美數(shù)字蜂窩(NADC)、擴展時分多址(E-TDMA)和/或?qū)拵Тa分多址(WCDMA)。電子系統(tǒng)2000可包括參照圖1至圖6描述的根據(jù)本發(fā)明構(gòu)思的實施例的集成電路器件100、200和300中的至少一個，或者從集成電路器件100、200和300修改或改變的集成電路器件。
[0147]雖然已經(jīng)結(jié)合本發(fā)明構(gòu)思的示例性實施例對本發(fā)明構(gòu)思進行了特定示出和說明，但是應當理解的是，可在其中進行形式和細節(jié)上的各種改變，而沒有脫離所附權(quán)利要求的精神和范圍。
【主權(quán)項】
1.一種集成電路器件，包括: 襯底，其包括第一區(qū)和第二區(qū)； 位于第一區(qū)中的第一鰭形有源區(qū)，其包括在第一方向上從襯底突出的第一頂部，所述第一頂部具有在第二方向上與第一頂部的相對側(cè)壁交叉地在第一位置處測量的第一寬度；以及 位于第二區(qū)中的第二鰭形有源區(qū)，其包括在第一方向上從襯底突出的第二頂部，所述第二頂部具有在第二方向上與第二頂部的相對側(cè)壁交叉地在對應于第一位置的第二位置處測量的第二寬度，其中，第二寬度大于第一寬度。2.根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一頂部包括: 第一下部有源區(qū)，其包括相對于第一方向以第一傾角延伸的第一傾斜側(cè)壁； 第一中部有源區(qū)，其在第一方向上位于第一下部有源區(qū)之上，并且包括相對于第一方向以第二傾角延伸的第二傾斜側(cè)壁，其中，第二傾角小于第一傾角； 第一上部有源區(qū)，其在第一方向上位于第一中部有源區(qū)之上，并且包括相對于第一方向以第三傾角延伸的第三傾斜側(cè)壁，其中，第三傾角大于第二傾角；以及 第一末端有源區(qū)，其在第一方向上位于第一上部有源區(qū)之上，并且包括圓形上表面。3.根據(jù)權(quán)利要求2所述的集成電路器件，其中，在第一中部有源區(qū)中，第二傾角等于或大于O度并且小于第一傾角。4.根據(jù)權(quán)利要求2所述的集成電路器件，其中，第一鰭形有源區(qū)還包括: 基部，其在第一方向上從襯底突出并且包括被器件隔離膜覆蓋的側(cè)壁，其中，第一下部在第一方向上位于基部之上。5.根據(jù)權(quán)利要求4所述的集成電路器件，其中，基部的側(cè)壁包括相對于第一方向以小于第一傾角的第四傾角延伸的第四傾斜側(cè)壁。6.根據(jù)權(quán)利要求2所述的集成電路器件，其中， 第一下部有源區(qū)的底部具有第一寬度， 第一中部有源區(qū)的底部具有小于第一下部有源區(qū)的第一寬度的第二寬度， 第一上部有源區(qū)的底部具有小于第一中部有源區(qū)的第二寬度的第三寬度，并且 第一末端有源區(qū)的底部具有小于第三寬度的第四寬度。7.根據(jù)權(quán)利要求6所述的集成電路器件，其中，第一鰭形有源區(qū)還包括:基部，其在第一方向上從襯底突出并且包括被器件隔離膜覆蓋的側(cè)壁，并且 基部的底部具有大于第一下部有源區(qū)的第一寬度的第五寬度。8.根據(jù)權(quán)利要求2所述的集成電路器件，其中，第一鰭形有源區(qū)還包括:基部，其在第一方向上從襯底突出并且包括被器件隔離膜覆蓋的側(cè)壁，并且 第一鰭形有源區(qū)的高度是基部的底部寬度的至少4倍。9.根據(jù)權(quán)利要求2所述的集成電路器件，其中，從第一下部有源區(qū)到第一末端有源區(qū)的高度是第一下部有源區(qū)的底部寬度的至少4倍。10.根據(jù)權(quán)利要求2所述的集成電路器件，其中，第一末端有源區(qū)在第一方向上的高度小于第一下部有源區(qū)、第一中部有源區(qū)和第一上部有源區(qū)中的至少一個的高度。11.根據(jù)權(quán)利要求2所述的集成電路器件，還包括: 柵極絕緣膜，其共形地覆蓋第一傾斜側(cè)壁、第二傾斜側(cè)壁、第三傾斜側(cè)壁和圓形上表面；以及 柵線，其覆蓋第一傾斜側(cè)壁、第二傾斜側(cè)壁、第三傾斜側(cè)壁和圓形上表面， 其中，柵極絕緣膜位于柵線與第一傾斜側(cè)壁、第二傾斜側(cè)壁、第三傾斜側(cè)壁和圓形上表面之間。12.—種集成電路器件，包括: 襯底，其包括第一區(qū)和第二區(qū)； 位于第一區(qū)中的至少一個第一鰭形有源區(qū)，其包括在第一方向上從襯底突出的第一頂部；以及 位于第二區(qū)中的第二鰭形有源區(qū)，其包括在第一方向上從襯底突出的第二頂部，第二頂部的形狀與第一頂部的形狀不同， 其中，第一頂部包括: 第一下部有源區(qū)，其包括相對于第一方向以第一傾角延伸的第一傾斜側(cè)壁； 第一中部有源區(qū)，其在第一方向上位于第一下部有源區(qū)之上，并且包括相對于第一方向以第二傾角延伸的第二傾斜側(cè)壁，其中，第二傾角小于第一傾角； 第一上部有源區(qū)，其在第一方向上位于第一中部有源區(qū)之上，并且包括相對于第一方向以第三傾角延伸的第三傾斜側(cè)壁，其中，第三傾角大于第二傾角；以及 第一末端有源區(qū)，其在第一方向上位于第一上部有源區(qū)之上，并且包括圓形上表面。13.根據(jù)權(quán)利要求12所述的集成電路器件，其中，第二頂部具有在第二方向上與第二頂部的相對側(cè)壁交叉地在第二位置處測量的寬度，并且大于與第一頂部的相對側(cè)壁交叉地在對應于第二位置的第一位置處測量的第一頂部的寬度。14.根據(jù)權(quán)利要求12所述的集成電路器件，其中，第二頂部包括: 第二下部有源區(qū)，其位于與第一下部有源區(qū)相同的水平高度處，并且包括以小于第一傾角的第四傾角延伸的第四傾斜側(cè)壁； 第二中部有源區(qū)，其在第一方向上位于第二下部有源區(qū)之上，位于與第一中部有源區(qū)相同的水平高度處，并且包括以小于第二傾角的第五傾角延伸的第五傾斜側(cè)壁； 第二上部有源區(qū)，其在第一方向上從第二中部有源區(qū)突出，并且形成在與第一上部有源區(qū)相同的水平高度處；以及 第二末端有源區(qū)，其在第一方向上位于第二上部有源區(qū)之上，并且形成在與第一末端有源區(qū)相同的水平高度處。15.根據(jù)權(quán)利要求14所述的集成電路器件，其中，第二下部有源區(qū)、第二中部有源區(qū)、第二上部有源區(qū)和第二末端有源區(qū)為單一結(jié)構(gòu)。16.根據(jù)權(quán)利要求14所述的集成電路器件，其中，第一末端有源區(qū)的圓形上表面具有第一曲率半徑，并且第二末端有源區(qū)包括具有大于第一曲率半徑的第二曲率半徑的圓形上表面。17.根據(jù)權(quán)利要求14所述的集成電路器件，其中，第一末端有源區(qū)的底部具有第一寬度，第二末端有源區(qū)的底部具有大于第一寬度的第二寬度。18.根據(jù)權(quán)利要求12所述的集成電路器件，其中，所述至少一個第一鰭形有源區(qū)包括彼此相鄰并且在直線方向上延伸的一對第一鰭形有源區(qū)， 其中，所述一對第一鰭形有源區(qū)包括具有相同形狀的各自的第一頂部。19.根據(jù)權(quán)利要求18所述的集成電路器件，還包括: 器件隔離膜，其覆蓋所述一對第一鰭形有源區(qū)的側(cè)壁；以及 鰭分隔絕緣膜，其形成在所述一對第一鰭形有源區(qū)之間。20.根據(jù)權(quán)利要求19所述的集成電路器件，鰭分隔絕緣膜的上表面的高度大于器件隔離膜的上表面的高度。21.—種集成電路器件，包括: 襯底，其包括第一區(qū)和第二區(qū)； 彼此相鄰并且在直線方向上延伸的一對第一鰭形有源區(qū)，每個第一鰭形有源區(qū)具有在第一方向上從第一區(qū)突出的第一形狀； 鰭分隔絕緣膜，其在第一區(qū)中位于所述一對第一鰭形有源區(qū)之間；以及第二鰭形有源區(qū)，其在第一方向上從第二區(qū)突出并具有與第一形狀不同的第二形狀，其中，所述一對第一鰭形有源區(qū)中的每一個的各個寬度小于第二鰭形有源區(qū)的相應寬度。22.根據(jù)權(quán)利要求21所述的集成電路器件， 所述一對第一鰭形有源區(qū)中的每一個包括: 第一基部，其包括被第一器件隔離膜覆蓋的側(cè)壁；以及 第一頂部，其在第一方向上位于第一基部之上，并且被第一柵線覆蓋， 其中，第二鰭形有源區(qū)包括: 第二基部，其包括被第二器件隔離膜覆蓋的側(cè)壁:以及 第二頂部，其在第一方向上位于第二基部之上，并且被第二柵線覆蓋， 其中，第一頂部的寬度小于第二頂部的寬度。23.根據(jù)權(quán)利要求22所述的集成電路器件，其中，第一頂部包括: 第一下部有源區(qū)，其包括相對于第一方向以第一傾角延伸的第一傾斜側(cè)壁； 第一中部有源區(qū)，其在第一方向上位于第一下部有源區(qū)之上，并且包括相對于第一方向以小于第一傾角的第二傾角延伸的第二傾斜側(cè)壁； 第一上部有源區(qū)，其在第一方向上位于第一中部有源區(qū)之上，并且包括相對于第一方向以大于第二傾角的第三傾角延伸的第三傾斜側(cè)壁;以及 第一末端有源區(qū)，其在第一方向上位于第一上部有源區(qū)之上，并且包括第一圓形上表面。24.根據(jù)權(quán)利要求23所述的集成電路器件，其中，第二頂部包括: 第二下部有源區(qū)，其位于與第一下部有源區(qū)的水平高度相同的水平高度處，并且包括以小于第一傾角的第四傾角延伸的第四傾斜側(cè)壁； 第二中部有源區(qū)，其在第一方向上位于第二下部有源區(qū)之上，位于與第一中部有源區(qū)的水平高度相同的水平高度處，并且包括以小于第二傾角的第五傾角延伸的第五傾斜側(cè)壁； 第二上部有源區(qū)，其在第一方向上位于第二中部有源區(qū)之上，并且形成在與第一上部有源區(qū)的水平高度相同的水平高度處；以及 第二末端有源區(qū)，其在第一方向上從第二上部有源區(qū)突出，位于與第一末端有源區(qū)的水平高度相同的水平高度處，并且包括第二圓形上表面。25.根據(jù)權(quán)利要求24所述的集成電路器件，其中，第一圓形上表面具有第一曲率半徑，并且第二圓形上表面具有大于第一曲率半徑的第二曲率半徑。
【文檔編號】H01L29/78GK105938833SQ201610121354
【公開日】2016年9月14日
【申請日】2016年3月3日
【發(fā)明人】鄭在燁
【申請人】三星電子株式會社