Rram器件的制作方法
【專(zhuān)利摘要】本發(fā)明涉及一種具有RRAM單元的集成電路器件以及相關(guān)的形成方法。在一些實(shí)施例中，集成電路器件具有被下部ILD層圍繞的下部金屬互連層和設(shè)置在下部金屬互連層上方的底部電極。底部電極具有被底部介電層圍繞的下部和比下部寬的上部。底部介電層設(shè)置在下部金屬互連層和下部ILD層上方。集成電路器件還包括具有位于底部電極上的可變電阻的RRAM介電層和位于RRAM介電層上方的頂部電極。集成電路器件還包括位于底部介電層上方的頂部介電層，頂部介電層與底部電極的上部、RRAM介電層和頂部電極的側(cè)壁均鄰接。
【專(zhuān)利說(shuō)明】
RRAM器件
技術(shù)領(lǐng)域
[0001]本發(fā)明總體涉及存儲(chǔ)器，更具體地，涉及RRAM器件。
【背景技術(shù)】
[0002]現(xiàn)代的許多電子器件包括被配置為存儲(chǔ)數(shù)據(jù)的電子存儲(chǔ)器。電子存儲(chǔ)器可以是易失性存儲(chǔ)器或非易失性存儲(chǔ)器。易失性存儲(chǔ)器僅當(dāng)對(duì)其供電時(shí)才存儲(chǔ)數(shù)據(jù)，而非易失性存儲(chǔ)器當(dāng)其掉電時(shí)仍能保持?jǐn)?shù)據(jù)。阻變式存儲(chǔ)器(RRAM)由于其簡(jiǎn)單的結(jié)構(gòu)以及包括CMOS邏輯兼容工藝技術(shù)，所以會(huì)成為下一代非易失性存儲(chǔ)技術(shù)的頗具前景的候選對(duì)象。RRAM單元包括具有可變電阻的電子數(shù)據(jù)存儲(chǔ)層，該電子數(shù)據(jù)存儲(chǔ)層置于設(shè)置在互連金屬化層內(nèi)的兩個(gè)電極之間。

【發(fā)明內(nèi)容】

[0003]根據(jù)本發(fā)明的一個(gè)方面，提供了一種集成電路器件，包括:下部金屬互連層，被下部層間介電(ILD)層圍繞；底部電極，設(shè)置在下部金屬互連層上方，并且包括被底部介電層圍繞的下部和比下部寬的上部，其中，底部介電層設(shè)置在下部金屬互連層和下部ILD層上方；RRAM介電層，具有可變電阻，設(shè)置在底部電極上；頂部電極，設(shè)置在RRAM介電層上方；以及頂部介電層，設(shè)置在底部介電層上方，頂部介電層與底部電極的上部、RRAM介電層和頂部電極的側(cè)壁均鄰接并且覆蓋頂部電極的頂面。
[0004]優(yōu)選地，底部電極的上部具有被頂部介電層覆蓋的錐形側(cè)壁，并且錐形側(cè)壁相對(duì)于上部的下表面具有在大約65°至大約75°范圍內(nèi)的第一傾角。
[0005]優(yōu)選地，底部電極的下部是錐形的，并且相對(duì)于第一傾角具有大約60°至大約70°的第二傾角。
[0006]優(yōu)選地，RRAM介電層的側(cè)壁與底部電極的上部的錐形側(cè)壁對(duì)齊。
[0007]優(yōu)選地，底部介電層鄰接底部電極的下部，而頂部介電層鄰接底部電極的上部、RRAM介電層和頂部電極。
[0008]優(yōu)選地，頂部電極和底部電極之間的隔離距離與頂部電極的橫向尺寸的比率在大約1:7至大約1:13的范圍內(nèi)。
[0009]優(yōu)選地，底部電極包括至少兩個(gè)導(dǎo)電材料層，導(dǎo)電材料包括鈦(Ti)、鉭(Ta)、氮化鈦(TiN)或氮化鉭(TaN) ο
[0010]優(yōu)選地，RRAM介電層包括氧化鋁給(HfAlO)、氧化給(HfOx)、氧化鋁(AlOx)和氧化鉭(TaOx)中的一種或多種。
[0011]優(yōu)選地，頂部介電層和底部介電層包括碳化娃(SiC)。
[0012]優(yōu)選地，該集成電路器件還包括:覆蓋層，設(shè)置在RRAM介電層與頂部電極之間，并且具有與頂部電極的側(cè)壁垂直對(duì)齊的側(cè)壁，其中，覆蓋層的氧濃度比RRAM介電層的氧濃度低；以及硬掩模，設(shè)置在頂部電極與頂部介電層之間，并且具有與覆蓋層和RRAM介電層的側(cè)壁均垂直對(duì)齊的側(cè)壁。
[0013]優(yōu)選地，覆蓋層包括鈦(Ti)、鉿(Hf)、鉑(Pt)或釕(Ru)。
[0014]根據(jù)本發(fā)明的另一方面，提供了一種集成電路器件，包括:襯底，包括具有源極區(qū)和漏極區(qū)的晶體管；下部金屬互連層，設(shè)置在襯底上方并且通過(guò)一系列接觸件和通孔電連接至晶體管的漏極區(qū)；阻變式存儲(chǔ)器(RRAM)單元，設(shè)置在下部金屬互連層上方并且包括底部電極、布置在底部電極上方的RRAM介電層和布置在RRAM介電層上方的頂部電極；以及上部金屬互連層，設(shè)置在RRAM單元上方并且通過(guò)通孔電連接至RRAM單元的頂部電極；其中，底部電極包括具有梯形形狀的上部和橫向尺寸小于上部的下部；其中，頂部電極具有長(zhǎng)方體形狀，頂部電極的橫向尺寸小于底部電極的上部的最小橫向尺寸。
[0015]優(yōu)選地，該集成電路器件還包括:底部介電層，具有弧形側(cè)壁，弧形側(cè)壁鄰接底部電極的下部的對(duì)應(yīng)的弧形側(cè)壁；以及頂部介電層，設(shè)置在底部介電層上方并且沿著底部電極的上部的和RRAM介電層的錐形側(cè)壁連續(xù)延伸，其中，頂部介電層覆蓋RRAM介電層中未被頂部電極覆蓋的頂面，并且沿著頂部電極的側(cè)壁延伸，以及覆蓋頂部電極的頂面。
[0016]優(yōu)選地，底部電極的上部的錐形側(cè)壁的傾角和RRAM介電層的錐形側(cè)壁的傾角均在大約65°至大約75°的范圍內(nèi)。
[0017]優(yōu)選地，頂部電極和底部電極之間的隔離距離與頂部電極的橫向尺寸的比率在大約1:7至大約1:13的范圍內(nèi)。
[0018]根據(jù)本發(fā)明的又一方面，提供了一種形成集成電路器件的方法，包括:在襯底上方形成底部電極層，在底部電極層上方形成RRAM介電層，以及在RRAM介電層上方形成頂部電極；圖案化頂部電極層以形成頂部電極；蝕刻RRAM介電層并且沿著頂部電極的側(cè)壁沉積側(cè)壁聚合物掩模；以及按照側(cè)壁聚合物掩模來(lái)圖案化底部電極層，以形成底部電極。
[0019]優(yōu)選地，該方法還包括:在圖案化頂部電極層之前按照光刻膠掩模來(lái)圖案化硬掩模；以及通過(guò)使用氧和一種或多種附加的蝕刻氣體來(lái)執(zhí)行原位干蝕刻以圖案化硬掩模之后，去除光刻膠掩模。
[0020]優(yōu)選地，使用溴化氫(HBr)和一種或多種附加的蝕刻氣體，蝕刻RRAM介電層并且沿著頂部電極的側(cè)壁來(lái)沉積側(cè)壁聚合物掩模。
[0021]優(yōu)選地，該方法還包括:執(zhí)行一系列原位干蝕刻工藝之后去除側(cè)壁聚合物的剩余部分；以及形成共形的頂部介電層，頂部介電層鄰接底部電極、RRAM介電層和頂部電極的暴露的側(cè)壁并且覆蓋頂部電極層的頂面。
[0022]優(yōu)選地，原位執(zhí)行圖案化頂部電極層、蝕刻RRAM介電層和圖案化底部電極層。
【附圖說(shuō)明】
[0023]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒(méi)有被按比例繪制。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。
[0024]圖1示出了包括阻變式存儲(chǔ)器(RRAM)單元的集成電路器件的一些實(shí)施例的截面圖。
[0025]圖2A至圖2B示出了包括RRAM單元的集成電路器件的一些附加的實(shí)施例的截面圖。
[0026]圖3示出了形成包括RRAM單元的集成電路器件的方法的一些實(shí)施例的流程圖。
[0027]圖4至圖14示出了一些實(shí)施例的截面圖，這些實(shí)施例示出了形成包括RRAM單元的集成電路器件的方法的制造工藝。
【具體實(shí)施方式】
[0028]以下公開(kāi)內(nèi)容提供了許多不同實(shí)施例或?qū)嵗?，用于?shí)現(xiàn)所提供主題的不同特征。以下將描述組件和布置的特定實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅是實(shí)例并且不旨在限制本發(fā)明。例如，在以下描述中，在第二部件之上或上形成第一部件可以包括第一部件和第二部件直接接觸的實(shí)施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實(shí)施例。另外，本發(fā)明可以在多個(gè)實(shí)例中重復(fù)參考標(biāo)號(hào)和/或字符。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，并且其本身不指示所討論的各個(gè)實(shí)施例和/或配置之間的關(guān)系。
[0029]此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空間關(guān)系術(shù)語(yǔ)以描述如圖所示的一個(gè)元件或部件與另一元件或部件的關(guān)系。除圖中所示的方位之外，空間關(guān)系術(shù)語(yǔ)旨在包括使用或操作過(guò)程中的器件的不同的方位。裝置可以以其它方式定位(旋轉(zhuǎn)90度或在其他方位)，并且在本文中使用的空間關(guān)系描述符可同樣地作相應(yīng)地解釋。
[0030]阻變式存儲(chǔ)器(RRAM)單元包括置于在兩個(gè)電極之間的介電數(shù)據(jù)存儲(chǔ)層(dielectric data storage layer)。根據(jù)施加于該電極的電壓，該介電數(shù)據(jù)存儲(chǔ)層將與在第一數(shù)據(jù)狀態(tài)(例如，“O”或“RESET”)相關(guān)的高阻態(tài)和與第二數(shù)據(jù)狀態(tài)(例如，“I”或“SET”)相關(guān)的低阻態(tài)之間進(jìn)行可逆變化。一旦設(shè)置了阻態(tài)，RRAM單元將保持阻性狀態(tài)直到施加另一個(gè)電壓以引起RESET操作(導(dǎo)致高阻態(tài))或SET操作(導(dǎo)致低阻態(tài))。
[0031]RRAM單元通常通過(guò)在圖案化頂部電極之后圍繞頂部電極形成側(cè)壁間隔件的工藝來(lái)形成。側(cè)壁間隔件作為掩模以用于隨后圖案化介電數(shù)據(jù)存儲(chǔ)層和下面的底部電極。側(cè)壁間隔件可以通過(guò)以下步驟形成:沉積連續(xù)的介電襯層，然后進(jìn)行蝕刻工藝以去除橫向部分而保留沿著頂部電極的側(cè)壁的側(cè)壁間隔件。然后，通過(guò)垂直地去除未被頂部電極和側(cè)壁間隔件覆蓋的過(guò)量的導(dǎo)電材料來(lái)圖案化底部電極。
[0032]由于不斷等比例減小RRAM單元的尺寸，所以位-位之間的間距變得更窄，使得相鄰的RRAM單元之間的間隔更小。相鄰的RRAM單元之間的更小的間隔使側(cè)壁間隔件的形成變得更困難(例如，側(cè)壁間隔件會(huì)融入相鄰的RRAM單元之間的窄槽中)。由于側(cè)壁間隔件提供了足以在頂部和底部電極之間提供電隔離的隔離距離，所以形成側(cè)壁間隔件的工藝問(wèn)題可能增大RRAM單元中頂部和底部電極之間的漏電流，由此劣化RRAM單元的性能。
[0033]因此，本發(fā)明涉及改進(jìn)的RRAM器件以及相關(guān)的形成方法。在一些實(shí)施例中，RRAM器件包括具有頂部電極和底部電極堆疊件的RRAM單元，其中通過(guò)具有可變電阻的RRAM介電層來(lái)分離頂部電極與底部電極。底部電極包括被底部介電層圍繞的下部和比下部寬的上部。在一些實(shí)施例中，聚合物材料在該堆疊件的一系列原位蝕刻工藝期間沿著頂部電極的側(cè)壁堆積，而不是沉積連續(xù)的介電襯層(line)來(lái)形成側(cè)壁間隔件。因此，消除了與形成側(cè)壁間隔件相關(guān)的工藝問(wèn)題。聚合物材料在用于圖案化底部電極的上部之后被去除，然后頂部介電層形成在底部介電層上方，以鄰接底部電極的上部、RRAM介電層和頂部電極的側(cè)壁。
[0034]圖1示出了根據(jù)一些實(shí)施例的包括RRAM單元111的集成電路器件100的截面圖。
[0035]集成電路器件100包括被下部層間介電(ILD)層104圍繞的下部金屬互連層102和與設(shè)置在襯底101上方的ILD層120鄰接的上部金屬互連層124。在一些實(shí)施例中，下部ILD層104和上部ILD層120可包括二氧化硅(S12)、低k介電材料或極低k (ELK)介電材料。RRAM單元111設(shè)置在下部金屬互連層102與鄰接上部金屬互連層124的上部金屬通孔122之間并且包括底部電極106和頂部電極114，其中通過(guò)RRAM介電層110分離底部電極106與頂部電極114。RRAM介電層110包括具有可變電阻的材料，該可變電阻被配置為在高阻態(tài)和低阻態(tài)之間進(jìn)行可逆相變。例如，RRAM介電層110可包括過(guò)渡金屬氧化物(包括一個(gè)或多個(gè)的氧化鉿(HfOx)、氧化鋁(AlOx)、氧化鉭(TaOx))層或其他復(fù)合材料組合(諸如氧化鋁鉿(HfAlO))。
[0036]在一些實(shí)施例中，覆蓋層112可沉積在RRAM介電層110與頂部電極114之間。覆蓋層112相比于RRAM介電層110具有更低濃度的氧，并且被配置為從RRAM介電層110提取氧以益于RRAM介電層110中的電阻變化。在多個(gè)實(shí)施例中，覆蓋層112可包括T1、鉿(Hf)、鉑(Pt)、釕(Ru)或其他的復(fù)合金屬膜。硬掩模116可設(shè)置在頂部電極114上。硬掩模116的側(cè)壁與頂部電極114的側(cè)壁對(duì)齊。在一些實(shí)施例中，覆蓋層112的側(cè)壁也可與頂部電極114的側(cè)壁和硬掩模116的側(cè)壁對(duì)齊。在一些實(shí)施例中，硬掩模116可包括氮氧化硅(S1N)、二氧化硅(S12)、碳化硅(SiC)、氮化硅(SiNx)或其他復(fù)合介電膜。
[0037]底部電極106可包括下部106a和上部106b。在一些實(shí)施例中，下部106a鄰接下部金屬互連層102并且被底部介電層108圍繞。下部106a和上部106b包括具有不同傾角的錐形側(cè)壁132s和134s。下部106a可向外傾斜，而上部106b可向里傾斜。在一些實(shí)施例中，下部106a的橫向尺寸小于上部106b的橫向尺寸。上部106b具有梯形形狀，其最小橫向尺寸大于具有長(zhǎng)方體形狀的頂部電極114的橫向尺寸。
[0038]頂部介電層118設(shè)置在底部介電層108上方。頂部介電層118沿著底部電極的上部106b和RRAM器件110的側(cè)壁連續(xù)延伸，并且覆蓋RRAM介電層110中未被頂部電極114覆蓋的頂面。頂部介電層118還沿著頂部電極114的側(cè)壁延伸，并且覆蓋頂部電極114的頂面。在一些實(shí)施例中，頂部介電層118可以是共形層，該共形層鄰接底部介電層108以及與底部電極106、RRAM介電層110、覆蓋層112、頂部電極114和硬掩模116的各側(cè)壁均鄰接。頂部介電層118將頂部電極114和RRAM介電層110與上部ILD層120分離，該上部ILD層120圍繞上部金屬互連層124和上部金屬通孔122。上部金屬通孔122設(shè)置為穿過(guò)頂部介電層118的孔，并且連接至頂部電極114。在一些實(shí)施例中，底部介電層108和頂部介電層118可分別包括相同的介電材料或不同的介電材料，諸如碳化硅(SiC)、氮化硅(SiNx)或一個(gè)或多個(gè)復(fù)合介電膜層。
[0039]通過(guò)將頂部介電層118形成為在頂部電極114與底部電極106的側(cè)壁之間延伸的共形層，實(shí)現(xiàn)了頂部電極114與底部電極106之間的隔離，而未使用側(cè)壁間隔件。通過(guò)提供未使用側(cè)壁間隔件的電隔離，，可減少RRAM單元111的封裝，由此使其在新興的技術(shù)節(jié)點(diǎn)中不斷地按比例縮小。
[0040]圖2A示出了根據(jù)一些附加的實(shí)施例的包括RRAM單元201的集成電路器件200a的截面圖。
[0041]集成電路器件200a包括布置在下部金屬互連層102上方的底部電極106，該下部金屬互連層102被底部ILD層104圍繞。底部電極106包括上部106b和下部106a。底部電極106可包括鈦(Ti)、鉭(Ta)、氮化鈦(TiN)氮化鉭(TaN)或一個(gè)或多個(gè)的其他金屬?gòu)?fù)合膜層。在一些實(shí)施例中，底部電極106可包括至少兩層導(dǎo)電材料。在一些實(shí)施例中，擴(kuò)散阻擋層(未示出)設(shè)置在底部電極106與下面的下部金屬互連層102之間，以防止由于下部金屬互連層102與底部電極106之間的擴(kuò)散而對(duì)底部電極106產(chǎn)生的污染和損害。在一些實(shí)施例中，擴(kuò)散阻擋層可包括例如Ta或TaN或所選金屬的導(dǎo)電氧化物、氮化物或氮氧化物。
[0042]底部電極106的上部106b的側(cè)壁134s可傾斜第一傾角Θ。在一些實(shí)施例中，第一傾角Θ相對(duì)于底部電極106的上部106b的下表面在大約65°至大約75°的范圍內(nèi)。底部電極106下部106a的側(cè)壁132s可以是弧形的(凹弧或者凸弧)，并且具有第二傾角α，該角度α介于從下部106a的頂緣至底緣且示為虛線(xiàn)的平面與底部電極106的下部106a的橫向下表面之間。傾角α可小于90°，更具體地，相對(duì)于橫向平面大約為45°，或者相對(duì)于第一傾角Θ大約為60。至70。。
[0043]底部電極106具有未被更窄的頂部電極114垂直覆蓋的外部。底部電極106的外部延伸經(jīng)過(guò)更窄的頂部電極以提供漏電流路徑距離a(即，泄漏電流將會(huì)通過(guò)的距離，也被認(rèn)為是隔離距離)，該距離在底部電極106的邊緣與頂部電極114的邊緣之間延伸。在一些實(shí)施例中，漏電流路徑距離a與頂部電極的橫向尺寸b的比率在大約1:7至大約1:13的范圍內(nèi)。
[0044]在一些實(shí)施例中，底部電極106的下部106a可具有與上部106b的寬度d2相比相對(duì)較小的寬度山。下部106a可作為通孔以電連接至下面的下部金屬互連層102。底部電極106的倒三角形形狀和在RRAM單元201工作期間在其中構(gòu)建的細(xì)絲狀導(dǎo)電路徑提高了RRAM單元201的數(shù)據(jù)保存和持久性能。在一些實(shí)施例中，相對(duì)較小的寬度Cl1可以是制造工藝所允許的最小尺寸。在一些實(shí)施例中，Cl1可小于相關(guān)制造工藝的光刻尺寸的限制。
[0045]圖2B示出了包括RRAM單元201的集成電路器件200b的截面圖。
[0046]如圖2B所示，RRAM單元201可以設(shè)置在襯底101上方，襯底101包括半導(dǎo)體襯底206，半導(dǎo)體襯底206具有布置在各隔離區(qū)203之間的晶體管。晶體管包括源極區(qū)221、漏極區(qū)239、柵電極233和柵極介電層237。用于操作RRAM單元201的源極線(xiàn)(source line，SL)形成在第二金屬互連層213中，并且通過(guò)接觸插塞219、第一金屬互連線(xiàn)217和第一金屬通孔215連接至源極區(qū)221，其中接觸插塞219、第一金屬互連線(xiàn)217和第一金屬通孔215設(shè)置在一個(gè)或多個(gè)的ILD層208中。對(duì)RRAM單元201進(jìn)行尋址的字線(xiàn)(WL)形成在第一金屬互連層235中并且接觸柵電極233。RRAM單元201的底部電極106通過(guò)接觸插塞205、第一、第二、第三、第四金屬互連層202A至202D和金屬通孔222k至222C連接至漏極區(qū)239，金屬通孔222A至222C形成在金屬互連層202A至202D之間。上部金屬通孔122將RRAM單元201的頂部電極114連接至位線(xiàn)224，位線(xiàn)224形成在設(shè)置于ILD層226中的第五金屬互連層中。
[0047]在大部分實(shí)施例中，如圖2B所示，集成電路器件200b使用ITlR( —個(gè)晶體管、一個(gè)電阻器)RRAM器件結(jié)構(gòu)。然而，應(yīng)該理解，在其他的實(shí)施例中，RRAM單元201可應(yīng)用其他的RRAM器件結(jié)構(gòu)(例如，2T2R)。而且，源極線(xiàn)213、字線(xiàn)235和位線(xiàn)224可位于與本實(shí)例所示的不同的層中。
[0048]圖3示出了形成包括RRAM單元的集成電路器件的方法300的一些實(shí)施例的流程圖。
[0049]盡管所公開(kāi)的方法300被示出并且描述為如下的一系列步驟或操作，但是應(yīng)該理解，所示出的這些步驟或操作的順序不解釋為限制的意思。例如，一些步驟以不同的順序出現(xiàn)和/或與其他脫離本文所示和/或所描述的步驟或操作同時(shí)出現(xiàn)。而且，并不是所有示出的步驟都必需實(shí)施本文所描述的一個(gè)或多個(gè)方面或?qū)嵤├６?，本文所述的一個(gè)或多個(gè)步驟可實(shí)施為一個(gè)或多個(gè)分離的步驟和/或階段。
[0050]在步驟302中，下部金屬互連層形成在下部ILD層中。
[0051]在步驟304中，底部介電層形成在下部金屬互連層和下部ILD層上方。
[0052]在步驟306中，形成通孔開(kāi)口，以穿過(guò)底部介電層到達(dá)覆蓋下部金屬互連層的位置處。
[0053]在步驟308中，底部電極層形成在通孔開(kāi)口中。底部電極層可通過(guò)以下步驟形成:沉積一個(gè)或多個(gè)的導(dǎo)電層，然后執(zhí)行諸如化學(xué)機(jī)械拋光的平坦化工藝。
[0054]在步驟310中，在底部電極上方相繼形成RRAM介電層、覆蓋層和頂部電極層。
[0055]在步驟312中，執(zhí)行一系列原位干蝕刻工藝，以形成包括頂部電極、RRAM介電層和底部電極的堆疊件。在一些實(shí)施例中，該系列的原位干蝕刻工藝可根據(jù)如下所述的步驟312a至312d來(lái)執(zhí)行。
[0056]在步驟312a中，圖案化覆蓋頂部電極層的硬掩模。
[0057]在步驟312b中，利用硬掩模來(lái)圖案化頂部電極層，以形成頂部電極。
[0058]在步驟312c中，形成限定底部電極的側(cè)壁聚合物掩模，該側(cè)壁聚合物掩模鄰接頂部電極的側(cè)壁。
[0059]在步驟312d中，利用側(cè)壁聚合物掩模來(lái)圖案化底部電極，以在相反的兩個(gè)方向上分別橫向延伸超過(guò)頂部電極。
[0060]在步驟314中，去除側(cè)壁聚合物掩模。
[0061]在步驟316中，形成頂部介電層，鄰接頂部電極、RRAM介電層和底部電極的側(cè)壁。
[0062]在步驟318中，上部金屬通孔和上部互連金屬層形成在上部ILD層中的頂部介電層上方。上部金屬通孔設(shè)置為穿過(guò)頂部介電層并且連接至頂部電極。
[0063]圖4至圖14示出了截面圖的一些實(shí)施例，這些截面圖示出了形成包括RRAM單元的集成電路器件的方法。盡管所述的圖4至圖14與方法300相關(guān)，但是應(yīng)該理解，圖4至圖14中所公開(kāi)的結(jié)構(gòu)并不限于這種方法，而是可以作為不依賴(lài)于該方法的獨(dú)立結(jié)構(gòu)。
[0064]圖4示出了對(duì)應(yīng)于步驟302和304的截面圖400的一些實(shí)施例。
[0065]如截面圖400所示，下部金屬互連層102形成在覆蓋襯底101的下部ILD層104中。在一些實(shí)施例中，下部金屬互連層102可設(shè)置在BEOL堆疊件中(如圖2B所示，示出了下部金屬互連層102形成在第四互連金屬層M4中)。底部介電層108形成在下部金屬互連層102和下部ILD層104上方。在一些實(shí)施例中，底部介電層108可包括氮化硅(SiN)、碳化硅(SiC)或類(lèi)似的復(fù)合介電膜。在一些實(shí)施例中，底部介電層108可通過(guò)汽相沉積技術(shù)(例如，物理汽相沉積、化學(xué)汽相沉積等)來(lái)形成。在一些實(shí)施例中，下部金屬互連層102可通過(guò)選擇性地蝕刻下部ILD層104(例如，氧化物、低k電介質(zhì)或超低k電介質(zhì))以在下部ILD層104中形成開(kāi)口來(lái)形成。然后沉積金屬(例如，銅、鋁等)以填充開(kāi)口，并且執(zhí)行平坦化工藝以去除過(guò)量的金屬來(lái)形成下部金屬互連層102。
[0066]圖5示出了對(duì)應(yīng)于步驟306的截面圖500的一些實(shí)施例。
[0067]如截面圖500所示，穿過(guò)底部介電層108且在下部金屬互連層102上方的位置處形成為通孔開(kāi)口 504。在一些實(shí)施例中，首先在底部介電層108上方形成光刻膠掩模502，該掩模具有對(duì)應(yīng)于即將形成的通孔開(kāi)口 504的開(kāi)口。然后，將工件暴露于蝕刻劑506以去除底部介電層108的暴露部分。在一些實(shí)施例中，通孔開(kāi)口 504可通過(guò)諸如等離子體蝕刻的干蝕刻工藝來(lái)形成。通過(guò)調(diào)整等離子體蝕刻中所使用的反應(yīng)氣體的能量和流量，可以控制通孔開(kāi)口 504的輪廓。在一些實(shí)施例中，形成錐形側(cè)壁132s以益于隨后用導(dǎo)電材料來(lái)可靠的填充通孔開(kāi)口 504。作為實(shí)例，在本文中形成相對(duì)于橫向平面約為45°的傾角。通孔開(kāi)口 504可具有靠近下部金屬互連層102的橫向尺寸Cl1，橫向尺寸Cl1小于遠(yuǎn)離下部金屬互連層102的橫向尺寸d2。
[0068]圖6示出了對(duì)應(yīng)于步驟308的截面圖600的一些實(shí)施例。
[0069]如截面圖600所示，去除光刻膠掩模502，并且底部電極層602形成在通孔開(kāi)口504中并且延伸在底部介電層108上方。在沉積底部電極層602之前，擴(kuò)散阻擋層(未示出)可在下部金屬互連層102上并且沿著通孔開(kāi)口的側(cè)壁132s沉積，以防止下部金屬互連層102與底部電極層602之間的擴(kuò)散。底部電極層602可通過(guò)以下步驟形成:沉積一個(gè)或多個(gè)導(dǎo)電層，然后執(zhí)行諸如化學(xué)機(jī)械拋光的平坦化工藝。在多個(gè)實(shí)施例中，底部電極層602可包括金屬氮化物(例如，氮化鈦(TiN)或氮化鉭(TaN))或金屬(例如，鈦(Ti)或鉭(Ta))。
[0070]圖7示出了對(duì)應(yīng)于步驟310的截面圖700的一些實(shí)施例。
[0071 ] 如截面圖700所示，在底部電極層602上方相繼形成RRAM介電層710、選擇覆蓋層712、頂部電極層714和硬掩模層716，以形成未圖案化的RRAM堆疊件711。
[0072]在一些實(shí)施例中，硬掩模716可包括含氧介電層，諸如氧化硅(S12)或氮氧化硅(S1N)。在其他的實(shí)施例中，硬掩模層716可包括基本不含氧的硬掩模層，諸如基本不含氧的氮化硅(SiN)、碳化硅(SiC)或復(fù)合介電膜。在一些實(shí)施例中，RRAM介電層710可包括具有可變電阻的高k介電材料。例如，在一些實(shí)施例中，RRAM介電層710可包括:金屬氧化復(fù)合物，諸如氧化鉿(HfOx)、氧化鋯(ZrOx)、氧化鋁(AlOx)、氧化鎳(N1x)、氧化鉭(TaOx)或氧化鈦(T1x)，作為其相對(duì)的高阻態(tài)；金屬，諸如鈦(Ti)、給(Hf)、鉑(Pt)、釕(Ru)和/或鋁(Al)，作為其相對(duì)的低阻態(tài)。在一些實(shí)施例中，覆蓋層712也根據(jù)其阻態(tài)可包括金屬或金屬的氧化復(fù)合物，例如鈦(Ti)、鉿(Hf)、鋯(Zr)、鍺(Ge)或銫(Ce)。在一些實(shí)施例中，頂部電極層714可包括金屬氮化物(例如，氮化鈦(TiN)或氮化鉭(TaN))或金屬(例如，鈦(Ti)或鉭(Ta)) ο
[0073]圖8至圖11示出了對(duì)應(yīng)于步驟312的截面圖800、900、1000和1100的一些實(shí)施例(例如，截面圖800、900、1000和1100分別對(duì)應(yīng)于步驟312a、312b、312c和312d)。圖8至圖11相繼示出了形成包括頂部電極、RRAM介電層和底部電極的堆疊件的一系列干蝕刻工藝。在一些實(shí)施例中，可原位執(zhí)行干蝕刻工藝，換言之，在保持為真空條件下的同一反應(yīng)室中進(jìn)行干蝕刻工藝以避免污染或氧化。在這樣的實(shí)施例中，對(duì)該系列的干蝕刻工藝應(yīng)用不同的反應(yīng)條件。通過(guò)原位執(zhí)行干蝕刻工藝，在單個(gè)工藝步驟中形成底部電極和頂部電極(即，執(zhí)行工藝但不會(huì)從反應(yīng)室移除工件)，相比于頂部和底部電極被分別圖案化并且被側(cè)壁間隔件沉積所中斷的制造步驟，上述制造工藝可降低工藝成本。
[0074]如對(duì)應(yīng)于步驟312a的截面圖800所示，圖案化圖7的硬掩模層716而形成硬掩模116，硬掩模116覆蓋頂部電極714。可選擇性地將硬掩模層716中未被對(duì)應(yīng)的光刻膠掩模804所覆蓋的區(qū)域暴露于蝕刻劑802a。在一些實(shí)施例中，蝕刻劑802a包括蝕刻化學(xué)物質(zhì)，該蝕刻化學(xué)物質(zhì)包括CF4XH2F2氣體和/或其他化學(xué)物質(zhì)。在形成硬掩模116之后去除光刻膠掩模804，以防止對(duì)隨后的工藝產(chǎn)生污染。在一些實(shí)施例中，可通過(guò)將氧加入蝕刻劑802a來(lái)去除光刻膠掩模804。
[0075]如對(duì)應(yīng)于步驟312b的截面圖900所示，適當(dāng)?shù)乩糜惭谀?16，圖案化圖8的頂部電極層714而形成頂部電極114。在一些實(shí)施例中，施加蝕刻劑802b以蝕刻頂部電極層714和選擇覆蓋層712中未被硬掩模116覆蓋的暴露部分(參考圖8)。因此，所形成的硬掩模116、頂部電極114和覆蓋層112的側(cè)壁垂直對(duì)齊。由于RRAM介電層710相對(duì)于頂部電極層714和選擇覆蓋層712具有較低的蝕刻速率，RRAM介電層710作為相對(duì)于蝕刻劑802b的蝕刻停止層。在一些實(shí)施例中，蝕刻劑802b可包括具有蝕刻化學(xué)物質(zhì)的干蝕刻劑，該蝕刻化學(xué)物質(zhì)包括CH2F2、Cl2, BCl3氣體和/或其他化學(xué)物質(zhì)。
[0076]如對(duì)應(yīng)于步驟312c的截面圖1000所示，沿著硬掩模116、頂部電極114和覆蓋層112的側(cè)壁形成側(cè)壁聚合物掩模1002。在一些實(shí)施例中，施加蝕刻劑802c以益于側(cè)壁聚合物掩模1002的沉積。在一些實(shí)施例中，蝕刻劑802c可包括具有蝕刻化學(xué)物質(zhì)的干蝕刻劑，該蝕刻化學(xué)物質(zhì)包括溴化氫(HBr)氣體和隊(duì)和/或其他化學(xué)物質(zhì)。在一些實(shí)施例中，側(cè)壁聚合物掩模1002包括RRAM介電層710和蝕刻劑802c兩者化學(xué)物質(zhì)的復(fù)合物。例如，如果使用HfO作為RRAM介電材料，并且將HBr應(yīng)用為蝕刻劑802c的其中一種反應(yīng)氣體，那么側(cè)壁聚合物掩?？砂℉fO和HBr的復(fù)合物。諸如CH2F2、C12、BC13的一些附加的反應(yīng)氣體也可應(yīng)用為蝕刻劑802c的成分并且被配置為蝕刻RRAM介電層710?？烧{(diào)整反應(yīng)氣體的比率來(lái)控制蝕刻速率、側(cè)壁聚合物掩模1002的沉積速率、最終厚度和/或?qū)挾取?br>[0077]如對(duì)應(yīng)于步驟312d的截面圖1100所示，按照側(cè)壁聚合物掩模1002來(lái)圖案化圖10的底部電極層602而形成底部電極106。在一些實(shí)施例中，施加蝕刻劑802d以蝕刻RRAM介電層710的剩余部分和底部電極層602中未被側(cè)壁聚合物掩模1002覆蓋的暴露部分(參考圖10)。在一些實(shí)施例中，蝕刻劑802d可包括具有蝕刻化學(xué)物質(zhì)的干蝕刻劑，該蝕刻化學(xué)物質(zhì)包括CH2F2、Cl2, 8(:13的氣流和/或其他化學(xué)物質(zhì)。底部電極形成寬度為d2的上部106b，寬度(12大于下部106a的寬度d 10底部電極106在相反的兩個(gè)方向上分別橫向延伸超過(guò)頂部電極114的距離為“a”，同時(shí)側(cè)壁聚合物掩模1002覆蓋在該延伸部分上方。頂部電極114具有寬度“b”。在一些實(shí)施例中，“a”與“b”的比率在1:7至1:13的范圍內(nèi)。作為非限制性的實(shí)例，在40nm工藝節(jié)點(diǎn)中，當(dāng)單元尺寸“b”是150nm時(shí)，隔離距離“a”可以是大約15nm至20nm。由于底部介電層108具有相對(duì)于底部電極層602較低的蝕刻速率，底部介電層108作為對(duì)于蝕刻劑802d的蝕刻停止層。
[0078]圖12示出了對(duì)應(yīng)于步驟314的截面圖1200的一些實(shí)施例。
[0079]如截面圖1200所示，去除側(cè)壁聚合物掩模1002。在一些實(shí)施例中，通過(guò)濕剝離工藝去除側(cè)壁聚合物掩模1002。
[0080]圖13示出了對(duì)應(yīng)于步驟316的截面圖1300的一些實(shí)施例。
[0081]如截面圖1300所示，形成共形頂部介電層118，以覆蓋底部介電層108的上表面140s，并且沿著底部電極的上部106b、RRAM介電層110和頂部電極114的暴露的側(cè)壁134s、135s、136s延伸，并且覆蓋硬掩模116的上表面138s。
[0082]圖14示出了對(duì)應(yīng)于步驟318的截面圖1400的一些實(shí)施例。
[0083]如截面圖1400所示，在上部ILD層120中的頂部介電層118上方形成上部金屬通孔122和上部金屬互連層124。上部金屬通孔122設(shè)置為穿過(guò)頂部介電層118并且連接至頂部電極114。
[0084]因此，本發(fā)明涉及具有RRAM單元的集成電路器件以及相關(guān)的形成方法。集成電路的RRAM單元包括通過(guò)RRAM介電層分離的底部電極和頂部電極。底部電極包括下部和更寬的上部。底部電極的上部在工藝室中通過(guò)側(cè)壁聚合物掩模來(lái)圖案化，該側(cè)壁聚合物掩模可在同一工藝室中事先形成。頂部電極也可在形成側(cè)壁聚合物掩模之前在同一工藝室中被圖案化。
[0085]在一些實(shí)施例中，本發(fā)明涉及集成電路器件。該集成電路器件包括被下部層間介電(ILD)層圍繞的下部金屬互連層。集成電路器件還包括設(shè)置在下部金屬互連層上方的底部電極。底部電極包括被底部介電層圍繞的下部和比下部寬的上部。底部介電層設(shè)置在下部金屬互連層和下部ILD層上方。集成電路器件還包括具有可變電阻的RRAM介電層，該RRAM介電層設(shè)置在底部電極上，和頂部電極，其設(shè)置在RRAM介電層上方。集成電路器件還包括設(shè)置在底部介電層上方的頂部介電層，底部介電層鄰接底部電極的上部、RRAM介電層和頂部電極的側(cè)壁并且覆蓋頂部電極的頂面。
[0086]在其他一些的實(shí)施例中，本發(fā)明涉及集成電路器件，包括:襯底，包括具有源極區(qū)和漏極區(qū)的晶體管；下部金屬互連層，設(shè)置在襯底上方；阻變式存儲(chǔ)器(RRAM)單元，設(shè)置在下部金屬互連層上方；以及上部金屬互連層，設(shè)置在RRAM單元上方。下部金屬互連層通過(guò)一系列接觸件和通孔電連接至晶體管的漏極區(qū)，而上部金屬互連層通過(guò)通孔電連接至RRAM單元的頂部電極。RRAM單元包括底部電極、布置在底部電極上方的RRAM介電層和布置在RRAM介電層上方的頂部電極。底部電極包括梯形的上部和橫向尺寸小于上部的下部。頂部電極具有長(zhǎng)方體形狀，其橫向尺寸小于底部電極的上部的最小橫向尺寸。
[0087]在又一個(gè)實(shí)施例中，本發(fā)明涉及一種集成電路器件的方法。該方法包括在襯底上方形成底部電極層，以及在底部電極層上方形成RRAM介電層和頂部電極層。該方法還包括圖案化頂部電極層以形成頂部電極。該方法還包括蝕刻RRAM介電層并且沿著頂部電極的側(cè)壁沉積側(cè)壁聚合物掩模。該方法還包括根據(jù)側(cè)壁聚合物掩模來(lái)圖案化底部電極層以形成底部電極。
[0088]上面論述了若干實(shí)施例的部件，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或更改其他用于達(dá)到與這里所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的處理和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識(shí)到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
【主權(quán)項(xiàng)】
1.一種集成電路器件，包括: 下部金屬互連層，被下部層間介電(ILD)層圍繞； 底部電極，設(shè)置在所述下部金屬互連層上方，并且包括被底部介電層圍繞的下部和比所述下部寬的上部，其中，所述底部介電層設(shè)置在所述下部金屬互連層和所述下部ILD層上方； RRAM介電層，具有可變電阻，設(shè)置在所述底部電極上； 頂部電極，設(shè)置在所述RRAM介電層上方；以及 頂部介電層，設(shè)置在所述底部介電層上方，所述頂部介電層與所述底部電極的上部、所述RRAM介電層和所述頂部電極的側(cè)壁均鄰接并且覆蓋所述頂部電極的頂面。2.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述底部電極的上部具有被所述頂部介電層覆蓋的錐形側(cè)壁，并且所述錐形側(cè)壁相對(duì)于所述上部的下表面具有在大約65°至大約75°范圍內(nèi)的第一傾角。3.根據(jù)權(quán)利要求2所述的集成電路器件，其中，所述底部電極的下部是錐形的，并且相對(duì)于所述第一傾角具有大約60°至大約70°的第二傾角。4.根據(jù)權(quán)利要求2所述的集成電路器件，其中，所述RRAM介電層的側(cè)壁與所述底部電極的上部的錐形側(cè)壁對(duì)齊。5.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述底部介電層鄰接所述底部電極的下部，而所述頂部介電層鄰接所述底部電極的上部、所述RRAM介電層和所述頂部電極。6.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述頂部電極和所述底部電極之間的隔離距離與所述頂部電極的橫向尺寸的比率在大約1:7至大約1:13的范圍內(nèi)。7.一種集成電路器件，包括: 襯底，包括具有源極區(qū)和漏極區(qū)的晶體管； 下部金屬互連層，設(shè)置在所述襯底上方并且通過(guò)一系列接觸件和通孔電連接至所述晶體管的漏極區(qū)； 阻變式存儲(chǔ)器(RRAM)單元，設(shè)置在所述下部金屬互連層上方并且包括底部電極、布置在所述底部電極上方的RRAM介電層和布置在所述RRAM介電層上方的頂部電極；以及 上部金屬互連層，設(shè)置在所述RRAM單元上方并且通過(guò)通孔電連接至所述RRAM單元的頂部電極； 其中，所述底部電極包括具有梯形形狀的上部和橫向尺寸小于所述上部的下部； 其中，所述頂部電極具有長(zhǎng)方體形狀，所述頂部電極的橫向尺寸小于所述底部電極的上部的最小橫向尺寸。8.根據(jù)權(quán)利要求7所述的集成電路器件，還包括: 底部介電層，具有弧形側(cè)壁，所述弧形側(cè)壁鄰接所述底部電極的下部的對(duì)應(yīng)的弧形側(cè)壁；以及 頂部介電層，設(shè)置在所述底部介電層上方并且沿著所述底部電極的上部的和所述RRAM介電層的錐形側(cè)壁連續(xù)延伸，其中，所述頂部介電層覆蓋所述RRAM介電層中未被所述頂部電極覆蓋的頂面，并且沿著所述頂部電極的側(cè)壁延伸，以及覆蓋所述頂部電極的頂面。9.一種形成集成電路器件的方法，包括: 在襯底上方形成底部電極層，在所述底部電極層上方形成RRAM介電層，以及在所述 RRAM介電層上方形成頂部電極； 圖案化所述頂部電極層以形成頂部電極； 蝕刻所述RRAM介電層并且沿著所述頂部電極的側(cè)壁沉積側(cè)壁聚合物掩模；以及 按照所述側(cè)壁聚合物掩模來(lái)圖案化所述底部電極層，以形成底部電極。10.根據(jù)權(quán)利要求9所述的方法，還包括: 在圖案化所述頂部電極層之前按照光刻膠掩模來(lái)圖案化硬掩模；以及通過(guò)使用氧和一種或多種附加的蝕刻氣體來(lái)執(zhí)行原位干蝕刻以圖案化所述硬掩模之后，去除所述光刻膠掩模。
【文檔編號(hào)】H01L45/00GK105977378SQ201510582125
【公開(kāi)日】2016年9月28日
【申請(qǐng)日】2015年9月14日
【發(fā)明人】宋福庭, 吳常明, 陳俠威, 劉世昌, 朱文定, 廖鈺文
【申請(qǐng)人】臺(tái)灣積體電路制造股份有限公司