半導體器件及其制造工藝的制作方法
【專利摘要】本發(fā)明提供了一種半導體器件，其包括位于半導體器件的柵極結(jié)構(gòu)之上的介電層。半導體器件還包括導電互連件，其被配置成連接柵極結(jié)構(gòu)和導電互連件之上的I/O區(qū)。半導體器件還包括設置在導電互連件和介電層之間的金屬硅化物層，其中，金屬硅化物是不同于導電互連件的金屬的硅化物形式。本發(fā)明還提供了一種用于制造半導體器件的方法。
【專利說明】
半導體器件及其制造工藝
技術領域
[0001] 本發(fā)明總體涉及半導體領域，更具體地，涉及半導體器件的導電互連件結(jié)構(gòu)及其 制造工藝。
【背景技術】
[0002] 隨著半導體制造和加工工業(yè)已經(jīng)發(fā)展至先進的技術節(jié)點，可以發(fā)現(xiàn)，集成度不斷 提高、器件部件減少、以及對器件性能的更高要求不斷增強。
[0003] 在半導體芯片的制造工藝中，導電互連件結(jié)構(gòu)廣泛地用于電連接器件的不同部件 和/或電連接外部電路。隨著特征尺寸的持續(xù)縮小，對導電互連件的可靠性和性能的要求 變得更嚴格。研究先進的制造技術以提高導電互連件的完整性和半導體芯片的系統(tǒng)性能。

【發(fā)明內(nèi)容】

[0004] 根據(jù)本發(fā)明的一個方面，提供了一種半導體器件，包括：介電層，位于半導體器件 的柵極結(jié)構(gòu)之上；導電互連件，被配置成連接柵極結(jié)構(gòu)和位于導電互連件之上的I/O區(qū)；以 及金屬硅化物層，設置在導電互連件和介電層之間，金屬硅化物為不同于導電互連件的金 屬的硅化物形式。
[0005] 優(yōu)選地，該半導體器件還包括：導電層，設置在導電互連件和金屬硅化物層之間， 其中，導電層是金屬。
[0006] 優(yōu)選地，該半導體器件還包括：硅層，位于介電層內(nèi)部，其中，硅層位于金屬硅化物 層和介電層之間。
[0007] 優(yōu)選地，硅層還設置在金屬硅化物層的外圍上。
[0008] 優(yōu)選地，導電互連件的熱膨脹系數(shù)（CTE)大于金屬硅化物層的CTE，并且金屬硅化 物層的CTE大于介電層的CTE。
[0009] 優(yōu)選地，導電層包括鈷、鎳、鎢、鉬、鈦、鉑和鉭中的一個。
[0010] 優(yōu)選地，導電互連件包括銅。
[0011] 優(yōu)選地，介電層和金屬硅化物層之間的厚度的比率在1至200之間。
[0012] 根據(jù)本發(fā)明的另一方面，提供了一種半導體器件，包括：第一介電層；導電互連 件，設置在第一介電層內(nèi)；金屬硅化物層，設置在導電互連件之上；硅層，設置在金屬硅化 物層的外圍上；以及第二介電層，設置在金屬硅化物層和硅層之上。
[0013] 優(yōu)選地，硅層設置在金屬硅化物層和第二介電層之間。
[0014] 優(yōu)選地，導電互連件的熱膨脹系數(shù)（CTE)大于金屬硅化物層的CTE，并且金屬硅化 物層的CTE大于第一介電層和第二介電層的CTE。
[0015] 優(yōu)選地，導電互連件包括第一金屬，并且金屬硅化物層是不同于第一金屬的第二 金屬的硅化物形式。
[0016] 優(yōu)選地，第二金屬包括鈷、鎳、媽、鉬、鈦、鉬和鉭中的一個。
[0017] 優(yōu)選地，該半導體器件還包括：導電層，導電層包括第二金屬，并且設置在導電互 連件和金屬硅化物層之間。
[0018] 根據(jù)本發(fā)明的又一方面，提供了一種用于制造半導體器件的方法，包括：提供襯 底；在襯底上形成柵極結(jié)構(gòu)；在半導體器件的柵極結(jié)構(gòu)之上形成第一介電層；在第一介電 層的溝槽中形成導電互連件，從而暴露出導電互連件的未被第一介電層覆蓋的表面；在暴 露表面上形成導電材料；以及通過使導電材料和硅發(fā)生反應，將金屬硅化物層形成為導電 材料的硅化物形式。
[0019] 優(yōu)選地，通過使導電材料和硅發(fā)生反應將金屬硅化物層形成為導電材料的硅化物 形式還包括加熱襯底。
[0020] 優(yōu)選地，該方法還包括：在導電材料上形成第二介電層，并且在形成第二介電層期 間娃被轉(zhuǎn)移至金屬娃化物層內(nèi)。
[0021] 優(yōu)選地，該方法還包括：在導電材料上形成硅層，其中，硅層提供用于形成金屬硅 化物層的硅。
[0022] 優(yōu)選地，該方法還包括：在硅層上形成第二介電層。
[0023] 優(yōu)選地，在硅層上形成第二介電層期間，將金屬硅化物層形成為導電材料的硅化 物形式。
【附圖說明】
[0024] 當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明的各個方 面。應該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，沒有按比例繪制各個部件。實際上，為了清楚 地討論，可以任意地增加或減小各個部件的尺寸。
[0025] 圖1A至圖1L是根據(jù)本發(fā)明的一些實施例的用于制造半導體器件的操作的截面 圖。
[0026] 圖2是示出了根據(jù)本發(fā)明的一些實施例的半導體制造平臺的示意圖。
[0027] 圖3是示出了根據(jù)本發(fā)明的一些實施例的用于制造半導體器件的操作的流程圖。
[0028] 圖4是示出了根據(jù)本發(fā)明的一些實施例的用于制造半導體器件的操作的流程圖。
[0029] 圖5是示出了根據(jù)本發(fā)明的一些實施例的用于制造半導體器件的操作的流程圖。
【具體實施方式】
[0030] 以下公開內(nèi)容提供了多種用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗?以下將描述組件和布置的特定實例以簡化本發(fā)明。當然，這些僅是實例并且不旨在限制本 發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部 件直接接觸的實施例，也可以包括額外的部件可以形成在第一部件和第二部件之間使得第 一部件和第二部件不直接接觸的實施例。此外，本發(fā)明可以在各個實例中重復參考符號和/ 或字符。這種重復是為了簡化和清楚的目的，并且其本身不表示所述各個實施例和/或配 置之間的關系。
[0031] 此外，在此可使用諸如"在…之下"、"在…下方"、"下面的"、"在…上方"、以及"上 面的"等的空間關系術語，以容易的描述圖中所示的一個元件或部件與另一元件（多個元 件）或部件（多個部件）的關系。除圖中所示的方位之外，空間關系術語旨在包括使用或 操作中的器件的不同的方位。裝置可以以其他方式定位（旋轉(zhuǎn)90度或在其他方位），并且 通過在此使用的空間關系描述符進行相應地解釋。
[0032] 圖1A至圖1L是根據(jù)本發(fā)明的一些實施例的用于制造半導體器件100的操作的 截面圖。參照圖1A，提供了半導體襯底102。半導體襯底102包括諸如硅、硅鍺等的半導 體材料。半導體襯底102可輕摻雜有p型雜質(zhì)以成為p型娃襯底（P襯底）。另外，半導體 襯底102還可摻雜有η型雜質(zhì)以成為η型娃襯底（η襯底）。在一些實施例中，半導體襯底 102包括諸如晶體硅或晶體鍺、多晶結(jié)構(gòu)或非晶結(jié)構(gòu)的元素半導體。在一些實施例中，半導 體襯底102可以是諸如砷化鎵（GaAs)、磷化鎵（GaP)、碳化硅（SiC)、磷化銦（InP)、砷化銦 (InAs)、或銻化銦（InSb)的化合物半導體。在其他實施例中，半導體襯底102可以是諸如硅 鍺（SiGe)、磷砷化鎵（GaAsP)、鋁砷化鎵（AlGaAs)、鋁砷化銦（AlInAs)、鍺砷化銦（GalnAs)、 磷化鎵銦（GalnP)、和/或磷化砷鎵銦（GalnAsP)的合金半導體或任何其他合適的材料。
[0033] 在一些實施例中，半導體襯底102可以是絕緣體上硅（SOI)襯底。使用注氧隔離 技術（snrox)、晶圓接合、和/或其他合適的方法制造 SOI襯底。在一些實例中，半導體襯底 102包括摻雜的外延層或掩埋層。在其他實例中，半導體襯底102具有多層化合物結(jié)構(gòu)。
[0034] 在圖1B中，諸如淺溝槽隔離（STI)或硅的局部氧化（L0C0S)的各種隔離部件12 形成在半導體襯底102中以將各器件分隔開。形成隔離部件12以限定并且電隔離圖1所 示的各個有源區(qū)。例如，隔離部件12可限定互補金屬氧化物半導體（CMOS)器件的區(qū)域、核 心η型MOS(NMOS)器件的區(qū)域、核心p型MOS(PMOS)器件的區(qū)域、以及用于集成電路中的各 種微電子器件的其他區(qū)域。應該理解，下列公開的若干工藝形成用于一些其他類型器件的 半導體襯底102上的一些其他有源區(qū)中的相應部件。隔離部件12可包括氧化硅（Si0 x)、氮 化硅（SiN)、氮氧化硅（SiON)、氣隙、其他合適的材料或它們的組合。
[0035] 然后，第一摻雜區(qū)13形成在半導體襯底102中。此外，第二摻雜區(qū)14在半導體襯 底102中鄰近于一些隔離部件12而形成。第一摻雜區(qū)13和第二摻雜區(qū)14可以是PM0S、 NM0S或CMOS晶體管的源極區(qū)或漏極區(qū)。第一摻雜區(qū)13和第二摻雜區(qū)14包括高濃縮摻雜 物、并且形成為具有硼的P型區(qū)或具有磷的η型區(qū)。第一摻雜區(qū)13和第二摻雜區(qū)14可通 過例如熱擴散工藝的各種工藝形成。第一摻雜區(qū)13和第二摻雜區(qū)14可通過已知或?qū)⒁l(fā) 展的多個操作形成，這些操作為諸如在半導體襯底102上生長犧牲氧化物、在第一摻雜區(qū) 13或第二摻雜區(qū)14中的位置處（多個位置）形成開口圖案、注入雜質(zhì)和退火。
[0036] 在一些實施例中，根據(jù)現(xiàn)有技術中已知的設計規(guī)格，半導體襯底102可包括各種 阱區(qū)（未示出）。各阱區(qū)以Ρ阱結(jié)構(gòu)、η阱結(jié)構(gòu)或雙阱結(jié)構(gòu)形成。在這些阱區(qū)中摻雜濃度低 于第一摻雜區(qū)13或第二摻雜區(qū)14。ρ阱結(jié)構(gòu)由ρ型摻雜物形成以圍繞η型第一摻雜區(qū)13 或η型第二摻雜區(qū)14?？蛇x地，η阱結(jié)構(gòu)由η型摻雜物形成以圍繞ρ型第一區(qū)13或第二摻 雜區(qū)14。
[0037] 在圖1Β中，層間介電（ILD)層104形成在半導體襯底102上。ILD層104包括M0S 晶體管的各部分，諸如柵極結(jié)構(gòu)15、第一側(cè)壁間隔件18、和第二側(cè)壁間隔件19以及導電插 塞21和22。
[0038] 柵極結(jié)構(gòu)15設置在半導體襯底102上。柵極結(jié)構(gòu)15可包括設置在半導體襯底 102上的柵極電介質(zhì)16和設置在柵極電介質(zhì)16上的柵電極17。
[0039] 作為位于半導體襯底102上的層的柵極電介質(zhì)16可包括氧化硅層?？蛇x地，柵極 電介質(zhì)16可選擇包括高k介電材料、氧化娃、氮化娃、氮氧化娃、其他合適的材料或它們的 組合。高k材料可選自金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮 化物、過渡金屬硅酸鹽、金屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化鉿或它們的組 合。高介電材料的實例包括 Hf02、HfSiO、HfSiON、HfzrO、LaO、BazrO、HfLaO、HfSiO、LaSiO、 八15丨0、^7 &0、批110、氧化鋯、氧化鋁、其他合適的高1^介電材料和/或它們的組合。在一些 實施例中，柵極電介質(zhì)16可具有多層結(jié)構(gòu)，諸如一個氧化硅層和另一個高k材料層。柵極 電介質(zhì)16可通過任意合適的工藝形成在界面層之上。
[0040] 柵電極17設置在柵極電介質(zhì)16上。柵電極17包括導電材料，諸如鋁、銅、鈦、鉭、 鎢、鉬、氮化鉭、TiN、WN、TiAl、TiAIN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料和/或 它們的組合。在一些實施例中，可選擇使用重摻雜的非晶硅或多晶硅。在這種情況下，諸如 硼或磷的高濃度摻雜物可用于形成柵電極17。在一些實施例中，硅層用作柵極結(jié)構(gòu)15的柵 極材料。娃化物層（未示出）通過娃與諸如媽、1'；[、？1：、13、他、批、]/[0或其他合適的金屬的 導電材料發(fā)生反應而形成在柵電極層17上。
[0041] 柵極結(jié)構(gòu)15具有柵極結(jié)構(gòu)15的第一側(cè)壁間隔件18和相對于柵極結(jié)構(gòu)15的第一 側(cè)壁間隔件18設置的第二側(cè)壁間隔件19。通過諸如氮化硅或氧化硅的介電材料形成第一 側(cè)壁間隔件18和第二側(cè)壁間隔件19?？稍谏喜糠只蛐逼轮行纬刹煌螤畹牡谝粋?cè)壁間隔 件18和第二側(cè)壁間隔件19?？赏ㄟ^沉積諸如氮化硅的薄膜在柵極結(jié)構(gòu)15和半導體襯底 102上形成第一側(cè)壁間隔件18和第二側(cè)壁間隔件19。然后，使用蝕刻工藝去除殘留在半導 體襯底102表面上的薄膜材料，留下第一側(cè)壁間隔件18和第二側(cè)壁間隔件19。
[0042] 參照圖1B，ILD層104還包括導電插塞21和導電插塞22。導電插塞21可形成在 第一摻雜區(qū)13的頂部。導電插塞21將第一摻雜區(qū)13電連接至半導體器件100中上覆各 層的導電材料。同樣地，導電插塞22將第二摻雜區(qū)14電連接至半導體器件100中上覆各 層的導電材料。導電插塞21和22由諸如鋁、銅、鎢的導電材料或其他合適的金屬形成。導 電插塞21和22可通過諸如低壓化學汽相沉積（LPCVD)或濺射的合適的工藝形成。
[0043] 在一些實施例中，擴散阻擋層（未不出）形成在導電插塞21和22與半導體襯底 102之間。例如，鈦、氮化鈦或鎢-鎢可用于形成擴散阻擋層。擴散阻擋層可通過濺射、CVD 或其他合適的工藝形成。
[0044] ILD 104還包括用于電隔離ILD層104中的各部件、以及電隔離ILD104和半導體 襯底102的介電材料。諸如沉積的合適的工藝可用于形成介電材料。然后，將平坦化工藝 應用于ILD層104以用于進一步的工藝。
[0045] 參照圖1B，介電層105設置在ILD層104上。介電層105包括一些材料，諸如氧化 硅、氮化硅（SiN)、氮氧化硅、碳氧化硅（SiOC)、碳化硅、氟化氧化硅（SiOF)、碳摻雜氧化硅 (例如，SiOCH)、旋涂玻璃（S0G)、非晶氟化碳、氟硅酸鹽玻璃（FSG)、聚酰亞胺、BCB(雙對氯 甲基苯）、無孔材料、多孔材料和/或它們的組合。在一些實施例中，介電層105包括高密度 等離子體（HDP)介電材料（例如，HDP氧化物）和/或高深寬比工藝（HARP)介電材料（例 如，HARP氧化物）。在一些實施例中，介電層105是經(jīng)過平坦化的介電膜。
[0046] 介電層105通過合適的沉積工藝形成，合適的沉積工藝可包括化學汽相沉積 (CVD)、物理汽相沉積（PVD)、離子化PVD(IPVD)和原子層沉積（ALD)。此外，其他工藝包括 高密度等離子體CVD (HDPCVD)、金屬有機CVD (M0CVD)、遠程等離子體CVD (RPCVD)、等離子體 增強CVD(PECVD)、LPCVD、熱氧化、UV-臭氧氧化、外延生長方法（例如，選擇性外延生長）、 濺射、鍍法、旋轉(zhuǎn)涂覆、其他合適的方法和/或它們的組合。在一個實施例中，介電層105具 有在約100 A至約2000.人之間的合適厚度范圍。
[0047] 在圖1C中，通過對介電層105施加合適的蝕刻工藝形成溝槽107和凹槽108以形 成圖案化的介電層106。凹槽108可包括堆疊的溝槽和通孔結(jié)構(gòu)。在一些實施例中，光刻膠 層通過例如光刻或其他替代工藝的合適的工藝形成在介電層105之上并且通過適當?shù)墓?刻圖案化方法圖案化以形成光刻膠部件。光刻膠工藝還可通過諸如無掩模光刻工藝、電子 束寫入、離子束寫入和/或分子印痕的其他合適方法實施或代替。在一些實施例中，光刻膠 工藝可包括在介電層105之上形成光刻膠層、將光刻膠曝光于圖案、執(zhí)行曝光后烘焙工藝、 以及形成包括光刻膠的掩模元件。在一個實施例中，可使用雙鑲嵌技術，其中，中間蝕刻停 止層可形成為用于凹槽18的堆疊的溝槽-通孔結(jié)構(gòu)的硬掩模。
[0048] 之后，然后可使用反應離子蝕刻（RIE)工藝和/或其他蝕刻工藝蝕刻溝槽107和 凹槽108。蝕刻工藝可包括干蝕刻、濕蝕刻和/或其他蝕刻方法（例如，反應離子蝕刻）。蝕 刻工藝還可為純化學（等離子體蝕刻）、純物理（離子研磨）和/或它們的組合。
[0049] 干蝕刻工藝可在蝕刻室內(nèi)實施。通過調(diào)整一些工藝參數(shù)可控制不同部件的厚度， 工藝參數(shù)包括射頻（RF)源功率、偏置功率、電極尺寸、壓力、流速、蝕刻時間、晶圓溫度、其 他合適的工藝參數(shù)和/或它們的組合。干蝕刻工藝可實施含氧氣體、含氟氣體（例如，CF 4、 sf6、ch2f2、chf3和 /或c2f6)、含氯氣體（例如，C12、CHC13、CC1 4、和/或bci3)、含溴氣體（例 如，HBr、He和/或CHBr3)、含碘氣體、其他合適的氣體和/或等離子體和/或它們的組合。 在一些實施例中，干蝕刻工藝使用〇 2等離子體處理和/或0 2/N2等離子體處理。此外，干蝕 刻工藝可執(zhí)行適當?shù)囊欢螘r間。
[0050] 濕蝕刻工藝可使用用于氫氟酸（HF)浸漬工藝的HF溶液。在一些實施例中，濕蝕 刻工藝可將稀釋的氫氟酸應用于中間半導體結(jié)構(gòu)。在一些實施例中，濕蝕刻工藝包括暴露 給含有氫氧化銨的氫氧化物溶液、稀釋的HF、去離子水和/或合適的蝕刻劑溶液。
[0051] 在圖案化的介電層106上形成溝槽107和凹槽108之后，此后可剝離光刻膠。之 后，擴散阻擋層（未示出）可選擇形成在溝槽107和凹槽108的底部和側(cè)壁上。常見的擴 散阻擋金屬或合金包括鉭、鎳、鉿、鈮、鋯、釩、鎢、鎳鉻合金、以及鈦鎢。此外，還可考慮導電 陶瓷，諸如氧化銦、硅化銅、氮化鎢以及氮化鈦?？梢允褂蒙鲜鲇懻摰挠糜谛纬蓴U散阻擋層 的合適沉積工藝，諸如CVD、ALD以及PVD。擴散阻擋層具有的厚度在約20人至約200A之 間。然而，應該理解，本發(fā)明通篇引用的尺寸將根據(jù)所用的制造技術而按比例縮放。
[0052] 圖1D是將導電材料填充進溝槽107和凹槽108內(nèi)的步驟。然后導電互連件112 和導電互連件114分別形成在溝槽107和凹槽108中。導電互連件112被形成以電連接圖 案化介電層106中的各部件。同樣地，導電互連件114形成在凹槽108中以電連接下面的 各層。在一些實施例中，導電互連件112和導電互連件114被配置成連接柵極結(jié)構(gòu)15和位 于導電互連件112和導電互連件114之上的輸入/輸出（I/O)區(qū)（未示出）。用于導電互 連件112和導電互連件114的導電材料包括銅、鋁或其他合適的材料。
[0053] 在一個實施例中，形成導電互連件112和導電互連件114之前，晶種層可選地形成 在溝槽107和凹槽108的壁上。用于晶種層的常見材料包括Pd或其他聚合物和有機材料 的化合物。晶種層可由諸如PVD的合適工藝通過沉積而形成。
[0054] 形成導電互連件112和導電互連件114之后，使用合適的平坦化工藝。在一些實 施例中，平坦化圖案化的介電層106以及導電互連件112和導電互連件114。此外，介電層 106以及導電互連件112和導電互連件114共面以利于后續(xù)的工藝。平坦化工藝可以是化 學機械拋光（CMP)操作。
[0055] 參照圖1E，導電層110沉積在導電互連件112和導電互連件114上。在一些實施 例中，導電層110形成在導電互連件112或114與諸如介電層的上面各層之間。導電層110 用于防止導電互連件112和導電互連件114中的導電材料（諸如銅）擴散進周圍的介電材 料中。導電層110由導電材料形成，諸如鈷、鎳、媽、鉬、鈦、鉬、鉭、其他合適的材料和/或它 們的組合。
[0056] 導電層110的厚度在約j〇A至約丨0〇A之間。用于形成導電層no的合適的沉積 工藝包括CVD、ALD和其他合適的工藝。在一些實施例中，沉積工藝可將導電層110選擇沉 積至導電互連件112和導電互連件114的開口的表面上，以電絕緣導電互連件112和導電 互連件114。并且，選擇沉積提供了導電互連件112和導電互連件114與圖案化的介電層 106中的其他導電互連件之間的絕緣。
[0057] 參照圖1F，硅層116沉積在導電層110之上。在一個實施例中，硅層116覆蓋圖案 化的介電層106。硅層116的厚度在約IQi至約100.A之間。合適的沉積工藝包括使用硅 烷（SiH 4)或乙硅烷（Si2H6)作為硅前體的CVD。可選地，硅層116可通過使用硅作為材料源 (target)的PVD工藝而形成。
[0058] 參照圖1G，在硅層116和導電層110的界面處形成金屬硅化物層118。在一個實 施例中，娃層116設置在金屬娃化物層118的外圍。娃層116為形成金屬娃化物層118提 供硅。金屬硅化物層118通過來自硅層116的硅原子與包括在導電層110中的金屬發(fā)生反 應而形成。金屬硅化物層 118 可包括 Co2Si、CoSi、CoSi2、NiSi、NiSi2、WSi 2、MoSi2、TiSi2、 PtSi、TaSi2、其他合適的材料和/或它們的組合。
[0059] 金屬硅化物層118形成在導電互連件112和導電互連件114之上。在一個實施例 中，當在形成金屬硅化物層118中消耗與導電層110接觸的導電材料時，金屬硅化物層118 將形成在導電互連件112和導電互連件114上。在導電層110的部分設置在導電互連件 112和導電互連件114上的另一個實施例中，金屬硅化物層118形成在硅層116和導電層 110之間。在一個實施例中，金屬硅化物層118設置在導電互連件112和導電互連件114的 表面之上。
[0060] 參照圖1H，第二介電層220形成在金屬硅化物層118上。在一個實施例中，第二介 電層220沉積在圖案化的介電層106上。第二介電層220可沉積在硅層116上。在一個實 施例中，用于形成第二介電層220的材料與用于形成圖案化的介電層106的材料相同。在 另一個實施例中，當同時消耗硅層116的硅和導電層110中的接觸硅的金屬時，金屬硅化物 層118可形成在第二介電層220與導電互連件112和導電互連件114之間。第二介電層 220的厚度在約1〇〇A至約2000A之間。在一個實施例中，第二介電層220和金屬硅化物 層118之間的厚度比率在1至200之間。
[0061 ] 在一個實施例中，在硅層116上形成第二介電層220期間執(zhí)行將金屬硅化物層118 形成為導電層110的導電材料的硅化物形式的步驟。
[0062] 在一個實施例中，娃層116的熱膨脹系數(shù)（CTE)在約2ppm/°C至約3. 3ppm/°C 之間，例如，2.6ppm/°C。在另一個實施例中，第二介電層220的CTE在約0· lppm/°C至約 5ppm/°C之間，例如，lppm/°C。在一些實施例中，導電層110的CTE在約4. 5ppm/°C至約 9ppm/°C之間，例如 6. 3ppm/°C，或者在約 13ppm/°C至約 14ppm/°C，例如 13. 5ppm/°C。在 一個實施例中，導電互連件112或?qū)щ娀ミB件114的CTE在約16ppm/°C至約24ppm/°C之 間。在一個實施例中，金屬娃化物層118的CTE在約6. 5ppm/°C至約9. 5ppm/°C之間或者約 9. 5ppm/°C至約 15ppm/°C之間。
[0063] 在一些實例中，導電互連件112或?qū)щ娀ミB件114的CTE大于金屬硅化物層118 的CTE。在一些實例中，金屬硅化物層118的CTE大于硅層116的CTE。在一些實例中，金 屬硅化物層118的CTE大于第二介電層220的CTE。在一些實例中，金屬硅化物層118的 CTE大于圖案化的介電層106的CTE。
[0064] 在一些實例中，金屬硅化物層118和第二介電層220之間的CTE的比率大于金屬 硅化物層118和硅層116之間的CTE的比率。在一些實例中，導電互連件112和第二介電 層220之間的CTE的比率大于導電互連件112和硅層116之間的CTE的比率。
[0065] 在一個實施例中，金屬硅化物層118可與第二介電層220原位形成。換言之，在 沒有破壞真空的條件下，可在同一室內(nèi)或一個平臺內(nèi)形成金屬硅化物層118和第二介電層 220?？蛇x地，在一個室內(nèi)形成金屬硅化物層118之后通過破壞真空在另一個室內(nèi)形成第二 介電層220。
[0066] 在通常的實踐中，需要在不同的室內(nèi)形成導電層110和第二介電層220,因此破壞 真空的工藝順序是必然的。當導電層110形成并且脫離真空環(huán)境后，可以發(fā)現(xiàn)，在第二介電 層220形成在導電層110上之前，可形成金屬氧化物層。金屬氧化物層通過大氣中的氧氣 與導電層110發(fā)生反應而形成。可以認為，金屬氧化物層可導致諸如氣泡或剝落的缺陷。 因此，劣化了導電層110和第二介電層220之間的粘合。由于剝落或氣泡，會影響器件的完 整性和可靠性。反之，在本發(fā)明中，在導電層110暴露于氧氣之前，硅層116形成在導電層 110上，這樣可以防止金屬氧化物層的形成。因此，提高了導電層110和第二介電層220之 間的粘合的性能。
[0067] 圖II至圖1J是根據(jù)一些實施例的半導體器件制造工藝的截面圖。圖II至圖1J 示出了圖1F所示的操作步驟之后的替代操作步驟。參照圖II，在形成金屬硅化物層118之 前，第二介電層220沉積在硅層116上。在一個實施例中，第二介電層220是圖案化的介電 層106的覆蓋部分。在另一個實施例中，硅層116設置在圖案化的介電層106和第二介電 層220之間。此外，第二介電層220設置在導電層110之上。在一個實施例中，導電層110 設置在圖案化的介電層106和第二介電層220之間。
[0068] 參照圖1J，金屬硅化物層118形成在第二介電層220和導電互連件114或?qū)щ娀?連件112之間。在一些實施例中，形成金屬硅化物層118的合適的工藝包括退火工藝，諸如， 加熱半導體襯底102。
[0069] 在一個實施例中，金屬硅化物層118形成在導電層110上。在另一個實施例中，金 屬硅化物層118形成在硅層116與導電層110之間的表面上。在又一個實施例中，金屬硅 化物層118形成在硅層116與導電互連件112和導電互連件114之間。
[0070] 圖1K至圖1L是根據(jù)一些實施例的半導體器件制造工藝的截面圖。圖1K至圖1L 示出了圖1E示出的操作步驟之后的替代操作步驟。參照圖1K，第二介電層220的部分形成 在圖案化的介電層106上。在這種情況下，利用第二介電層220而不是形成圖1F所示的硅 層116來防止氧氣與導電層110中的金屬發(fā)生反應。在一個實施例中，第二介電層220是 圖案化的介電層106的覆蓋部分。第二介電層220設置在導電層110之上。在另一個實施 例中，導電層110設置在圖案化的介電層106和第二介電層220之間。
[0071] 在圖1K所示的操作（形成第二介電層220的部分）期間，也從導電層110的表面 上開始形成金屬硅化物層118。由于第二介電層220,第二介電層220中的硅在形成第二介 電層220期間轉(zhuǎn)移進金屬硅化物層118內(nèi)。在一個實施例中，金屬硅化物層118形成在第 二介電層220和導電層110之間。
[0072] 參照圖1E和圖1K，在不破壞真空的情況下，第二介電層220和金屬硅化物層118 與導電層110原位形成。此外，在形成第二介電層220期間，執(zhí)行將金屬硅化物層118形成 為導電層110中的導電材料的硅化物形式的步驟。
[0073] 參照圖1L，形成整個第二介電層220和整個金屬硅化物層118。
[0074] 圖2示出了根據(jù)一些實施例的半導體制造平臺200的示意圖。半導體制造平臺 200包括第一工具202、第二工具204和溝道206。
[0075] 第一工具（t〇〇l)202包括容納用于導電工藝的半導體晶圓的第一室210。第一工 具202被配置成對半導體晶圓執(zhí)行如圖1A至圖1L所示的半導體制造操作。為了說明示出 了第一室210,并且在第一工具202中可選地使用具有更多室的不同配置。同樣地，第二工 具204包括容納半導體晶圓的第二室212。在一個實施例中，第一工具202中執(zhí)行的制造工 藝可不同于第二工具204中執(zhí)行的制造工藝。
[0076] 溝道206設置在第一工具202和第二工具204之間。溝道206包括機器臂208， 其被配置成在第一工具202和第二工具204之間移動半導體晶圓。在一個實施例中，溝道 206被配置在低壓或真空條件下。溝道206的氣壓可保持在O.ltorr以下。當在第一工具 202和第二工具204中順序地執(zhí)行兩個或多個不同工藝時，溝道206提供虛擬真空隧道，通 過該隧道，可控制由不期望的反應物（諸如，氧氣）導致的污染。例如，在圖1E和圖1K中 順序地執(zhí)行的操作可分別在第一工具202和第二工具204中進行。這些順序的操作需要沒 有破壞真空的工作環(huán)境，以防止在導電層110上形成金屬氧化物層。在這種情況下，在形成 導電層110之后，可利用溝道206來移動半導體晶圓而不會破壞真空條件。
[0077] 圖3是示出了根據(jù)一些實施例的半導體制造工藝的流程圖。在操作310中，提供 半導體器件100的半導體襯底102。在操作320中，至少一個晶體管形成在半導體襯底102 上。晶體管包括柵極結(jié)構(gòu)、源極區(qū)和漏極區(qū)。
[0078] 在操作330中，蝕刻介電層105以形成溝槽107和凹槽108,使得圖案化的介電層 106形成在半導體器件100的柵極結(jié)構(gòu)之上。然后，在操作340中，導電互連件112和導電 互連件114分別形成在圖案化的介電層106中的溝槽107和凹槽108中。暴露出導電互連 件112或?qū)щ娀ミB件114的未被圖案化的介電層106覆蓋的表面。在一個實施例中，導電 互連件112和導電互連件114包括諸如銅或鋁的導電材料。
[0079] 在操作350中，具有諸如鈷、鎳、鎢、鉬、鈦、鉑和鉭的導電材料的導電層110形成在 導電互連件112或?qū)щ娀ミB件114的暴露表面上。在一個實施例中，導電材料形成在暴露 表面之上。
[0080] 在操作360中，硅層116形成在導電層110上。硅層116提供用于形成金屬硅化 物層118的硅。在操作370中，金屬硅化物層118形成為導電互連件112或?qū)щ娀ミB件114 的導電材料的硅化物形式。金屬硅化物層118通過導電材料與硅發(fā)生反應而形成。在一個 實施例中，通過例如加熱襯底的工藝使導電層110中的導電材料與硅發(fā)生反應形成金屬硅 化物層118。
[0081 ] 在操作380中，第二介電層220形成在硅層116上。在一個實施例中，第二介電層 220形成在圖案化的介電層106上。在一個實施例中，在硅層116上形成第二介電層220期 間，執(zhí)行將金屬硅化物層118形成為導電材料的硅化物形式的步驟。
[0082] 圖4是示出了根據(jù)一些實施例的半導體制造工藝的流程圖。參照圖4,圖4中的操 作310至360已在圖3的操作310至360中示出。操作360之后，在操作410中，第二介電 層220形成在娃層116上。在操作420中，金屬娃化物層118形成在導電層110和第二介 電層220之間。
[0083] 圖5是示出了根據(jù)一些實施例的半導體制造工藝的流程圖。參照圖5,圖5的操 作310至350已在圖3的操作310至350中示出。操作350之后，在操作510中，第二介電 層220的部分形成在硅層116上。在操作520中，金屬硅化物層118形成在導電層110和 第二介電層220之間。在形成第二介電層220期間形成金屬硅化物層118。在一個實施例 中，在操作510中形成第二介電層220的工藝期間，金屬硅化物層118形成于硅被轉(zhuǎn)移至金 屬硅化物層118的位置處。
[0084] 本發(fā)明的一些實施例提供了半導體器件，其包括位于半導體器件的柵極結(jié)構(gòu)之上 的介電層。導電互連件被配置成連接柵極結(jié)構(gòu)和位于導電互連件之上的I/O區(qū)。金屬硅化 物層設置在導電互連件和介電層之間，并且金屬硅化物是不同于導電互連件的金屬的硅化 物形式。
[0085] 本發(fā)明的一些實施例提供了半導體器件，其包括第一介電層。導電互連件設置在 第一介電層內(nèi)。金屬硅化物層設置在導電互連件之上。硅層設置在金屬硅化物層的外圍， 并且第二介電層設置在金屬硅化物層和硅層之上。
[0086] 本發(fā)明的一些實施例提供了用于制造半導體器件的方法，該方法包括提供襯底。 該方法還包括在襯底上形成柵極結(jié)構(gòu)。該方法還包括在半導體器件的柵極結(jié)構(gòu)之上形成第 一介電層。此外，該方法包括在第一介電層的溝槽中形成導電互連件，從而暴露出導電互連 件的未被第一介電層覆蓋的表面。該方法還包括在暴露表面上形成導電材料，以及通過反 應導電材料和娃將金屬娃化物形成為導電材料的娃化物形式。
[0087] 上面論述了若干實施例的部件，使得本領域的技術人員可以更好地理解本發(fā)明的 各個方面。本領域的技術人員應該理解，可以很容易地使用本發(fā)明作為基礎來設計或更改 其他用于達到與這里所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的工藝和結(jié)構(gòu)。本領域 的技術人員也應該意識到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本 發(fā)明的精神和范圍的情況下，可以進行多種變化、更換以及改變。
【主權項】
1. 一種半導體器件，包括： 介電層，位于所述半導體器件的柵極結(jié)構(gòu)之上； 導電互連件，被配置成連接所述柵極結(jié)構(gòu)和位于所述導電互連件之上的I/O區(qū)；以及 金屬硅化物層，設置在所述導電互連件和所述介電層之間，所述金屬硅化物為不同于 所述導電互連件的金屬的硅化物形式。2. 根據(jù)權利要求1所述的半導體器件，還包括：導電層，設置在所述導電互連件和所述 金屬硅化物層之間，其中，所述導電層是所述金屬。3. 根據(jù)權利要求2所述的半導體器件，還包括：娃層，位于所述介電層內(nèi)部，其中，所述 硅層位于所述金屬硅化物層和所述介電層之間。4. 根據(jù)權利要求3所述的半導體器件，其中，所述硅層還設置在所述金屬硅化物層的 外圍上。5. 根據(jù)權利要求1所述的半導體器件，其中，所述導電互連件的熱膨脹系數(shù)（CTE)大于 所述金屬硅化物層的CTE，并且所述金屬硅化物層的CTE大于所述介電層的CTE。6. -種半導體器件，包括： 第一介電層； 導電互連件，設置在所述第一介電層內(nèi)； 金屬硅化物層，設置在所述導電互連件之上； 硅層，設置在所述金屬硅化物層的外圍上；以及 第二介電層，設置在所述金屬硅化物層和所述硅層之上。7. 根據(jù)權利要求6所述的半導體器件，其中，所述硅層設置在所述金屬硅化物層和所 述第二介電層之間。8. 根據(jù)權利要求6所述的半導體器件，其中，所述導電互連件的熱膨脹系數(shù)（CTE)大于 所述金屬硅化物層的CTE，并且所述金屬硅化物層的CTE大于所述第一介電層和所述第二 介電層的CTE。9. 一種用于制造半導體器件的方法，包括： 提供襯底； 在所述襯底上形成柵極結(jié)構(gòu)； 在所述半導體器件的所述柵極結(jié)構(gòu)之上形成第一介電層； 在所述第一介電層的溝槽中形成導電互連件，從而暴露出所述導電互連件的未被所述 第一介電層覆蓋的表面； 在所述暴露表面上形成導電材料；以及 通過使所述導電材料和硅發(fā)生反應，將金屬硅化物層形成為所述導電材料的硅化物形 式。10. 根據(jù)權利要求9所述的用于制造半導體器件的方法，其中，通過使所述導電材料和 所述硅發(fā)生反應將所述金屬硅化物層形成為所述導電材料的硅化物形式還包括加熱所述 襯底。
【文檔編號】H01L23/522GK105990229SQ201510844545
【公開日】2016年10月5日
【申請日】2015年11月27日
【發(fā)明人】龔伯涵, 盧盈靜, 洪奇成, 王喻生, 張簡旭珂
【申請人】臺灣積體電路制造股份有限公司