半導體元件及其制造方法
【專利摘要】本發(fā)明公開了一種半導體元件及其制造方法。在一實施例中，制造半導體元件的方法包括提供一基板。方法更包括于基板上形成具有第一高度的陣列區(qū)、具有大于第一高度的第二高度的周圍區(qū)、及分隔陣列區(qū)與周圍區(qū)的邊界區(qū)。方法更包括形成多個交替的絕緣及導電層于陣列區(qū)及邊界區(qū)的至少一部分之上。方法更包括于邊界區(qū)的至少一部分中通過多個交替的絕緣及導電層形成溝道，溝道具有傾斜側壁。
【專利說明】
半導體元件及其制造方法
技術領域
[0001]本發(fā)明是有關于一種半導體元件，且包括用于改善半導體元件(例如是三維存儲器結構)的制造的方法及結構。
【背景技術】
[0002]反及(NAND)閃存為一非易失性存儲器且被廣泛地應用于包括移動電話、數(shù)字相機以及固態(tài)硬盤(solid-state hard drives)中。反及閃存的高儲存密度，尤其和反或(NOR)閃存相比，具有相當大的市場滲透率。這樣的儲存密度是部分透過使用串聯(lián)存儲單元串行于一接地線(ground line)與位線之間而達成，可降低需要的金屬接點(metalcontacts)數(shù)量。這些串行由于其與與非門極的相似性而一般被稱為「反及串行」。一反及串行中的每一存儲單元可通過存儲單元與其他的反及串行相鄰的存儲單元分享的字線取得地址。在過去，反及閃存已由一二維(平面)陣列實現(xiàn)，此二維平面是由字線與位線所定義，字線與位線彼此垂直交叉，存儲單元是形成于交叉點。
[0003]反及串行布局已更進一步發(fā)展，以達到具有更大的儲存密度。這樣的努力已導致三維反及閃存的發(fā)展，其中存儲單元是互相垂直疊層于頂部。
[0004]近日的發(fā)展包括使用應用于電荷捕捉存儲器技術(charge trapping memorytechnique)的薄膜晶體管(TFT)技術以及應用于反恪絲存儲器(ant1-fuse memory)的交叉點陣列技術(cross-point array technique)。關于后者，多層的字線及位線于其各自的交叉點是提供有存儲元件。發(fā)展亦包括使用電荷捕捉存儲器技術形成垂直反及存儲單元，其中具有操作類似于反及的垂直通道的一多柵極場效晶體管結構(mult1-gate fieldeffect transistor structure)是利用娃-氧_氮_氧_石圭(S0N0S，以下以 S0N0S 稱之)電荷捕捉技術，以制造于各個柵極/垂直通道接口的儲存位點(storage site)。關于后者，近日的發(fā)展已通過形成經(jīng)絕緣材料所分開的導電材料條疊層以及于疊層的導電材料之間的接口區(qū)中提供存儲元件，改善三維半導體元件的尺寸及制造成本。
[0005]圖1繪示一三維反及快閃陣列結構的示意圖。此圖顯示部分垂直柵極(VerticalGate，VG)元件作為一范例，包括配置為三維方式的串行選擇線(string select line)(SSLn) 10、總體位線(global select line，GSL) 11、通道 12、源極線(SL) 17、源極線(SSLn) 18、源極接點(source contact) 20、金屬線 21、位線 31、32、33、及位線接點(bit linecontact)41、42、43。串行選擇線10及總體位線11可包括位于多插塞(poly plugs)頂部上的附加的硅化物層，以減少整體的電阻。

【發(fā)明內(nèi)容】

[0006]在制造半導體元件的當中，完成元件的形成時，不同的結構可能被放置于彼此鄰近處。例如，三維存儲器結構可包括周圍電路(periphery circuit)及陣列電路(arraycircuit)。形成這些不同的結構的所需的不同條件可能對其他結構導致不利的影響。三維存儲陣列結構的位于或大約于陣列及周圍邊界之處可包括一大的臺階高度差。為了補償此大的臺階高度差，需要采取復雜的平坦化工藝，并需要進行一些更多的額外步驟，而這些工藝及步驟于本發(fā)明中是被認為是耗時及耗費成本的。
[0007]因此，目前需要提供一改善的制造流程，以進一步減少步驟的數(shù)量。
[0008]本發(fā)明是半導體元件及用于制造半導體元件的方法。在一實施例中，制造半導體元件的方法包括提供一基板。方法更包括于基板上形成具有第一高度的陣列區(qū)、具有大于第一高度的第二高度的周圍區(qū)、及分隔陣列區(qū)與周圍區(qū)的邊界區(qū)。方法更包括形成多個交替的絕緣及導電層于陣列區(qū)及邊界區(qū)的至少一部分之上。方法更包括于邊界區(qū)的至少一部分中通過多個交替的絕緣及導電層形成溝道，溝道具有傾斜側壁。
[0009]在另一示范實施例中，半導體元件包括一基板及形成于基板上的一陣列區(qū)，陣列區(qū)具有第一高度。半導體元件更包括形成于基板上的一周圍區(qū)，周圍區(qū)具有大于第一高度的第二高度。半導體元件更包括一邊界區(qū)，此邊界區(qū)分隔陣列區(qū)與周圍區(qū)。半導體元件更包括多個交替的絕緣及導電層于陣列區(qū)及邊界區(qū)的至少一部分之上。半導體元件更包括于邊界區(qū)的至少一部分中通過多個交替的絕緣及導電層所形成的溝道，溝道具有傾斜側壁。
[0010]本發(fā)明的多個特色、方面及實施例是配合所附圖式進行詳細說明。
[0011]伴隨著包含于本申請的主體中的示范性圖式，這些示范性圖式及實施例是通過本申請所請的任何一個權利要求范圍所列舉出的主題提供一書面的詳細說明。這些示范性圖式不應用以限制本申請中所最終提申的任何的權利要求范圍。
[0012]再者，雖然為了方便起見，類似的元件符號可用以表示類似的結構，可以理解的是，各種示范實施例可被視為不同的變化。
【附圖說明】
[0013]圖1繪示一三維反及快閃陣列(3D NAND flash array)的示意圖。
[0014]圖2繪示在陣列區(qū)中的硅基板被刻蝕移除之后的示范性半導體元件的剖面圖。
[0015]圖3繪示在交替的絕緣/導電疊層形成于整個基板表面中之后的示范性半導體元件的剖面圖。
[0016]圖4繪示在陣列區(qū)中進行溝道刻蝕之后的示范性半導體元件的剖面圖。
[0017]圖5繪示在平坦化結構形成于陣列區(qū)的溝道中之后的示范性半導體元件的剖面圖。
[0018]圖6繪示在溝道之外的氮化物線層被移除之后的示范性半導體元件的剖面圖。
[0019]圖7繪示在多插塞形成于陣列區(qū)中之后的示范性半導體元件的剖面圖。
[0020]圖8繪示在溝道形成于陣列區(qū)中之后的另一示范性半導體元件的剖面圖。
[0021]圖9繪示在平坦化工藝完成之后的另一示范性半導體元件的剖面圖。
[0022]圖10繪示關于可能影響半導體元件的制造過程的因子的示范實驗數(shù)據(jù)以及在不同的陣列深溝道與氧化物/多晶硅層疊層間的偏差(ADT-OPlbias)下的剖面輪廓。
[0023]圖1lA至圖1lD繪示制造一半導體元件的示范實施例的剖面圖。
[0024]圖12繪示在制造一半導體元件期間的形成光刻膠層的示范實施例。
[0025]圖13A至圖13D繪示制造一半導體元件的示范實施例的剖面圖。
[0026]【符號說明】
[0027]10:串行選擇線
[0028]11:總體位線
[0029]12:通道
[0030]14:陣列區(qū)
[0031]16:周圍區(qū)
[0032]17、18:源極線
[0033]20:源極接點
[0034]21:金屬線
[0035]31、32、33:位線
[0036]41、42、43:位線接點
[0037]100:基板
[0038]102:淺溝道隔離
[0039]104:絕緣層
[0040]104a:第一絕緣層
[0041]106:導電層
[0042]108、118、128:溝道
[0043]108a:側壁
[0044]110:襯墊氮化物層
[0045]IlOa:襯墊氮化物
[0046]112:高密度等離子體氧化物
[0047]114:多插塞
[0048]120:光刻膠圖案
[0049]122b:光刻膠
[0050]124b、124c、124d:光刻膠邊界
[0051]130、132、134:凹部
[0052]202a、ADT:陣列深溝道
[0053]A、B、C、D、E:邊界
[0054]d、dl、d2:間隙
[0055]h:高度
[0056]OPl:氧化物層/多晶硅層疊層
[0057]α、β:角度
【具體實施方式】
[0058]現(xiàn)在將參照所附圖式說明示范實施例，圖式是形成本發(fā)明的一部分且繪示可能實行的示范實施例。本發(fā)明及所附的權利要求范圍中所使用的用語「示范實施例」、「示范性實施例」、及「本發(fā)明的實施例」并不需要意指單一實施例(雖然有可能)，且各種的示范實施例可在不脫離示范實施例的范疇或精神之下易于進行結合和/或交換。再者，本發(fā)明及所附的權利要求范圍所使用的術語僅是用于描述示范實施例的目的，并非用于限定。在此方面，如本發(fā)明及所附的權利要求范圍所使用的用語「之中」可包括「之內(nèi)」及「之上」，且用語「一」、「該」可包括單數(shù)及復數(shù)形式。再者，如本發(fā)明及所附的權利要求范圍所使用的用語「通過」可亦意指「由」，視上下文而定。再者，如本發(fā)明及所附的權利要求范圍所使用的用語「若」可亦意指「當」或「于」，視上下文而定。再者，如本發(fā)明及所附的權利要求范圍所使用的字匯「和/或」可意指并包含一個或多個相關所列的項目的任一及所有可能的結合。
[0059]本發(fā)明一般是有關于多層半導體結構，且更特別是有關于形成三維垂直柵極與非元件的高質(zhì)量多層疊層。
[0060]圖2繪示位于基板100上的三維垂直柵極半導體元件的一示范實施例。半導體元件可包括一陣列區(qū)14及一周圍區(qū)16。為了在陣列區(qū)14中制造三維存儲器元件，一實質(zhì)的臺階高度h可形成于陣列區(qū)14與周圍區(qū)16之間的半導體基板100之中。在一示范實施例中，臺階高度h可在0.8至1.6微米(μπι)的范圍之中。
[0061]隔離結構(例如是繪示于圖2中的淺溝道隔離(S TI) 102)是形成于周圍區(qū)16之中，此外位于陣列區(qū)中的基板的部分202a是被刻蝕移除。陣列深溝道(array deep trench，ADT) 202a的刻蝕后檢視(after etch inspect1n，ΑΕΙ)的輪廓角度α將取決于陣列深溝道光刻膠輪廓及刻蝕配方。如圖3所繪示，交替的絕緣層104及導電層106可形成為基板100之上的一疊層。在一實施例中，第一絕緣層104a可能較其他絕緣層更厚，例如是在1500至3000埃(Angstrom)的范圍之中。絕緣層104的材料可以是氧化物且通過低壓化學氣相沉積工藝(LPCVD process)所形成，而導電層106可以是η型多晶娃或p型多晶娃。在示范實施例中，總數(shù)為8個的交替的導電層106及絕緣層104可形成為總厚度約11000埃。應理解的是，本發(fā)明的形成于疊層中的交替的導電層106及絕緣層104的數(shù)量于示范實施例中可以是大于8個或小于8個。再者，于本發(fā)明中可理解，各個層的厚度及其他工藝的變化可實質(zhì)上與上述內(nèi)容及本發(fā)明有所相同或有所改變。
[0062]如圖4中所繪示，圖案化工藝可在陣列/周圍的邊界區(qū)中進行，以形成溝道108。在示范實施例中，如圖所示，3微米之間隙分隔溝道108的邊緣。由于溝道108是形成為類碗型(bowl-like shape)(亦即是溝道108的頂部的周圍較寬)，側壁108a可包括一錐形斜面。就此點而言，交替的絕緣層104及導電層106的保留部分可包括一錐形側。
[0063]圖案化工藝可包括各向異性刻蝕(anisotropic etching)。錐形斜面?zhèn)缺?08a的刻蝕后檢視的輪廓的角度β及α將取決于定義氧化物層/多晶硅層疊層(OPl)矩形時的光刻膠輪廓及刻蝕配方，以及定義陣列深溝道(arraydeep trench，ADT)矩形時的光刻膠輪廓及刻蝕配方。其中陣列深溝道(ADT)矩形與氧化物層/多晶硅層疊層(OPl)矩形的距離大小(ADT-OPlbias，圖10中d的大小)，亦為影響輪廓的角度β及α的深度的關鍵。本發(fā)明中可理解到可能影響此距離大小(ADT-OPlbias，d)的一些工藝因子，包括定義ADT及OPl圖型的掩模圖形尺寸，兩圖案的重疊位移(overlay shift, OVL shift)及各別曝光能量。圖10提供范圍在不同的ADT-OPlbias (d)下的剖面圖案(溝道108的邊緣的間隙，即為 ADT-OPlbias (d))。
[0064]如圖5中所繪示，首先，可形成一襯墊氮化物層110。此后，可進行一沉積及平面化工藝，以形成高密度等離子體氧化物結構(HDP oxide structure) 112。
[0065]如圖6中所繪示，溝道外的襯墊氮化物層110的部分可被移除，留下一部分IlOa的襯墊氮化物110a。襯墊氮化物層110可通過將半導體基板100暴露于磷酸(H3PO4)被移除。磷酸將移除周圍區(qū)16及陣列區(qū)14中的暴露的氮化物。
[0066]如圖7中所繪示，多插塞114可形成于陣列區(qū)14中。在進行上述動作時，可形成包括如圖7所示的淺溝道隔離102、絕緣層/導電層104/106疊層、碗形的襯墊氮化物(例如是氮化硅)/高密度等離子體氧化物110a/112的隔離、及多插塞114。
[0067]本發(fā)明中應理解的是，示范實施例中分隔溝道108的邊緣的間隙可以小于3微米。例如，如圖8所示，在溝道刻蝕之后，若此間隙是約0.8至1.5微米之間，溝道118可能不會通過底部完全敞開，如圖所示。就此點而言，襯墊氮化物層110可以被形成，接續(xù)可通過高密度等離子體氧化物112沉積及進行平坦化步驟，以獲得如圖9所示的平坦表面。
[0068]此后，可進行附加的工藝，以形成三維垂直柵極與非元件，例如是圖1所示的元件。此處應理解的是，上述制造步驟所形成的三維垂直柵極與非元件僅為可通過本發(fā)明所制造的一示范元件，且其他非三維垂直柵極與非元件的半導體元件亦被仔細考慮于示范實施例中。
[0069]上述工藝中所制造的三維存儲器陣列結構于陣列與周圍邊界之間可包括一大的臺階高度差。為了補償此大的臺階高度差，可能需要耗時且耗費成本的復雜的平坦化工藝，包括一些額外的步驟。
[0070]一改善的制造過程的示范實施例可使得步驟的數(shù)量有所減少。然而，如圖所示，上述實施例是導向于陣列/周圍邊界及陣列區(qū)中的隔離結構之間形成一大的間隙，氧化物層/多晶硅層疊層(OPl)的掩?？赡苁俏挥陉嚵?周圍邊界上的圖案。請參照圖1lA至圖1lD所繪示的光刻膠邊界的不同的位置A、B、C、及D。如圖1lA(I)所示，間隙可形成于光刻膠122a的陣列/周圍邊界及層(絕緣層、導電層、第一絕緣層)104、106、104a之間。圖1lA(2)繪示進行刻蝕步驟中間的結果，以移除部份的絕緣/多晶硅層，于基板100上產(chǎn)生一平坦表面。同時，由于刻蝕步驟的側向刻蝕，光刻膠邊界124a可具有錐形斜面。在周圍區(qū)中多余的絕緣及多晶硅層已受到移除之后(如圖1lA(3)及圖1lA(4)中所繪示)，刻蝕步驟可能亦移除陣列的一些部分，并形成溝道128，如此可能進一步需要如上述實施例中所進行的絕緣填充及平坦化。
[0071]現(xiàn)在請參閱圖1lB(I)，光刻膠122b可被形成為光刻膠122b的陣列/周圍邊界及層(絕緣層、導電層、與第一絕緣層)104、106、與104a之間不具有間隙。在進行刻蝕步驟以移除多余的絕緣/多晶硅層之后(圖11B(2)及圖11B(3))，光刻膠邊界124b可具有錐形斜面及一平的(平坦)表面，如圖11B(3)所示。由于光刻膠邊界124b因側向刻蝕再次具有錐形斜面，一部分的光刻膠頂面是再次被刻蝕移除。當移除此光刻膠，如圖11B(4)中所示，僅保留具有平坦區(qū)域的一小凹部130。因此，可能不需要進一步進行上述圖1lA的實施例的絕緣填充與平坦化。
[0072]圖1lC繪示光刻膠可形成于邊界C的另一實施例。在進行刻蝕步驟以移除多余的絕緣/多晶硅層之后(圖1lC(2)及圖11C(3))，光刻膠邊界124c可具有錐形斜面。當移除光刻膠，如圖11C(4)中所示，僅可形成不具平坦區(qū)域的一小凹部132。因此，可能不需要進一步進行上述圖1lA的實施例的絕緣填充與平坦化。
[0073]圖1lD繪示光刻膠可形成于邊界D的另一實施例。在進行刻蝕步驟以移除多余的絕緣/多晶硅層之后(圖1lD(2)及圖11D(3))，光刻膠邊界124d可具有錐形斜面。當移除光刻膠，如圖11D(4)中所示，僅可形成一小平坦表面的凹部134。因此，可能不需要進一步進行上述圖1lA的實施例的絕緣填充與平坦化。
[0074]在示范實施例中，光刻膠可形成于B及D所指的邊界之間，如圖12中所繪示。就此點而言，于示范實施例中，邊界B及D之間的距離可以是約260納米(nm)，邊界B及C之間的距離可以是約200納米，邊界C及D之間的距離可以是約60納米。
[0075]現(xiàn)在請參閱圖13A，一大的間隙dl可形成于陣列/周圍邊界及層(絕緣層、導電層、與第一絕緣層)104、106與104a之間，其中光刻膠圖案120僅覆蓋陣列區(qū)14。在圖案化陣列區(qū)14之后，可形成具有錐形側壁108a的一深溝道108。淺溝道隔離102可形成于周圍區(qū)的硅基板100中。此后，絕緣層/導電層104/106疊層可形成于基板100表面之上。接著，圖案化工藝可以在陣列/周圍邊界區(qū)中進行，以移除周圍區(qū)16中多余的絕緣層/導電層104/106疊層，得到2個區(qū)域之間的平坦基板表面。此后，可進行圖案化工藝，以移除多余的絕緣/導電層，于基板100上產(chǎn)生平坦表面。另一方面，圖13B、圖13C、及圖13D繪示小凹部130、132、及134的形成。于本發(fā)明中可理解的是，繪示于圖1lB至圖1lD中可分別經(jīng)由邊界B、C、及D所形成的此種小凹部130、132、及134是小于溝道108。因此，可能不需要進一步進行上述圖13A的實施例的絕緣填充與平坦化。
[0076]此后，多插塞114可形成于陣列區(qū)，且可依需求進行其他平坦化步驟，以達成一平坦表面。
[0077]本發(fā)明中應理解的是，可進行上述及本發(fā)明的外或?qū)ι鲜黾氨景l(fā)明中有所置換的其他動作，包括形成具有更加垂直輪廓(亦即角度α更大)的溝道108及/或凹部130、132及134的側壁。
[0078]陣列可以實行于一集成電路中。集成電路亦可包括一控制器，控制器可連接于字線、串行選擇線、位線、及其他關于陣列的線。透過這些連接并通過使用感測電路，控制器可協(xié)調(diào)包括讀取、寫入、與編程操作的陣列操作?？刂破骺蓪嵭袨橐煌ㄓ锰幚頇C(generalpurpose processor)，執(zhí)行一計算機程序以進行陣列操作。計算機程序可通過處理器以非臨時記憶存取的方式儲存。在其他實施例中，控制器可透過本領域所知的特殊用途應用電路(special purpose applicat1n circuitry)或由存儲器陣列提供單芯片系統(tǒng)功能的混合模塊來執(zhí)行。在其他實施例中，控制器可透過特殊用途邏輯電路與通用處理器的混合來執(zhí)行。此外，控制器可執(zhí)行或利用一有限狀態(tài)機器以進行陣列操作。
[0079]應理解的是，本文所描述的原則可應用于示范性實施例中所述的反及閃存元件的情況之外，包括反或閃存元件、一次性可編程(one-time programmable, OTP)存儲器元件、其他反恪絲基的存儲器元件(ant1-fuse-based memory device)、浮動柵極存儲器元件、電荷捕捉存儲器元件、非易失性存儲器元件、嵌入式存儲器元件、及/或其他存儲器元件、或甚至是金屬氧化物半導體元件(M0S device)。
[0080]當關于本發(fā)明的原則的各種實施例已描述于上文中，應理解的是這些實施例僅以范例的方式表示，并非作為限制。因此，本發(fā)明的廣度及范圍不應通過任何一個上述的示范性實施例所限制，然僅應參照本發(fā)明所請的權利要求范圍及其均等物所定義。再者，上述優(yōu)點及特征是提供于所述的實施例中，然不應將本申請的權利要求范圍的應用限制于達成任何一者或所有的上述優(yōu)點的工藝及結構。
[0081]例如，如本發(fā)明所示，「形成」一層、多個層、多個交替的層、多層、疊層、及/或結構可包括產(chǎn)生層、多層、疊層、及/或結構的任何一種方法，包括沉積法及類似方法?！付鄬印箍梢允且粋€層、結構、及/或包括多個內(nèi)層及/或多個層、多層、結構的疊層、及/或疊層于或形成于另一者上或之上的疊層。內(nèi)部結構可包括半導體的任何的內(nèi)部結構，包括電荷儲存結構(例如是包括一隧穿介電層、一捕捉層、及一阻擋氧化物層的SONOS、帶隙工程-石圭-氧-氮-氧-石圭(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-S0N0S)結構)。
[0082]雖然一個或多個層、多層、及/或結構可于本發(fā)明中被描述為「硅」、「多晶硅」、「導電」、「氧化物」、及/或「絕緣」層、多層、及/或結構，應理解的是，這些示范實施例可應用于其他材料及/或組成的層、多層、及/或結構。再者，于示范實施例中，這些結構可以是晶型結構及/或非晶型結構的形式。
[0083]再者，一個或多個層、多層、及/或結構的「圖案化」可包括于一個或多個層、多層、及/或結構上產(chǎn)生所欲的圖案的任何方法，這些方法包括通過施加具有預成形圖案(pre-formed pattern)的光刻膠掩模(未顯示)、以及根據(jù)光刻膠掩模上的預成形圖案刻蝕這些層、多層、及/或結構以進行光刻蝕工藝。
[0084]于本發(fā)明中應理解的是，所述的這些原則可應用于示范性實施例中所述的反及型元件之外的情況，包括反或型元件、其他存儲器儲存元件、浮動柵極存儲器元件、電荷捕捉存儲器元件、非易失性存儲器元件、及/或內(nèi)嵌式存儲器元件。
[0085]本發(fā)明中所使用的各種用語于本技術領域中具有特殊的意義。一特定的用語是否應理解為「領域中的術語」是取決于此用語所使用的語境而定?！高B接于」、「傳遞于」、「關于」或其他類似用語一般應廣義理解為包括參考元件之間直接傳遞與連接、或參考元件之間透過一個或多個中間物傳遞與連接的兩個情形。這些及其他用語是按照本發(fā)明中所使用的語境來解釋，也因此本領域中具有通常知識者能理解在所揭露的語境中的這些用語。上述定義并非排除可能基于所揭露的語境所賦予這些用語的其他意義。
[0086]表示比較、量測、及時間的用詞，例如是「當時」、「均等」、「于...期間」、「完全」、及類似用語，應理解為意指「實質(zhì)上于當時」、「實質(zhì)上均等」、「實質(zhì)上于...期間」、「實質(zhì)上完全」等等，其中「實質(zhì)上」表示這些比較、量測、及時間為可達成隱含狀態(tài)或明顯狀態(tài)的期望的結果。
【主權項】
1.一種制造半導體元件的方法，該方法包括: 提供一基板； 形成一陣列區(qū)、一周圍區(qū)、及一邊界區(qū)于該基板上，該陣列區(qū)具有一第一高度，該周圍區(qū)具有大于該第一高度的一第二高度，該邊界區(qū)分隔該陣列區(qū)與該周圍區(qū)； 形成多個交替的絕緣層及導電層于該陣列區(qū)及該邊界區(qū)的至少一部分之上；以及形成一溝道，該溝道是于該邊界區(qū)的至少一部分中通過這些交替的絕緣層及導電層，該溝道具有多個傾斜側壁。2.根據(jù)權利要求1所述的方法，其中該邊界區(qū)包括連接該陣列區(qū)的一表面與該周圍區(qū)的一表面的一陡峭臺階，且這些交替的絕緣層及導電層是形成于該陡峭臺階的側壁的至少一部分之上。3.根據(jù)權利要求2所述的方法，其中通過這些交替的絕緣層及導電層的該溝道是通過放置一光刻膠于該陣列區(qū)及該邊界區(qū)的至少一部分之上所形成。4.根據(jù)權利要求3所述的方法，其中該光刻膠的一邊緣以及形成于該陡峭臺階的側壁上的這些交替的絕緣層及導電層的一外表面之間是形成小于3微米的一間隙。5.根據(jù)權利要求3所述的方法，其中該光刻膠的一邊緣以及形成于該陡峭臺階的側壁上的這些交替的絕緣層及導電層的一外表面之間是形成120納米至380納米的一間隙。6.根據(jù)權利要求1所述的方法，更包括形成一介電層于該溝道的至少一部分之上，其中形成該介電層于該溝道的至少一部分之上的步驟包括形成該介電層于該溝道的這些傾斜側壁的至少一部分之上。7.根據(jù)權利要求6所述的方法，其中該介電層包括氮氧化物層。8.根據(jù)權利要求6所述的方法，更包括以一第二介電材料填充該溝道。9.一種半導體元件，包括: 一基板； 一陣列區(qū)，形成于該基板上，該陣列區(qū)具有一第一高度； 一周圍區(qū)，形成于該基板上，該周圍區(qū)具有大于該第一高度的一第二高度； 一邊界區(qū)，分隔該陣列區(qū)與該周圍區(qū)； 多個交替的絕緣層及導電層，形成于該陣列區(qū)及該邊界區(qū)的至少一部分之上；以及一溝道，于該邊界區(qū)的至少一部分中通過這些交替的絕緣層及導電層所形成，該溝道具有多個傾斜側壁。10.根據(jù)權利要求9所述的半導體元件，其中該邊界區(qū)包括連接該陣列區(qū)的一表面與該周圍區(qū)的一表面的一陡峭臺階，且這些交替的絕緣層及導電層是形成于該陡峭臺階的側壁的至少一部分之上。11.根據(jù)權利要求9所述的半導體元件，其中該溝道的周圍邊緣之間的距離是小于3微米。12.根據(jù)權利要求9所述的半導體元件，其中該溝道的周圍邊緣之間的距離是120納米至380納米。13.根據(jù)權利要求9所述的半導體元件，更包括形成一介電層于該溝道的至少一部分之上，其中該介電層是形成于該溝道的這些傾斜側壁的至少一部分之上。14.根據(jù)權利要求13所述的半導體元件，其中該介電層包括氮氧化物層。15.根據(jù)權利要求13所述的半導體元件，更包括該溝道中的一第二介電材料。
【文檔編號】H01L21/8247GK105990250SQ201510090224
【公開日】2016年10月5日
【申請日】2015年2月28日
【發(fā)明人】楊金成
【申請人】旺宏電子股份有限公司