一種具有三柵結構的hk soi ldmos器件的制作方法
【專利摘要】本發(fā)明屬于半導體技術領域，具體涉及一種具有三柵結構的HK SOI LDMOS器件。本發(fā)明具有以下幾個特點：一、具有三個分離的柵結構，包括一個平面柵和兩個溝槽柵，在開態(tài)時，三柵結構可以形成包括橫向和縱向在內(nèi)的多個溝道，增大溝道密度，提高電流，降低比導通電阻；二、從靠近半導體體區(qū)的漂移區(qū)內(nèi)嵌入高K介質(zhì)，其與漂移區(qū)在縱向上交替排列，開態(tài)時在靠近高K的漂移區(qū)側壁形成電子積累層，提供低阻通道，降低比導通電阻，關態(tài)時高K介質(zhì)輔助耗盡漂移區(qū)，提高漂移區(qū)摻雜，并改善電場，進一步降低比導通電阻并提高耐壓；三、采用SOI結構，提高縱向耐壓，減小泄漏電流，消除閂鎖效應。
【專利說明】
一種具有三柵結構的HK SOI LDMOS器件
技術領域
[0001 ]本發(fā)明屬于半導體技術領域，具體涉及一種具有三柵結構的HK SOI LDMOS器件。
【背景技術】
[0002]LDMOS(Lateral Double-diffus1n Metal Oxide Semiconductor，橫向雙擴散金屬-氧化物-半導體場)是一種多子導電型器件，具有輸入阻抗高，開關速度快，易集成等特點，在智能功率集成電路中廣泛應用。對LDMOS而言，高耐壓(BV)就意味著更長的漂移區(qū)長度和更低的漂移區(qū)摻雜，這也導致器件的比導通電阻(Rc^sp)大大增加，因此，硅極限問題(Ron,SP ocBV2.5)嚴重制約著LDMOS器件的發(fā)展。
[0003]對于低耐壓級別(BV〈200V)器件，溝道電阻成為導通功耗的一個重要因素，因此如何減小器件的溝道電阻成為許多國內(nèi)外學者研究的課題。槽柵(trench gate)技術的引入，使得器件的導通面積進一步增大，溝道密度增加，器件的開態(tài)電流有顯著提升，有效降低器件的比導通電阻。文獻(Low ON-Resistance SOI Dual-Trench-Gate MOSFET , IEEETRANSACT1NS ON ELECTRON DEVICES,VOL.59,N0.2,FEBRUARY 2012)提出一種具有雙槽柵的MOSFET器件，延伸至埋氧層的槽柵擴大導通面積，同時開態(tài)時伸入漂移區(qū)的槽柵側壁上有電子積累，而氧化層內(nèi)嵌入的槽柵進一步增大溝道密度，提高開態(tài)電流，使器件的導通電阻大大降低，但傳統(tǒng)槽柵會使器件的表面積增加，對比導通電阻的降低有一定影響。
[0004]由于漂移區(qū)對功率器件的比導通電阻有很大影響，因此提高漂移區(qū)摻雜濃度成為一種有效降低器件比導通電阻的方式。超結結構(super junct1n)由于可以輔助耗盡漂移區(qū)提高其摻雜濃度而被廣泛應用。專利(Semiconductor power devices withalternating conductivity type high voltage breakdown reg1n,U.S.Patent 5216275，1993.)通過在漂移區(qū)中引入P條來輔助耗盡n型漂移區(qū)，從而提高漂移區(qū)的摻雜濃度，使器件的比導通電阻降低。但襯底輔助耗盡作用會造成超結器件的電荷不平衡問題，從而使器件的耐壓受到影響。為了消除超結結構的襯底輔助耗盡作用，具有高K介質(zhì)的功率器件被廣泛石開究。文南犬(Variat1n of lateral width technique in SoI high-voltagelateral double-diffused metal-oxide-semiconductor transistors using high_kdielectric, IEEE Electron Device Letter，vol.36，n0.3，2015)通過在漂移區(qū)引入變寬度的高K介質(zhì)，使器件的耐壓大大提高，但該器件的比導通電阻仍然較大，功耗較高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是為了解決上述問題，提出一種能緩解LDMOS器件耐壓與比導通電阻的矛盾關系的具有三柵結構的HK SOI LDMOS器件。
[0006]本發(fā)明的技術方案為:一種具有三柵結構的HKSOI LDMOS器件，包括第二導電類型半導體襯底層I及其上方的介質(zhì)埋層2;所述介質(zhì)埋層2上表面具有第一導電類型半導體漂移區(qū)5，所述漂移區(qū)5上層一側具有第二導電類型半導體體區(qū)4，從靠近半導體體區(qū)4的漂移區(qū)5內(nèi)嵌入高K介質(zhì)6，所述高K介質(zhì)6與漂移區(qū)5在縱向上交替排列，所述高K介質(zhì)是介電常數(shù)大于3.9的材料;穿過所述半導體體區(qū)4遠離漂移區(qū)5的一側形成延伸至介質(zhì)埋層2的第一溝槽柵結構，所述第一溝槽柵結構包括第一溝槽柵介質(zhì)3和由第一溝槽柵介質(zhì)3所包圍的第一導電材料8;所述半導體體區(qū)4上層與第一溝槽柵結構接觸的一端具有半導體源極結構；還包括第二溝槽柵結構，所述第二溝槽柵結構從半導體體區(qū)4表面延伸至介質(zhì)埋層2，橫向上介于半導體源極結構和高K介質(zhì)之間，縱向上與半導體體區(qū)4相連，所述第二溝槽柵包括第二溝槽柵介質(zhì)11和由第二溝槽柵介質(zhì)11所包圍的第二導電材料10;在半導體源極結構和漂移區(qū)5之間的半導體體區(qū)4的上表面，設置平面柵結構，所述平面柵結構沿器件表面延伸至漂移區(qū)5的上表面，所述平面柵結構包括平面柵介質(zhì)13及其上方的第三導電材料12;在縱向上，平面柵結構和第二溝槽柵結構交替排列;所述第一溝槽柵結構，第二溝槽柵結構和平面柵結構的共同引出端為柵電極;所述半導體源極結構上表面與源電極相連;所述漂移區(qū)5遠離半導體體區(qū)4 一側的上層具有第一導電類型重摻雜半導體漏區(qū)14，所述半導體漏區(qū)14引出端為漏電極。
[0007]進一步的，所述第一溝槽柵結構在縱向上是分段的，每兩個第一溝槽柵結構之間的半導體體區(qū)4上層具有第一導電類型重摻雜半導體源區(qū)71;介于第一溝槽柵與平面柵之間的半導體體區(qū)4上層為第一導電類型重摻雜半導體源區(qū)72，其與第一溝槽柵側壁接觸，介于第一導電類型重摻雜半導體源區(qū)71與第二溝槽柵之間的半導體體區(qū)4上層為第二導電類型重摻雜半導體體接觸區(qū)9;所述源極結構包括第一導電類型重摻雜半導體源區(qū)71，第一導電類型重摻雜半導體源區(qū)72和第二導電類型重摻雜半導體體接觸區(qū)9。
[0008]進一步的，所述第一溝槽柵結構在縱向上是分段的，每兩個第一溝槽柵結構之間的半導體體區(qū)4上層具有第二導電類型重摻雜半導體體接觸區(qū)9;在半導體體區(qū)4上層與第一溝槽柵相接觸的一側具有第一導電類型重摻雜半導體源區(qū)72，所述源極結構包括第一導電類型重摻雜半導體源區(qū)72和第二導電類型重摻雜半導體體接觸區(qū)9。
[0009]進一步的，所述第一溝槽柵結構在縱向上是連續(xù)的；介于第一溝槽柵與平面柵之間的半導體體區(qū)4上層為第一導電類型重摻雜半導體源區(qū)72，介于第一溝槽柵與第二溝槽柵之間的半導體體區(qū)4上層為第二導電類型重摻雜半導體體接觸區(qū)9，所述源極結構包括第一導電類型重摻雜半導體源區(qū)72和第二導電類型重摻雜半導體體接觸區(qū)9。
[0010]進一步的，沿器件橫向方向，所述漂移區(qū)5的摻雜濃度從靠近第一溝槽柵結構的一端到靠近半導體漏區(qū)14的一端逐漸增加。
[0011]進一步的，沿器件縱向方向，所述漂移區(qū)5的濃度從靠近高K介質(zhì)5的一端到遠離高K介質(zhì)5的一端逐漸減小。
[0012]進一步的，所述高K介質(zhì)5與半導體漏區(qū)14接觸。
[0013]進一步的，所述高K介質(zhì)5遠離第一溝槽柵結構的一側位于漂移區(qū)5體內(nèi)，其末端與半導體漏區(qū)14之間為半導體漂移區(qū)。
[0014]進一步的，沿器件橫向方向，所述高K介質(zhì)5的介質(zhì)常數(shù)從靠近第二溝槽柵結構的一側到靠近半導體漏區(qū)14的一側逐漸減小。
[0015]本發(fā)明的有益效果為，在開態(tài)時，三柵結構可以形成包括橫向和縱向在內(nèi)的多個溝道，增大溝道密度，提高電流，降低比導通電阻;第一溝槽柵和第二溝槽柵延伸至埋氧層，擴大導通面積，并在槽柵側壁形成電子積累層，進一步降低電阻;開態(tài)時在靠近高K的漂移區(qū)側壁形成電子積累層，提供低阻通道，大大降低比導通電阻，關態(tài)時高K介質(zhì)輔助耗盡漂移區(qū)，提高漂移區(qū)摻雜，降低比導通電阻，并改善電場，提高耐壓;采用SOI結構，提高縱向耐壓，減小泄漏電流，消除閂鎖效應。該發(fā)明可以大大降低器件的比導通電阻，并在一定程度上改善耐壓，從而緩解了功率LDMOS器件耐壓與比導通電阻的矛盾關系。
【附圖說明】
[0016]圖1為實施例1的結構示意圖；
[0017]圖2為實施例1沿切線AA’的截面示意圖；
[0018]圖3為實施例2的結構示意圖；
[0019]圖4為實施例3的結構示意圖；
[0020]圖5為實施例4的結構示意圖；
[0021]圖6為實施例5的結構示意圖；
[0022]圖7為實施例6的結構示意圖；
[0023]圖8為實施例7的結構示意圖。
【具體實施方式】
[0024]下面結合附圖和實施例，詳細描述本發(fā)明的技術方案:
[0025]本發(fā)明中所述的器件橫向方向，對應附圖中坐標系的X軸方向；器件縱向方向，對應附圖中坐標系的Z軸方向。
[0026]實施例1
[0027]如圖1所示，本例的具體結構包括第二導電類型半導體襯底層I及其上方的介質(zhì)埋層2;所述介質(zhì)埋層2上表面具有第一導電類型半導體漂移區(qū)5，所述漂移區(qū)5上層一側具有第二導電類型半導體體區(qū)4，從靠近半導體體區(qū)4的漂移區(qū)5內(nèi)嵌入高K介質(zhì)6，所述高K介質(zhì)6與漂移區(qū)5在縱向上交替排列，所述高K介質(zhì)是介電常數(shù)大于3.9的材料;穿過所述半導體體區(qū)4遠離漂移區(qū)5的一側形成延伸至介質(zhì)埋層2的第一溝槽柵結構，所述第一溝槽柵結構包括第一溝槽柵介質(zhì)3和由第一溝槽柵介質(zhì)3所包圍的第一導電材料8;所述第一溝槽柵結構在縱向上是分段的，每兩個第一溝槽柵結構之間的半導體體區(qū)4上層具有第一導電類型重摻雜半導體源區(qū)71;所述半導體體區(qū)4上層與第一溝槽柵結構接觸的一端具有半導體源極結構;還包括第二溝槽柵結構，所述第二溝槽柵結構從半導體體區(qū)4表面延伸至介質(zhì)埋層2，橫向上介于半導體源極結構和高K介質(zhì)之間，縱向上與半導體體區(qū)4相連，所述第二溝槽柵包括第二溝槽柵介質(zhì)11和由第二溝槽柵介質(zhì)11所包圍的第二導電材料10;在半導體源極結構和漂移區(qū)5之間的半導體體區(qū)4的上表面，設置平面柵結構，所述平面柵結構沿器件表面延伸至漂移區(qū)5的上表面，所述平面柵結構包括平面柵介質(zhì)13及其上方的第三導電材料12;在縱向上，平面柵結構和第二溝槽柵結構交替排列；介于第一溝槽柵與平面柵之間的半導體體區(qū)4上層為第一導電類型重摻雜半導體源區(qū)72，其與第一溝槽柵側壁接觸，介于第一導電類型重摻雜半導體源區(qū)71與第二溝槽柵之間的半導體體區(qū)4上層為第二導電類型重摻雜半導體體接觸區(qū)9;所述源極結構包括第一導電類型重摻雜半導體源區(qū)71，第一導電類型重摻雜半導體源區(qū)72和第二導電類型重摻雜半導體體接觸區(qū)9;所述第一溝槽柵結構，第二溝槽柵結構和平面柵結構的共同引出端為柵電極;所述半導體源極結構上表面與源電極相連;所述漂移區(qū)5遠離半導體體區(qū)4 一側的上層具有第一導電類型重摻雜半導體漏區(qū)14，所述半導體漏區(qū)14引出端為漏電極。
[0028]本例的工作原理為，在開態(tài)時，三柵結構可以形成包括橫向和縱向在內(nèi)的多個溝道，增大溝道密度，提高電流，降低比導通電阻;第一溝槽柵和第二溝槽柵延伸至埋氧層，擴大導通面積，并在槽柵側壁形成電子積累層，進一步降低電阻;開態(tài)時在靠近高K的漂移區(qū)側壁形成電子積累層，提供低阻通道，大大降低比導通電阻，關態(tài)時高K介質(zhì)輔助耗盡漂移區(qū)，提高漂移區(qū)摻雜，降低比導通電阻，并改善電場，提高耐壓;SOI結構可以提高縱向耐壓，減小泄漏電流，消除閂鎖效應。
[0029]實施例2
[0030]如圖3所示，本例與實施例1相比，所述第一溝槽柵結構在縱向上是分段的，每兩個第一溝槽柵結構之間的半導體體區(qū)4上層具有第二導電類型重摻雜半導體體接觸區(qū)9;在半導體體區(qū)4上層與第一溝槽柵相接觸的一側具有第一導電類型重摻雜半導體源區(qū)72，所述源極結構包括第一導電類型重摻雜半導體源區(qū)72和第二導電類型重摻雜半導體體接觸區(qū)9。
[0031]本例與實施例1相比，第一導電類型重摻雜半導體源區(qū)和第二導電類型重摻雜半導體體接觸區(qū)可以通過整條離子注入形成，離子擴散對摻雜的影響較小，而實施例1中第二導電類型重摻雜半導體體接觸區(qū)只對一個小的方形區(qū)域進行離子注入，離子擴散對摻雜影響較大。
[0032]實施例3
[0033]如圖4所示，本例與實施例1相比，所述第一溝槽柵結構在縱向上是連續(xù)的;介于第一溝槽柵與平面柵之間的半導體體區(qū)4上層為第一導電類型重摻雜半導體源區(qū)72，介于第一溝槽柵與第二溝槽柵之間的半導體體區(qū)4上層為第二導電類型重摻雜半導體體接觸區(qū)9，所述源極結構包括第一導電類型重摻雜半導體源區(qū)72和第二導電類型重摻雜半導體體接觸區(qū)9。
[0034]本例與實施例1相比，第一溝槽柵結構是連續(xù)的，它可以作為集成電路低高壓區(qū)域的介質(zhì)隔離層，便于實現(xiàn)高低壓電路的隔離。
[0035]實施例4
[0036]如圖5所示，本例與實施例1相比，沿器件橫向方向，所述漂移區(qū)5的摻雜濃度從靠近第一溝槽柵結構的一端到靠近半導體漏區(qū)14的一端逐漸增加。具體分為低濃度的漂移區(qū)5和高濃度的漂移區(qū)15。
[0037]本例與實施例1相比，分段摻雜的漂移區(qū)使器件的電場分布更加均勻，提高器件的耐壓。
[0038]實施例5
[0039]如圖6所示，本例與實施例1相比，沿器件縱向方向，所述漂移區(qū)5的濃度從靠近高K介質(zhì)6的一端到遠離高K介質(zhì)6的一端逐漸減小。具體分為靠近高K介質(zhì)6的高濃度漂移區(qū)16和遠離高K介質(zhì)6的低濃度漂移區(qū)5。
[0040]本例與實施例1相比，高摻雜的漂移區(qū)16可以提供更高的電流，使器件的積累作用增強，從而進一步降低器件的比導通電阻。
[0041 ] 實施例6
[0042]如圖7所示，本例與實施例1相比，所述高K介質(zhì)6遠離第一溝槽柵結構的一側位于漂移區(qū)5體內(nèi)，其末端與半導體漏區(qū)14之間為半導體漂移區(qū)。
[0043]本例與實施例1相比，高K介質(zhì)末端在漂移區(qū)中引入新的電場尖峰，使器件的耐壓有一定的提尚。
[0044]實施例7
[0045]如圖8所示，本例與實施例1相比，沿器件橫向方向，所述高K介質(zhì)6的介質(zhì)常數(shù)從靠近第二溝槽柵結構的一側到靠近半導體漏區(qū)14的一側逐漸減小。
[0046]本例與實施例1相比，變化的K值在漂移區(qū)內(nèi)引入新的電場尖峰，提高器件耐壓。
【主權項】
1.一種具有三柵結構的HKSOI LDMOS器件，包括第二導電類型半導體襯底層(I)及其上方的介質(zhì)埋層(2);所述介質(zhì)埋層(2)上表面具有第一導電類型半導體漂移區(qū)(5)，所述漂移區(qū)(5)上層一側具有第二導電類型半導體體區(qū)(4)，從靠近半導體體區(qū)(4)的漂移區(qū)(5)內(nèi)嵌入高K介質(zhì)(6)，所述高K介質(zhì)(6)與漂移區(qū)(5)在縱向上交替排列，所述高K介質(zhì)是介電常數(shù)大于3.9的材料;穿過所述半導體體區(qū)(4)遠離漂移區(qū)(5)的一側形成延伸至介質(zhì)埋層(2)的第一溝槽柵結構，所述第一溝槽柵結構包括第一溝槽柵介質(zhì)(3)和由第一溝槽柵介質(zhì)(3)所包圍的導電材料(8);所述半導體體區(qū)(4)上層與第一溝槽柵結構接觸的一端具有半導體源極結構;還包括第二溝槽柵結構，所述第二溝槽柵結構從半導體體區(qū)(4)表面延伸至介質(zhì)埋層(2)，橫向上介于半導體源極結構和高K介質(zhì)之間，縱向上與半導體體區(qū)(4)相連，所述第二溝槽柵包括第二溝槽柵介質(zhì)(11)和由第二溝槽柵介質(zhì)(11)所包圍的導電材料(10);在半導體源極結構和漂移區(qū)(5)之間的半導體體區(qū)(4)的上表面，設置平面柵結構，所述平面柵結構沿器件表面延伸至漂移區(qū)(5)的上表面，所述平面柵結構包括平面柵介質(zhì)(13)及其上方的導電材料(12);在縱向上，平面柵結構和第二溝槽柵結構交替排列;所述第一溝槽柵結構，第二溝槽柵結構和平面柵結構的共同引出端為柵電極;所述半導體源極結構上表面與源電極相連;所述漂移區(qū)(5)遠離半導體體區(qū)(4) 一側的上層具有第一導電類型重摻雜半導體漏區(qū)(14)，所述半導體漏區(qū)(14)引出端為漏電極。2.根據(jù)權利要求1所述的一種具有三柵結構的HKSOI LDMOS器件，其特征在于，所述第一溝槽柵結構在縱向上是分段的，每兩個第一溝槽柵結構之間的半導體體區(qū)(4)上層具有第一導電類型重摻雜半導體源區(qū)(71);介于第一溝槽柵與平面柵之間的半導體體區(qū)(4)上層為第一導電類型重摻雜半導體源區(qū)(72)，其與第一溝槽柵側壁接觸，介于第一導電類型重摻雜半導體源區(qū)(71)與第二溝槽柵之間的半導體體區(qū)(4)上層為第二導電類型重摻雜半導體體接觸區(qū)(9);所述源極結構包括第一導電類型重摻雜半導體源區(qū)(71)，第一導電類型重摻雜半導體源區(qū)(72)和第二導電類型重摻雜半導體體接觸區(qū)(9)。3.根據(jù)權利要求1所述的一種具有三柵結構的HKSOI LDMOS器件，其特征在于，所述第一溝槽柵結構在縱向上是分段的，每兩個第一溝槽柵結構之間的半導體體區(qū)(4)上層具有第二導電類型重摻雜半導體體接觸區(qū)(9);在半導體體區(qū)(4)上層與第一溝槽柵相接觸的一側具有第一導電類型重摻雜半導體源區(qū)(72)，所述源極結構包括第一導電類型重摻雜半導體源區(qū)(72)和第二導電類型重摻雜半導體體接觸區(qū)(9)。4.根據(jù)權利要求1所述的一種具有三柵結構的HKSOI LDMOS器件，其特征在于，所述第一溝槽柵結構在縱向上是連續(xù)的；介于第一溝槽柵與平面柵之間的半導體體區(qū)(4)上層為第一導電類型重摻雜半導體源區(qū)(72)，介于第一溝槽柵與第二溝槽柵之間的半導體體區(qū)(4)上層為第二導電類型重摻雜半導體體接觸區(qū)(9)，所述源極結構包括第一導電類型重摻雜半導體源區(qū)(72)和第二導電類型重摻雜半導體體接觸區(qū)(9)。5.根據(jù)權利要求1所述的一種具有三柵結構的HKSOI LDMOS器件，其特征在于，沿器件橫向方向，所述漂移區(qū)(5)的摻雜濃度從靠近第一溝槽柵結構的一端到靠近半導體漏區(qū)(14)的一端逐漸增加。6.根據(jù)權利要求1所述的一種具有三柵結構的HKSOI LDMOS器件，其特征在于，沿器件縱向方向，所述漂移區(qū)(5)的濃度從靠近高K介質(zhì)(5)的一端到遠離高K介質(zhì)(5)的一端逐漸減小。7.根據(jù)權利要求1所述的一種具有三柵結構的HKSOI LDMOS器件，其特征在于，所述高K介質(zhì)(5)與半導體漏區(qū)(14)接觸。8.根據(jù)權利要求1所述的一種具有三柵結構的HKSOI LDMOS器件，其特征在于，所述高K介質(zhì)(5)遠離第一溝槽柵結構的一側位于漂移區(qū)(5)體內(nèi)，其末端與半導體漏區(qū)(14)之間為半導體漂移區(qū)。9.根據(jù)權利要求1所述的一種具有三柵結構的HKSOI LDMOS器件，其特征在于，沿器件橫向方向，所述高K介質(zhì)(5)的介質(zhì)常數(shù)從靠近第二溝槽柵結構的一側到靠近半導體漏區(qū)(14)的一側逐漸減小。
【文檔編號】H01L29/423GK106024858SQ201610333480
【公開日】2016年10月12日
【申請日】2016年5月19日
【發(fā)明人】羅小蓉, 呂孟山, 尹超, 魏杰, 譚橋, 周坤, 葛薇薇, 何清源
【申請人】電子科技大學