一種集成肖特基二極管的積累型屏蔽柵mosfet的制作方法
【專(zhuān)利摘要】本發(fā)明屬于半導(dǎo)體技術(shù)，特別涉及一種積累型的屏蔽柵MOSFET集成肖特基二極管，形成于硅襯底上且屏蔽柵MOSFET和肖特基二極管的形成區(qū)域分開(kāi)且相鄰。積累型屏蔽柵MOSFET具有屏蔽柵的結(jié)構(gòu)，肖特基二極管具有和屏蔽柵MOSFET同樣的溝槽結(jié)構(gòu)；肖特基二極管通過(guò)源極金屬填充到溝槽頂部來(lái)在溝槽側(cè)面形成肖特基接觸，減少了占用的芯片面積；同時(shí)，肖特基二極管的形成工藝與MOSFET形成工藝兼容，減少了工藝步驟。肖特基二極管反向偏置時(shí)，槽14內(nèi)的多晶硅7與N+型漂移區(qū)2之間存在電場(chǎng)，N+型漂移區(qū)2產(chǎn)生耗盡，耗盡區(qū)向N+型漂移區(qū)2內(nèi)擴(kuò)展，最終完全耗盡，防護(hù)了肖特基結(jié)的擊穿，減小了肖特基二極管反向的漏電流。
【專(zhuān)利說(shuō)明】
一種集成肖特基二極管的積累型屏蔽柵MOSFET
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種集成肖特基二極管的積累型屏蔽柵 MOSFET〇【背景技術(shù)】
[0002]高性能轉(zhuǎn)換器設(shè)計(jì)中的同步整流對(duì)于低電壓、高電流應(yīng)用至關(guān)重要，這是因?yàn)橥ㄟ^(guò)將肖特基整流替換為同步整流MOSFET能夠顯著提高效率和功率密度。在實(shí)際應(yīng)用中，同步整流MOSFET的功率損耗主要由導(dǎo)通損耗、開(kāi)關(guān)損耗以及體二極管導(dǎo)通損耗等組成。例如， 在DC-DC轉(zhuǎn)換電路中，低邊的功率開(kāi)關(guān)的功率損耗中，體二極管的導(dǎo)通損耗仍然影響MOSFET 的總體損耗。隨著功率開(kāi)關(guān)應(yīng)用中高頻和大電流的要求的提高，降低功率損耗的需求受到了越來(lái)越多的重視。
[0003]為了降低功率MOSFET體二極管的功率損耗，采用MOSFET與肖特基二極管并聯(lián)的方式，由于肖特基二極管的正向開(kāi)啟電壓(約為〇.35V)比PN結(jié)二極管的內(nèi)建電勢(shì)(約0.7V)小， 因此減少體二極管正向開(kāi)啟電壓，減小體二極管死區(qū)損耗。
[0004]傳統(tǒng)的集成肖特基二極管的MOSFET中，源極金屬和N型漂移區(qū)接觸形成肖特基二極管，例如美國(guó)專(zhuān)利N0.6531，102號(hào)專(zhuān)利中提出，漂移區(qū)的摻雜濃度需要進(jìn)行調(diào)整以便和源極金屬形成肖特基勢(shì)皇。為了獲得更低的導(dǎo)通電阻，US 7400,014號(hào)專(zhuān)利提出了一種積累型 MOSFET集成肖特基二極管，如圖2所示，漂移區(qū)電阻得以降低。但是該專(zhuān)利中，肖特基二極管在反偏時(shí)漏電流較大，同時(shí)，額外的肖特基溝槽34和槽36占用了較大的芯片面積，并且工藝步驟較為復(fù)雜。
【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的，就是為了解決肖特基二極管反偏時(shí)漏電較大，且工藝步驟復(fù)雜的問(wèn)題，提出了一種集成肖特基二極管的積累型屏蔽柵M0SFET，工藝相對(duì)簡(jiǎn)單且容易控制，還節(jié)約了芯片面積。
[0006]本發(fā)明的技術(shù)方案:一種集成肖特基二極管的積累型屏蔽柵M0SFET，如圖1所示， 包括MOSFET區(qū)域12和肖特基區(qū)域13;所述MOSFET區(qū)域12和肖特基區(qū)域13均包括從下至上依次層疊設(shè)置的第一金屬層11、N++型重?fù)诫s襯底1、N+型漂移區(qū)2、N-型摻雜區(qū)3和第二金屬層 10;所述MOSFET區(qū)域12的N-型摻雜區(qū)3中具有第一槽5和N+型重?fù)诫s區(qū)4;所述N+型重?fù)诫s區(qū) 4的上表面與第二金屬層10接觸;所述第一槽5位于N+型重?fù)诫s區(qū)4之間，且第一槽5的下端延伸至N+型漂移區(qū)2中；所述第一槽5的上表面與第二金屬層10接觸，所述第一槽5中填充有介質(zhì)6，所述第一槽5中還具有第一多晶硅7和第二多晶硅8，所述第一多晶硅7和第二多晶硅 8均位于介質(zhì)6中，且第二多晶硅8位于第一多晶硅7的上方;所述肖特基區(qū)域13的N-型摻雜區(qū)3中具有第二槽14,所述第二槽14的下端延伸至N+型漂移區(qū)2中；所述第二槽14的上表面與第二金屬層10接觸，第二槽14的上部填充有金屬9,第二槽14的下部填充有介質(zhì)6,且金屬 9的結(jié)深小于N-型摻雜區(qū)3的結(jié)深;所述第二槽14中的介質(zhì)6中具有第一多晶硅7;所述第二金屬層10與源電極相連，所述第一多晶硅7與源電極相連，所述第二多晶硅8與柵電極相連， 所述第一金屬層11與漏電極相連;所述N+型漂移區(qū)2的摻雜濃度小于N++型重?fù)诫s襯底1的摻雜濃度兩個(gè)數(shù)量級(jí);所述的N-型摻雜區(qū)3的摻雜濃度小于N+型漂移區(qū)2的摻雜濃度一到兩個(gè)數(shù)量級(jí)。
[0007]本發(fā)明總的技術(shù)方案，相對(duì)于傳統(tǒng)結(jié)構(gòu)，本發(fā)明的M0SFET具有屏蔽柵極結(jié)構(gòu)，減小了柵極電荷。同時(shí)，積累型M0SFET的導(dǎo)通電阻較小，且不存在少子存儲(chǔ)效應(yīng)，提高了開(kāi)關(guān)速度；同時(shí)，肖特基二極管的形成工藝與M0SFET形成工藝兼容，減少了工藝步驟。同時(shí)，位于肖特基二極管下方的多晶硅7與源電極相連，在肖特基二極管導(dǎo)通時(shí)，在多晶硅7兩側(cè)形成積累層，減小了肖特基二極管的導(dǎo)通壓降。肖特基二極管反向偏置時(shí)，多晶硅7與N+型漂移區(qū)之間存在電場(chǎng)，N+型漂移區(qū)產(chǎn)生耗盡，耗盡區(qū)向N+型漂移區(qū)內(nèi)擴(kuò)展，最終完全耗盡，防護(hù)了肖特基結(jié)的擊穿，減小了漏電流
[0008]所述介質(zhì)6可以是二氧化硅，在不同位置其厚度不同。位于多晶硅8兩側(cè)時(shí)，厚度為 5nn-100nm，在多晶硅7與多晶硅8之間的厚度為200nm-400nm，在多晶硅7與金屬層9之間的厚度為 200nm-400nm。
[0009]進(jìn)一步的，所述肖特基區(qū)域與M0SFET區(qū)域分開(kāi)且相鄰。
[0010]本發(fā)明的有益效果為:提高了開(kāi)關(guān)速度，減小了肖特基二極管的導(dǎo)通壓降，肖特基二極管反向偏置時(shí)，防護(hù)了肖特基結(jié)的擊穿，減小了漏電流?！靖綀D說(shuō)明】
[0011]圖1是本發(fā)明所提供的一種集成肖特基二極管的積累型屏蔽柵M0SFET的結(jié)構(gòu)示意圖；
[0012]圖2是專(zhuān)利號(hào)US 7400,014提供的一種積累型的冊(cè)5?￡1'結(jié)合肖特基二極管的結(jié)構(gòu)示意圖；
[0013]圖3是本發(fā)明所提供的一種集成肖特基二極管的積累型屏蔽柵M0SFET在肖特基二極管導(dǎo)通時(shí)的電流圖；
[0014]圖4是本發(fā)明所提供的一種集成肖特基二極管的積累型屏蔽柵M0SFET在肖特基二極管反偏時(shí)的位于肖特基二極管區(qū)域N+型漂移區(qū)內(nèi)的耗盡線圖；[〇〇15]圖5是本發(fā)明所提供的一種集成肖特基二極管的積累型屏蔽柵M0SFET的版圖布局；
[0016]圖6-9是本發(fā)明所提供的一種集成肖特基二極管的積累型屏蔽柵M0SFET的關(guān)鍵步驟的工藝流程圖?！揪唧w實(shí)施方式】
[0017]下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)的描述。
[0018]本發(fā)明所述的一種集成肖特基二極管的積累型屏蔽柵M0SFET，如圖1所示，包括 M0SFET區(qū)域12和肖特基區(qū)域13;所述M0SFET區(qū)域12和肖特基區(qū)域13均包括從下至上依次層疊設(shè)置的第一金屬層11、N++型重?fù)诫s襯底1、N+型漂移區(qū)2、N-型摻雜區(qū)3和第二金屬層10; 所述M0SFET區(qū)域12的N-型摻雜區(qū)3中具有第一槽5和N+型重?fù)诫s區(qū)4;所述N+型重?fù)诫s區(qū)4的上表面與第二金屬層10接觸;所述第一槽5位于N+型重?fù)诫s區(qū)4之間，且第一槽5的下端延伸至N+型漂移區(qū)2中；所述第一槽5的上表面與第二金屬層10接觸，所述第一槽5中填充有介質(zhì) 6,所述第一槽5中還具有第一多晶硅7和第二多晶硅8,所述第一多晶硅7和第二多晶硅8均位于介質(zhì)6中，且第二多晶硅8位于第一多晶硅7的上方;所述肖特基區(qū)域13的N-型摻雜區(qū)3 中具有第二槽14,所述第二槽14的下端延伸至N+型漂移區(qū)2中；所述第二槽14的上表面與第二金屬層10接觸，第二槽14的上部填充有金屬9,第二槽14的下部填充有介質(zhì)6,且金屬9的結(jié)深小于N-型摻雜區(qū)3的結(jié)深;所述第二槽14中的介質(zhì)6中具有第一多晶硅7;所述第二金屬層10與源電極相連，所述第一多晶硅7與源電極相連，所述第二多晶硅8與柵電極相連，所述第一金屬層11與漏電極相連;所述N+型漂移區(qū)2的摻雜濃度小于N++型重?fù)诫s區(qū)1的摻雜濃度兩個(gè)數(shù)量級(jí);所述的N-型摻雜區(qū)3的摻雜濃度小于N+型漂移區(qū)2的摻雜濃度一到兩個(gè)數(shù)量級(jí)。[〇〇19]本發(fā)明的工作原理為:
[0020]本發(fā)明所提供的一種集成肖特基二極管的積累型屏蔽柵M0SFET，所述M0SFET的源極作為肖特基二極管的陽(yáng)極，所述M0SFET背面的漏極作為肖特基二極管的陰極。[〇〇21]積累型M0SFET正向?qū)〞r(shí)，槽5兩側(cè)的N-漂移區(qū)內(nèi)形成一層薄電子積累層，減小了 M0SFET的正向?qū)娮?；此時(shí)，肖特基二極管的陰極相對(duì)于陽(yáng)極接高電位，肖特基結(jié)反偏， 肖特基二極管處于反向阻斷狀態(tài)。槽14內(nèi)的多晶硅7與源極相連，為零電位，與N-漂移區(qū)之間存在橫向電場(chǎng)，因此，N+漂移區(qū)內(nèi)形成耗盡層，且耗盡層隨著電壓的增大逐漸向N-區(qū)體內(nèi)擴(kuò)展，最終槽14之間的N-漂移區(qū)完全耗盡，防護(hù)了肖特基結(jié)的擊穿。因此源漏之間的電壓較低時(shí)，金屬層9與N-摻雜區(qū)3形成的肖特基結(jié)承擔(dān)耐壓，源漏之間的電壓較高時(shí)，如圖4所示， 肖特基結(jié)下方N+型漂移區(qū)耗盡承受耐壓，減小了肖特基二極管反向偏壓時(shí)的泄露電流。 [〇〇22]肖特基結(jié)二極管正向?qū)〞r(shí)，如圖3所示，其陽(yáng)極相對(duì)于陰極接高電位，即積累型 M0SFET的源極相對(duì)于漏極接高電位。肖特基二極管導(dǎo)通，金屬層9與N-摻雜區(qū)3之間形成的肖特基結(jié)處于正向偏置，電子越過(guò)勢(shì)皇從半導(dǎo)體中進(jìn)入金屬界面;槽14內(nèi)的多晶硅7與源極電位相連，在源極接高電位時(shí)，在槽14兩側(cè)形成電子積累層，降低了肖特基二極管正向?qū)▔航?，減小了肖特基二極管的導(dǎo)通損耗。[〇〇23]圖5所示為本發(fā)明所述的一種集成肖特基二極管的積累型屏蔽柵M0SFET的版圖， 版圖中包括了溝槽柵M0SFET的形成區(qū)域和肖特基二極管的形成區(qū)域，柵極區(qū)域位于溝槽柵 M0SFET的形成區(qū)域中。從圖5中可以看出M0SFET與肖特基二極管在版圖布局上分屬die上的不同區(qū)域，肖特基二極管的形成區(qū)域需要占據(jù)一定面積，但是相較于圖2中減少了源極場(chǎng)板的區(qū)域，并且溝槽的側(cè)面也作為肖特基接觸區(qū)域，因而肖特基二極管的形成區(qū)域所占用的芯片面積能顯著減小。
[0024]以圖1所示的結(jié)構(gòu)為例，本發(fā)明結(jié)構(gòu)可以用以下方法制備得到，工藝步驟為:[〇〇25]1、單晶硅準(zhǔn)備。采用N型重?fù)诫s單晶硅襯底1，晶向?yàn)椤?00>。[〇〇26]2、外延生長(zhǎng)。采用氣相外延VPE等方法生長(zhǎng)一定厚度和摻雜濃度的N型外延層，形成N+型漂移區(qū)2。繼續(xù)外延生長(zhǎng)，形成一定厚度和摻雜濃度的N—型摻雜區(qū)3.[〇〇27]3、N+源區(qū)的制備。砷注入制備N(xiāo)+型重?fù)诫s區(qū)4。
[0028]4、槽5和槽14刻蝕。采用離子刻蝕等方法在N型外延層上刻蝕出一定深度和寬度的槽。如圖6所示，在N+型漂移區(qū)2內(nèi)刻蝕出積累型M0SFET及肖特基結(jié)所需的槽。
[0029]5、屏蔽柵電極的制備。如圖7所示首先在整個(gè)硅片表面淀積氧化層，接著淀積一定厚度的多晶硅形成屏蔽柵電極，最后刻蝕掉硅片表面的多晶硅。
[0030]6、柵電極的制備。如圖8所示，首先在整個(gè)硅片表面淀積氧化層，刻蝕掉槽14內(nèi)的氧化層。接著在槽5內(nèi)淀積多晶硅，光刻、刻蝕形成柵電極7,最后，在硅片表面繼續(xù)淀積氧化層并進(jìn)行機(jī)械磨平。[0〇31 ]7、正面金屬化陽(yáng)極。在整個(gè)器件表面派射一層金屬錯(cuò)，槽14內(nèi)同時(shí)填充金屬，與N-型摻雜區(qū)3形成肖特基接觸，最后進(jìn)行機(jī)械磨平，如圖9所示。[〇〇32]8、背面減薄、金屬化，形成漏電極11。
[0033]制作器件時(shí)，還可用碳化硅、砷化鎵或鍺硅等半導(dǎo)體材料替代體硅。
【主權(quán)項(xiàng)】
1.一種集成肖特基二極管的積累型屏蔽柵MOSFET，包括MOSFET區(qū)域(12)和肖特基區(qū)域(13);所述M0SFET區(qū)域(12)和肖特基區(qū)域(13)均包括從下至上依次層疊設(shè)置的第一金屬層 (11)、糾+型重?fù)诫s襯底(1)、糾型漂移區(qū)(2)、.型摻雜區(qū)(3)和第二金屬層(10);所述 MOSFET區(qū)域(12)的N-型摻雜區(qū)(3)中具有第一槽(5)和N+型重?fù)诫s區(qū)(4);所述N+型重?fù)诫s 區(qū)(4)的上表面與第二金屬層(10)接觸;所述第一槽(5)位于N+型重?fù)诫s區(qū)(4)之間，且第一 槽(5)的下端延伸至N+型漂移區(qū)(2)中；所述第一槽(5)的上表面與第二金屬層(10)接觸，所 述第一槽(5)中填充有介質(zhì)(6)，所述第一槽(5)中還具有第一多晶硅(7)和第二多晶硅(8)， 所述第一多晶硅(7)和第二多晶硅(8)均位于介質(zhì)(6)中，且第二多晶硅(8)位于第一多晶硅 (7)的上方;所述肖特基區(qū)域(13)的N-型摻雜區(qū)(3)中具有第二槽(14)，所述第二槽(14)的 下端延伸至N+型漂移區(qū)(2)中；所述第二槽(14)的上表面與第二金屬層(10)接觸，第二槽(14)的上部填充有金屬(9)，第二槽(14)的下部填充有介質(zhì)(6)，且金屬(9)的結(jié)深小于N-型 摻雜區(qū)(3)的結(jié)深;所述第二槽(14)中的介質(zhì)(6)中具有第一多晶硅(7);所述第二金屬層 (10)與源電極相連，所述第一多晶硅(7)與源電極相連，所述第二多晶硅(8)與柵電極相連， 所述第一金屬層(11)與漏電極相連;所述N+型漂移區(qū)(2)的摻雜濃度小于N++型重?fù)诫s襯底 (1)的摻雜濃度兩個(gè)數(shù)量級(jí);所述的N-型摻雜區(qū)(3)的摻雜濃度小于N+型漂移區(qū)(2)的摻雜 濃度一到兩個(gè)數(shù)量級(jí)。2.根據(jù)權(quán)利要求1所述的一種集成肖特基二極管的積累型屏蔽柵MOSFET，其特征在于， 所述肖特基區(qū)域與MOSFET區(qū)域分開(kāi)且相鄰。
【文檔編號(hào)】H01L29/423GK106024895SQ201610481043
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年6月27日
【發(fā)明人】李澤宏, 李爽, 陳文梅, 陳哲, 曹曉峰, 李家駒, 羅蕾, 任敏
【申請(qǐng)人】電子科技大學(xué)