包括鰭結(jié)構(gòu)的半導(dǎo)體器件及其制造方法
【專利摘要】p-型半導(dǎo)體Fin FET器件包括設(shè)置在襯底上方的鰭結(jié)構(gòu)。鰭結(jié)構(gòu)包括溝道層。Fin FET器件還包括柵極結(jié)構(gòu)，柵極結(jié)構(gòu)包括柵電極層和柵極介電層，柵極結(jié)構(gòu)覆蓋鰭結(jié)構(gòu)的部分。側(cè)壁絕緣層設(shè)置在柵電極層的兩個(gè)主要側(cè)面上方。Fin FET器件包括源極和漏極，其各自包括設(shè)置在凹槽中的應(yīng)力源層，凹槽通過去除未被柵極結(jié)構(gòu)覆蓋的鰭結(jié)構(gòu)形成。應(yīng)力源層包括按照該順序形成的第一應(yīng)力源層和第二應(yīng)力源層。在源極中，在第一應(yīng)力源層和溝道層之間的界面位于鄰近源極或柵電極的側(cè)壁絕緣層之一的下方。本發(fā)明實(shí)施例涉及包括鰭結(jié)構(gòu)的半導(dǎo)體器件及其制造方法。
【專利說明】
包括鰭結(jié)構(gòu)的半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體集成電路，且更具體地涉及具有鰭結(jié)構(gòu)的半導(dǎo)體器件及其制造方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體工業(yè)已進(jìn)入納米技術(shù)工藝節(jié)點(diǎn)以追求更高的器件集成度、更高的性能和更低的成本，來自制造和設(shè)計(jì)問題的挑戰(zhàn)導(dǎo)致諸如鰭式場(chǎng)效應(yīng)晶體管(FinFET)的三維設(shè)計(jì)的發(fā)展。FinFET器件通常包括具有高的縱橫比的半導(dǎo)體鰭并在其中形成半導(dǎo)體晶體管器件的溝道區(qū)和源極/漏極區(qū)。采用溝道區(qū)和源極/漏極區(qū)的表面積增加的優(yōu)點(diǎn)，在鰭結(jié)構(gòu)上方(例如，包裹)并且沿著鰭結(jié)構(gòu)(例如，包裹)的側(cè)面形成柵極以產(chǎn)生更快、更可靠和更好控制的半導(dǎo)體晶體管器件。在一些器件中，采用例如，采用鍺化硅(SiGe)、碳化硅(SiC)和/或磷化硅(SiP)的FinFET的源極/漏極(S/D)部分中的應(yīng)變材料可用于增強(qiáng)載流子迀移率。

【發(fā)明內(nèi)容】

[0003]根據(jù)本發(fā)明的一些實(shí)施例，提供了一種半導(dǎo)體器件，包括:P-型FinFET，包括:鰭結(jié)構(gòu)，設(shè)置在襯底上方，所述鰭結(jié)構(gòu)包括溝道層并在第一方向上延伸;柵極結(jié)構(gòu)，包括柵電極層和柵極介電層，所述柵極結(jié)構(gòu)覆蓋所述鰭結(jié)構(gòu)的部分并在垂直于所述第一方向的第二方向上延伸，所述柵極結(jié)構(gòu)還包括設(shè)置在所述柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層；以及源極和漏極，均包括設(shè)置在未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)中的凹槽中的應(yīng)力源層，其中:所述應(yīng)力源層包括第一應(yīng)力層和位于所述第一應(yīng)力層上面的第二應(yīng)力層，以及在所述源極中，所述第一應(yīng)力源層和所述溝道層之間的界面位于鄰近所述源極或所述柵電極的所述側(cè)壁絕緣層之一的下方。
[0004]根據(jù)本發(fā)明的另一些實(shí)施例，還提供了一種半導(dǎo)體器件，包括:P-型FinFET，包括:鰭結(jié)構(gòu)，設(shè)置在襯底上方，所述鰭結(jié)構(gòu)包括溝道層并在第一方向上延伸;柵極結(jié)構(gòu)，包括柵電極層和柵極介電層，所述柵極結(jié)構(gòu)覆蓋所述鰭結(jié)構(gòu)的部分并在垂直于所述第一方向的第二方向上延伸，所述柵極結(jié)構(gòu)還包括設(shè)置在所述柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層；以及源極和漏極，均包括設(shè)置在未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)中的凹槽中的應(yīng)力源層，其中:所述應(yīng)力源層包括第一應(yīng)力源層和位于所述第一應(yīng)力源層上面的第二應(yīng)力源層，沿著所述第一方向的所述溝道層的寬度小于沿著所述第一方向的所述柵電極的寬度和所述側(cè)壁絕緣層的寬度的總和。
[0005]根據(jù)本發(fā)明的又一些實(shí)施例，還提供了一種用于制造包括P-型FinFET的半導(dǎo)體器件的方法，包括:在襯底上方形成鰭結(jié)構(gòu)，所述鰭結(jié)構(gòu)包括從隔離絕緣層暴露的溝道層，并且所述鰭結(jié)構(gòu)在第一方向上延伸;在所述鰭結(jié)構(gòu)的部分的上方形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵電極層和柵極介電層，所述柵極結(jié)構(gòu)在垂直于所述第一方向的第二方向上延伸，所述柵極結(jié)構(gòu)還包括設(shè)置在所述柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層;通過去除未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)的部分形成凹槽;在所述凹槽中形成源極和漏極，所述源極和所述漏極均包括應(yīng)力源層，其中:所述應(yīng)力源層包括第一應(yīng)力源層和在所述第一應(yīng)力源層上方形成的第二應(yīng)力源層，以及形成所述凹槽，使得在所述源極中，所述第一應(yīng)力源層和所述溝道層之間的界面位于鄰近所述源極或所述柵電極的所述側(cè)壁絕緣層之一的下方。
【附圖說明】
[0006]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可最佳理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。實(shí)際上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增大或減小。
[0007]圖1是用于制造具有鰭結(jié)構(gòu)(FinFET)的半導(dǎo)體FET器件的示意性工藝流程圖。
[0008]圖2至圖1OC示出根據(jù)本發(fā)明的一個(gè)實(shí)施例，用于制造FinFET器件的示例性工藝。
[0009]圖11以及圖12示出根據(jù)本發(fā)明的另一個(gè)實(shí)施例，用于制造FinFET器件的示例性工藝。
【具體實(shí)施方式】
[0010]應(yīng)當(dāng)理解，以下公開內(nèi)容提供了許多不同的實(shí)施例或?qū)嵗詫?shí)現(xiàn)本發(fā)明的不同特征。下面將描述元件和布置的特定實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然這些僅僅是實(shí)例并不旨在限定本發(fā)明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接觸方式形成的實(shí)施例，也可以包括額外的部件可以形成在第一和第二部件之間，使得第一部件和第二部件可以不直接接觸的實(shí)施例。各個(gè)部件的尺寸可以任意地增大或減小。
[0011]而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對(duì)術(shù)語，以描述如圖所示的一個(gè)元件或部件與另一個(gè)(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對(duì)術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對(duì)描述符可以同樣地作相應(yīng)的解釋。此外，術(shù)語“由…制成”可意指或者“包括”或“由…組成”。
[0012]圖1是用于制造具有鰭結(jié)構(gòu)的半導(dǎo)體FET器件(FinFET)的示例性流程圖。流程圖僅示出Fin FET器件的整個(gè)制造工藝的相關(guān)部分。應(yīng)當(dāng)理解，可在圖1所示的工藝之前、期間和之后提供額外的操作，并且對(duì)于方法的額外的實(shí)施例，可將下面描述的一些操作替換或消除。操作/工藝的順序可交換。用于在鰭結(jié)構(gòu)中使用應(yīng)變材料(或應(yīng)力源)制造凹進(jìn)的S/D結(jié)構(gòu)的常見操作在第8，440，517號(hào)美國(guó)專利中公開，其整體內(nèi)容通過引用并入本文。
[0013]在圖1的SlOl中，如圖2所示，在襯底上方制造鰭結(jié)構(gòu)。圖2是根據(jù)一個(gè)實(shí)施例，處于制造工藝的各個(gè)階段之一的FinFET器件的示例性透視圖。
[0014]鰭結(jié)構(gòu)20形成在襯底10上方并從隔離絕緣層50突出。為了制造鰭結(jié)構(gòu)，例如，通過熱氧化工藝和/或化學(xué)氣相沉積(CVD)工藝在襯底10上方形成掩模層。例如，襯底10為具有約1.12 X 115Cnf3至約1.68 X 115Cnf3的范圍內(nèi)的雜質(zhì)濃度的P-型硅襯底。在其他實(shí)施例中，襯底10為具有約0.905 X 115Cnf3至約2.34 X 1015cm—3的范圍內(nèi)的雜質(zhì)濃度的η-型硅襯底。例如，在一些實(shí)施例中，掩模層包括襯墊氧化物(例如，氧化硅)層和氮化硅掩模層。
[0015]可選地，襯底10可包括諸如鍺的另一種元素半導(dǎo)體;化合物半導(dǎo)體，包括諸如SiCAl InAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的II1-V族化合物半導(dǎo)體;或其組合。在一個(gè)實(shí)施例中，襯底10為SOI(絕緣體上硅)襯底的硅層。當(dāng)使用SOI襯底時(shí)，鰭結(jié)構(gòu)可從SOI襯底的硅層突出或者可從SOI襯底的絕緣體層突出。在后面的情況下，SOI襯底的硅層用于形成鰭結(jié)構(gòu)。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣材料也可用作襯底10。襯底10可包括已經(jīng)適當(dāng)?shù)負(fù)诫s雜質(zhì)(例如，P-型或η-型電導(dǎo)性)的許多區(qū)。
[0016]可通過使用熱氧化或CVD工藝形成襯墊氧化物層?？赏ㄟ^諸如濺射方法的物理氣相沉積(PVD)、CVD、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、大氣壓化學(xué)氣相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)和/或其他工藝形成氮化硅掩模層。
[0017]在一些實(shí)施例中，襯墊氧化物層的厚度為約2nm至約15nm的范圍且氮化娃掩模層的厚度為約2nm至約50nm的范圍。在掩模層上方還形成掩模圖案。例如，掩模圖案為通過光刻操作形成的光刻膠圖案。
[0018]通過使用掩模圖案作為蝕刻掩模，形成襯墊氧化物層和氮化硅掩模層的硬掩模圖案。在一些實(shí)施例中，硬掩模圖案的寬度為約5nm至約40nm的范圍。在一些實(shí)施例中，硬掩模圖案的寬度為約7nm至約12nm的范圍。
[0019]通過使用硬掩模圖案作為蝕刻掩模，通過使用干蝕刻方法和/或濕蝕刻方法的溝槽蝕刻將襯底10圖案化為鰭結(jié)構(gòu)20。鰭結(jié)構(gòu)20的高度為約20nm至約300nm的范圍。在一些實(shí)施例中，高度在約30nm至約60nm的范圍內(nèi)。當(dāng)鰭結(jié)構(gòu)的高度不一致時(shí)，可從相應(yīng)于鰭結(jié)構(gòu)的平均高度的平面測(cè)量自襯底的高度。鰭結(jié)構(gòu)20的寬度為約7nm至15nm的范圍。
[0020]在該實(shí)施例中，塊狀硅晶圓用作起始材料并且構(gòu)成襯底10。然而，在一些實(shí)施例中，其他類型的襯底可用作襯底10。例如，絕緣體上硅(SOI)晶圓可用作起始材料，并且SOI晶圓的絕緣體層構(gòu)成襯底10并且SOI晶圓的硅層用于鰭結(jié)構(gòu)20。
[0021 ]如圖2所示，在X方向上延伸的三個(gè)鰭結(jié)構(gòu)20設(shè)置為在Y方向上彼此相鄰。然而，鰭結(jié)構(gòu)的數(shù)量不局限于三個(gè)。數(shù)量可為一個(gè)、兩個(gè)、四個(gè)或五個(gè)或更多。此外，多個(gè)偽鰭結(jié)構(gòu)之一可設(shè)置為與鰭結(jié)構(gòu)20的兩側(cè)相鄰以提高圖案化工藝中的圖案保真度。在一些實(shí)施例中，鰭結(jié)構(gòu)20的寬度為約5nm至約40nm的范圍，并且在一些實(shí)施例中可為約7nm至約15nm。在一些實(shí)施例中，鰭結(jié)構(gòu)20的高度為約10nm至約300nm的范圍，并且在其他實(shí)施例中可為約50nm至10nm的范圍。在一些實(shí)施例中，鰭結(jié)構(gòu)20之間的間距為約5nm至約80nm的范圍，并且在其他實(shí)施例中可為約7nm至15nm的范圍。然而，本領(lǐng)域技術(shù)人員了解在整個(gè)說明書中列舉的尺寸和值僅為示例性的，并且可改變以適應(yīng)不同規(guī)模的集成電路。
[0022]在該實(shí)施例中，F(xiàn)in FET器件為P-型Fin FET。
[0023]在形成鰭結(jié)構(gòu)之后，在鰭結(jié)構(gòu)20上方形成隔離絕緣層50。
[0024]例如，隔離絕緣層50由二氧化硅制成，并通過LPCVD(低壓化學(xué)氣相沉積)、等離子體-CVD或可流動(dòng)CVD形成。在可流動(dòng)CVD中，沉積可流動(dòng)介電材料而不是氧化硅。可流動(dòng)介電材料正如其名，可在沉積期間“流動(dòng)”以填充具有高的縱橫比的縫隙或間隔。通常，將各種化學(xué)物質(zhì)添加至含硅前體以允許沉積的膜流動(dòng)。在一些實(shí)施例中，添加氮?dú)浠镦I(nitrogenhydride bonds)?？闪鲃?dòng)介電前體，尤其是可流動(dòng)氧化硅前體的實(shí)例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫-聚硅氮烷(PSZ)、原硅酸四乙酯(TEOS)或諸如三甲硅烷基胺(TSA)的甲硅烷基-胺。在多重操作工藝中形成這些可流動(dòng)氧化硅材料。在沉積可流動(dòng)膜之后，將其固化然后退火以去除不需要的元素從而形成氧化硅。當(dāng)去除不需要的元素時(shí)，可流動(dòng)膜致密并且收縮。在一些實(shí)施例中，實(shí)施多重退火工藝。將可流動(dòng)膜固化并在諸如從約1000°C至約1200°C的范圍的溫度下退火多于一次，持續(xù)時(shí)間為諸如總共30小時(shí)以上。可通過使用SOG形成隔離絕緣層50。在一些實(shí)施例中，Si0、Si0N、Si0CN或氟化物摻雜的硅酸鹽玻璃(FSG)可用作隔離絕緣層50。
[0025]在鰭結(jié)構(gòu)20上方形成隔離絕緣層50之后，實(shí)施平坦化操作以去除隔離絕緣層50的部分和掩模層(襯墊氧化物層和氮化硅掩模層)。平坦化操作可包括化學(xué)機(jī)械拋光(CMP)和/或回蝕刻工藝。然后，如圖2所示，進(jìn)一步去除隔離絕緣層50使得將變成溝道層20A的鰭結(jié)構(gòu)20的上部暴露。
[0026]在一些實(shí)施例中，可使用濕蝕刻工藝實(shí)施部分去除隔離絕緣層50，例如，通過將襯底浸入氫氟酸(HF)中。在另一個(gè)實(shí)施例中，可使用干蝕刻工藝實(shí)施部分去除隔離絕緣層50。例如，可使用采用CHF3或BF3作為蝕刻氣體的干蝕刻工藝。
[0027]在形成隔離絕緣層50之后，可實(shí)施諸如退火工藝的熱工藝以提高隔離絕緣層50的品質(zhì)。在一些實(shí)施例中，通過使用在諸如N2、Ar或He環(huán)境的惰性氣體環(huán)境中，在約900°C至約1050°C的范圍的溫度下進(jìn)行約1.5秒至約10秒的快速熱退火(RTA)實(shí)施熱工藝。
[0028]在圖1的S103中，如圖3所示，在鰭結(jié)構(gòu)20的部分上方形成柵極結(jié)構(gòu)40。圖3是根據(jù)一個(gè)實(shí)施例，處于制造工藝的各個(gè)階段的FinFET器件的示例性透視圖。圖4是沿著圖3的線a-a截取的示例性截面圖。
[0029]在隔離絕緣層50和暴露的鰭結(jié)構(gòu)20上方形成柵極介電層30和多晶硅層，然后實(shí)施圖案化操作以獲得柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括由多晶硅制成的柵電極層45和柵極介電層30。在一些實(shí)施例中，通過使用包括氮化硅層62和氧化物層64的硬掩模60實(shí)施多晶硅層的圖案化。在其他實(shí)施例中，層62可為氧化娃且層64可為氮化娃。柵極介電層30可為通過CVD、PVD、ALD、e-束蒸發(fā)或其他適當(dāng)?shù)墓に囆纬傻难趸琛Ｔ谝恍?shí)施例中，柵極介電層30可包括氮化娃、氮氧化娃或高-k電介質(zhì)。高-k電介質(zhì)包括金屬氧化物。用于高-k電介質(zhì)的金屬氧化物的實(shí)例包括1^、86、]\%丄3、5廣5。、￥、2匕!^^1、1^、06、？匕恥、5111』11、6(1、113、07、!10 4『、Tm、Yb、Lu的氧化物和/或其混合物。在一些實(shí)施例中，柵極介電層的厚度為約Inm至約5nm的范圍。
[0030]在一些實(shí)施例中，柵電極層45可包括單層或多層結(jié)構(gòu)?？墒褂镁鶆蚧蚍蔷鶆驌诫s將柵電極層45摻雜多晶娃。在一些可選的實(shí)施例中，柵電極層45可包括諸如Al、Cu、W、T1、丁&、1^1141、1^411了&1祖51、(:051的金屬，具有與襯底材料相容的功函數(shù)的其他導(dǎo)電材料或其組合。可使用諸如ALD、CVD、PVD、電鍍或其組合的適當(dāng)?shù)墓に囆纬蓶烹姌O層45。在本實(shí)施例中，柵電極層45的寬度為約30nm至約60nm的范圍。在一些實(shí)施例中，柵電極層的厚度為約30nm至約50nm的范圍。
[0031 ]在圖1的S105中，如圖5所示，將未被柵極結(jié)構(gòu)40覆蓋的鰭結(jié)構(gòu)20向下蝕刻以形成凹進(jìn)的部分80。圖5是根據(jù)一個(gè)實(shí)施例，處于制造工藝的各個(gè)階段之一的FinFET器件的示例性透視圖。圖6A是沿著圖5的線b-b截取的示例性截面圖，圖6B是沿著切割鰭結(jié)構(gòu)之一的圖5的線c-c截取的示例性截面圖，且圖6C是沿著鰭結(jié)構(gòu)之間的圖5的線d-d截取的示例性截面圖。
[0032]如圖4所示，在形成柵極結(jié)構(gòu)40之后，在柵電極層45的兩個(gè)主要側(cè)面處還形成側(cè)壁絕緣層70。側(cè)壁絕緣層70可包括氧化硅、氮化硅、氮氧化硅或其他適當(dāng)?shù)牟牧?。?cè)壁絕緣層70可包括單層或多層結(jié)構(gòu)?？赏ㄟ^CVD、PVD、ALD或其他適當(dāng)技術(shù)形成側(cè)壁絕緣材料的毯式層。然后，在側(cè)壁絕緣材料上實(shí)施各向異性蝕刻以在柵極結(jié)構(gòu)的兩個(gè)主要側(cè)面上形成一對(duì)側(cè)壁絕緣層(間隔件)70。在一些實(shí)施例中，側(cè)壁絕緣層70的厚度Tl為約5nm至約15nm的范圍。
[0033 ]如圖5所示，將未被柵極結(jié)構(gòu)40覆蓋的鰭結(jié)構(gòu)20的部分向下蝕刻以形成凹進(jìn)的部分80。將鰭結(jié)構(gòu)蝕刻至襯底10的平面以便完全去除源極/漏極區(qū)中的鰭結(jié)構(gòu)之間的隔離絕緣層。通過向下蝕刻至襯底10的平面，在源極/漏極區(qū)中鰭結(jié)構(gòu)20變成“合并式”鰭結(jié)構(gòu)。在一些實(shí)施例中，使用一對(duì)側(cè)壁絕緣層70作為硬掩模，實(shí)施偏置蝕刻工藝以使未保護(hù)或暴露的鰭結(jié)構(gòu)20的頂面凹進(jìn)從而形成凹進(jìn)的部分80。
[0034]形成凹槽80的蝕刻包括各向異性蝕刻，隨后是各向同性蝕刻。通過各向異性蝕刻，主要在垂直方向(Z方向)上蝕刻鰭結(jié)構(gòu)20。在各向異性蝕刻之后，實(shí)施各向同性蝕刻以蝕刻位于柵極結(jié)構(gòu)40下方的鰭結(jié)構(gòu)。
[0035]圖7A至7C示出在鰭結(jié)構(gòu)的各向同性蝕刻之后，F(xiàn)inFET器件的示例性截面圖。
[0036]通過調(diào)整蝕刻條件(例如，蝕刻時(shí)間)，可控制柵極結(jié)構(gòu)40下方的蝕刻的量，因此可控制柵電極層和源極/漏極外延層之間的接近度Ρχ。柵電極層和源極/漏極外延層之間的接近度Px定義為從柵電極層的側(cè)壁延伸的線至凹槽80中的鰭結(jié)構(gòu)的表面之間的距離。
[0037]在圖7A中，接近度Px為正的并且大于O且小于5nm。在一些實(shí)施例中，Px為約Inm至約3nm的范圍。
[0038]在圖7B中，接近度Px基本上為Onm。
[0039]在圖7C中，接近度Px為負(fù)的并且大于約_2nm且小于Onm。在一些實(shí)施例中，Px等于或大于約-1nm且小于Onm(-1nm < Px<0nm)。
[0040]在本發(fā)明的一個(gè)實(shí)施例中，可調(diào)整凹槽蝕刻工藝中的蝕刻條件以獲得期望的蝕刻輪廓。例如，與改變功率和/或偏置條件一起使用具有變換耦合等離子體(TCP)，變換耦合等離子體(1^?)利用包括014、(:冊(cè)3、02、冊(cè)&他、(:12、即3和/或吣的工藝氣體。11^蝕刻包括各向異性蝕刻，隨后是各向同性蝕刻。在各向同性蝕刻中，將偏置電壓設(shè)置為小于各向異性蝕刻中的偏置電壓。通過各向同性蝕刻，水平地蝕刻位于柵極結(jié)構(gòu)40下方的鰭結(jié)構(gòu)。
[0041 ]在圖1的SI 07中，在襯底1中形成位錯(cuò)結(jié)構(gòu)。
[0042]如圖8所示，實(shí)施預(yù)非晶注入(PAI)操作。PAI操作對(duì)襯底10實(shí)施注入，從而破壞襯底10的晶格結(jié)構(gòu)并形成非晶化區(qū)90。在本實(shí)施例中，在Fin FET器件200的源極和漏極區(qū)中形成非晶化區(qū)90并且略微穿透在柵極結(jié)構(gòu)40下方。根據(jù)設(shè)計(jì)規(guī)范確定非晶化區(qū)90的深度，并且非晶化區(qū)90的深度可為從約1nm至約150nm的范圍。在本實(shí)施例中，非晶化區(qū)90的深度小于約lOOnm。可通過側(cè)壁絕緣層70的厚度控制非晶化區(qū)90的深度，因?yàn)閭?cè)壁絕緣層70用于集中遠(yuǎn)離柵極結(jié)構(gòu)40的中心的注入能量;從而允許更深的非晶化深度。而且，可通過注入能量、注入物種和/或注入劑量控制非晶化區(qū)90的深度。在本實(shí)施例中，注入物種(離子)為硅(Si )和/或鍺(Ge)。可選地，注入物種可為Ar、Xe、BF2、As、In，其他適當(dāng)?shù)淖⑷胛锓N或其組合。在本實(shí)施例中，取決于注入溫度，以從約20KeV至約60KeV的注入能量注入Si或Ge，并且劑量為約I X 114原子/cm2至約2 X 115原子/cm2。較低的注入溫度增強(qiáng)注入非晶化效率。
[0043]圖案化光刻膠層可用于限定在何處形成非晶化區(qū)90并且保護(hù)FinFET器件的其他區(qū)免受注入損傷。例如，圖案化的光刻膠層暴露源極/漏極區(qū)，以使源極/漏極區(qū)暴露于PAI操作同時(shí)保護(hù)柵極結(jié)構(gòu)40(和Fin FET器件的其他部分)免受PAI操作。可選地，諸如SiN或S1N層的圖案化的硬掩模層用于限定非晶化區(qū)90。圖案化的光刻膠層或圖案化的硬掩模層可為目前制造工藝(例如，LDD或源極/漏極形成)的一部分，從而最小化成本，因?yàn)镻AI操作不需要額外的光刻膠層或硬掩模。
[0044]如圖9所示，在產(chǎn)生的結(jié)構(gòu)上方沉積應(yīng)力膜95 ο可通過化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、電鍍、其他適當(dāng)?shù)姆椒ê?或其組合形成應(yīng)力膜95。應(yīng)力膜95可包括諸如氮化硅、氧化硅、氮氧化硅、其他適當(dāng)?shù)牟牧虾?或其組合的介電材料。應(yīng)力膜95用于在隨后的退火操作中提供應(yīng)力，所述退火操作使非晶化區(qū)90重結(jié)晶。
[0045]仍參考圖9，在產(chǎn)生的結(jié)構(gòu)上實(shí)施退火操作。退火操作導(dǎo)致非晶化區(qū)90重結(jié)晶，形成重結(jié)晶區(qū)100。退火操作可為快速熱退火(RTA)工藝或毫秒熱退火(MSA)工藝(例如，毫秒激光熱退火操作)。
[0046]退火操作可包括長(zhǎng)程(longrange)預(yù)熱，所述長(zhǎng)程預(yù)熱最小化或甚至消除射程末端(EOR)缺陷?？稍诩s200°C至約700°C的溫度下實(shí)施長(zhǎng)程預(yù)熱?？蓪㈤L(zhǎng)程預(yù)熱實(shí)施約50秒至約300秒。可在約500°C至約I，400°C的溫度下實(shí)施退火操作。而且，取決于所使用的退火操作的類型和溫度，可將退火操作實(shí)施約I毫秒至約5秒。在本實(shí)施例中，長(zhǎng)程預(yù)熱具有約550°(3的溫度并實(shí)施約180秒。而且，在本實(shí)施例中，退火操作為RTA工藝，使用大于約1000°C的溫度并實(shí)施大于1.5秒。在一些實(shí)施例中，退火操作為MSA工藝，使用高達(dá)約I，400°C的Si熔點(diǎn)的溫度并實(shí)施幾毫秒或更少，例如實(shí)施約0.8毫秒至約100毫秒。
[0047]在退火操作期間，當(dāng)非晶化區(qū)90重結(jié)晶時(shí)，在重結(jié)晶區(qū)100中形成位錯(cuò)105。在Si襯底10的〈111〉方向上形成位錯(cuò)105。〈111>方向具有約45度至約65度的角度，相對(duì)于與襯底10的表面平行的軸測(cè)量角度。在本實(shí)施例中，位錯(cuò)105具有〈111〉方向，其中角度為約55度，相對(duì)于與襯底10的表面平行的軸測(cè)量角度。
[0048]位錯(cuò)105在夾斷點(diǎn)106處開始形成。在約10至約150nm的深度處在重結(jié)晶區(qū)100中形成夾斷點(diǎn)106，從凹槽80的底面測(cè)量深度。夾斷點(diǎn)106可形成為使得它們不設(shè)置在柵極結(jié)構(gòu)40下方和鰭結(jié)構(gòu)20 (溝道層20A)下方。
[0049]在退火操作之后，例如，通過濕蝕刻去除應(yīng)力膜95。磷酸或氫氟酸可用于濕蝕刻。在一些實(shí)施例中?？墒褂酶晌g刻。
[0050]在圖1的S109中，通過適當(dāng)?shù)牟牧系耐庋由L(zhǎng)形成源極和漏極。通過使用與溝道層20A不同的材料作為源極和漏極，使溝道層適當(dāng)?shù)貞?yīng)變，從而增加溝道層中的載流子迀移率。
[0051 ]圖1OA至圖1OC示出在形成用于源極和漏極的外延層之后，分別相應(yīng)于圖7A至圖7C的結(jié)構(gòu)的示例性截面圖。
[0052]在凹槽80的底部上方，即暴露的襯底10上方形成第一外延層110。第一外延層110用作用于向溝道層20A施加壓縮應(yīng)力的溝道應(yīng)力源。在本實(shí)施例中，第一外延層110包括含碳(C)和硼(B)的SiGe。通過X-射線衍射(XRD)方法測(cè)定的第一外延層中的碳濃度為約0.3 %至2%的范圍。在一些實(shí)施例中，碳濃度為約0.3%至約2%的范圍，并且在其他實(shí)施例中可為約0.8%至約1.5%的范圍。在一些實(shí)施例中，碳濃度可基本為零。
[0053]在一些實(shí)施例中，第一SiGe層中的硼的量為約I X 119Cnf3至約2 X 102Qcm—3的范圍，并且在其他實(shí)施例中可為約2 X 119Cnf3至約I X 102%f3的范圍。在一些實(shí)施例中，SiGe中的Ge的量為約5%至30%的范圍，并且在其他實(shí)施例中可為約15%至20%的范圍。在該實(shí)施例中，第一外延層110的厚度為約5]11]1至20111]1的范圍，并且在其他實(shí)施例中為約5nm至約12nm的范圍。
[0054]如圖1OA至圖1OC所示，由于與鰭結(jié)構(gòu)20(溝道層20A和阱層20B)直接接觸的第一外延層110包含碳，因此碳可捕獲Si和B填充子并且抑制SiGe第一外延層110中的硼擴(kuò)散至溝道層20A內(nèi)，從而抑制短溝道效應(yīng)。第一外延層的電阻率為約0.8ηιΩ.αιι至1.2ηιΩ.cm的范圍。
[0055]通常，由于接近度Px減少以增強(qiáng)溝道應(yīng)力源的效應(yīng)，因此短溝道效應(yīng)變差。然而，如圖1OA至圖1OC所示，當(dāng)SiGe第一外延層包括碳以抑制硼擴(kuò)散時(shí)，可能減少接近度Ρχ。
[0056]在圖1OA中，接近度Px為正的并且大于Onm且小于5nm。在一些實(shí)施例中，Px為約Inm至約3nm的范圍。在圖1OA中，溝道層20和源極/漏極外延層之間的界面位于側(cè)壁絕緣層的正下方。
[0057]在圖1OB中，接近度Px基本上為Onm。在圖1OB中，溝道層20和源極/漏極外延層之間的界面位于側(cè)壁絕緣層和柵電極層之間的界面的正下方。
[°°58] 在圖1OC中，接近度Px為負(fù)的并且大于約_2nm且小于Onm。在一些實(shí)施例中，Px等于或大于約-1nm且小于0nm(-lnm < Px<0nm)。在圖1OC中，溝道層20和源極/漏極外延層之間的界面位于柵電極層的正下方。
[0059]可以另一種方式限定柵電極層和源極/漏極外延層之間的接近度。例如，條件“Px>0”相應(yīng)于其中溝道層2(^的寬度如滿足(柵電極層的寬度18)0^0^+2\側(cè)壁絕緣層的厚度T的條件。條件“Ρχ = 0”相應(yīng)于條件“Wc=Wg。條件“Ρχ〈0”相應(yīng)于條件Hg”。
[0060]在形成第一外延層110之后，在第一外延層110上方形成第二外延層120。第二外延層120用作用于向溝道層20A施加壓縮應(yīng)力的主要溝道應(yīng)力源。在本實(shí)施例中，第二外延層120包括含硼的SiGe。如果第二外延層中包含碳，則第二外延層120中的碳濃度小于第一外延層110的碳濃度并且小于0.2%。在該實(shí)施例中，第二外延層基本不含碳。第二外延層120中的硼的量高于第一外延層110中的硼的量并且為約2X102<3cm—3至約5X102<3cm—3。在該實(shí)施例中，第二外延層120的厚度為約20]11]1至40111]1，并且在其他實(shí)施例中為約25111]1至約35111]1的范圍。SiGe第二外延層中的Ge的量大于第一 SiGe外延層中的Ge量，并且在一些實(shí)施例中為約20%至80%的范圍，并且在其他實(shí)施例中可為約30%至70%的范圍。第二外延層的電阻率為約0.3ηιΩ.cmSl.0mΩ.cm的范圍。
[0061 ]在形成第一外延層110和第二外延層120期間，在襯底10中形成的位錯(cuò)105生長(zhǎng)至第一外延層110和第二外延層120中。第一外延層110和第二外延層120中形成的位錯(cuò)105是溝道層20A的應(yīng)力源的額外的來源。
[0062]第二外延層120的上表面可能與位于柵極結(jié)構(gòu)下方的鰭結(jié)構(gòu)的上表面的高度相同或者可能位于比位于柵極結(jié)構(gòu)下方的鰭結(jié)構(gòu)稍高(約I nm至約5nm)的位置。
[0063]通過使用第一和第二外延層的多層(二層)應(yīng)力源結(jié)構(gòu)，能夠抑制短溝道效應(yīng)以增加應(yīng)用于溝道層的應(yīng)力以及降低源極/漏極接觸電阻。
[0064]在上述實(shí)施例中，外延層的數(shù)量只有兩個(gè)。在一些實(shí)施例中，在第二外延層上方可形成額外的外延層。額外的外延層可包括含硼的SiGe。額外的外延層中的硼的量高于第二外延層120中的硼的量。額外的外延層中的Ge的量等于或大于第二 SiGe外延層中的Ge的量。在一些實(shí)施例中，額外的外延層的厚度為約Inm至25nm的范圍，并且在其他實(shí)施例中為約2nm至約I Onm的范圍。
[0065]在形成第二外延層120之后，可在第二外延層120上方形成第三層130。第三層130可包括SiGe外延層。第三層130為用于在源極/漏極中形成硅化物的犧牲層。SiGe第三層130中的硼的量小于第二外延層120中的硼的量，并且在一些實(shí)施例中，等于零或小于約I X1018cm—3。如果在第二外延層上方形成額外的外延層，則SiGe第三層130中的硼的量小于額外的外延層中的硼的量。
[0066]在至少一個(gè)實(shí)施例中，通過LPCVD工藝或原子層沉積方法外延生長(zhǎng)外延層。在約400°C至800°C的溫度下并且在約I托至200托的壓力下，使用諸如SiH^Si2H6或Si3H8的硅源氣體、諸如GeH4或Ge2H6的鍺源氣體、諸如CH4或SiH3CH的碳源氣體和諸如BF2的硼源氣體實(shí)施LPCVD工藝。
[0067]在上述實(shí)施例中，在凹槽蝕刻中，通過干蝕刻將鰭結(jié)構(gòu)蝕刻?？蓪?shí)施濕蝕刻代替干蝕刻。
[0068]可通過使用TMAH(四甲基氫氧化銨)實(shí)施濕蝕刻。在通過TMAH的硅的濕蝕刻中，Si(100)面中的蝕刻速率比Si (111)面中的蝕刻速率更快。因此，如圖11所示，當(dāng)襯底10為
(100)硅晶體襯底并且通過TMAH蝕刻鰭結(jié)構(gòu)時(shí)，凹槽80的截面圖具有傾斜末端輪廓82。通過調(diào)整蝕刻條件，可調(diào)整末端部分82的位置，從而調(diào)整接近度Ρχ。
[0069]如圖12所示，在通過TMAH濕蝕刻形成的凹槽80中形成第一至第三外延層以及第四層。在一些實(shí)施例中，可將干蝕刻和濕蝕刻結(jié)合。
[0070]在上述實(shí)施例中，在凹槽蝕刻中多元鰭結(jié)構(gòu)為“合并式”。然而，可將上述結(jié)構(gòu)和制造操作應(yīng)用于具有單一鰭結(jié)構(gòu)的Fin FET器件或具有多個(gè)鰭而沒有“合并式”源極/漏極結(jié)構(gòu)的Fin FET器件。在具有多個(gè)鰭而沒有“合并式”源極/漏極結(jié)構(gòu)的Fin FET器件中，可將凹槽蝕刻實(shí)施至襯底的平面或者可在到達(dá)襯底之前結(jié)束。
[0071]應(yīng)當(dāng)理解，F(xiàn)inFET器件可經(jīng)歷另外的CMOS工藝以形成諸如接觸件/通孔、互連金屬層、介電層、鈍化層等的多種部件。改進(jìn)的絕緣和應(yīng)變結(jié)構(gòu)提供給定量的應(yīng)力至FinFET的溝道層20A中，從而增強(qiáng)器件性能。
[0072]本文描述的各個(gè)實(shí)施例或?qū)嵗峁┤舾蓛?yōu)于現(xiàn)有技術(shù)的優(yōu)點(diǎn)。例如，通過降低柵電極層和源極/漏極外延層(第一外延層)之間的接近度，同時(shí)在第一外延層中包含碳，能夠抑制由硼擴(kuò)散至溝道層所致的短溝道效應(yīng)，并且增加施加于溝道層的應(yīng)力以及降低源極/漏極接觸電阻。
[0073]應(yīng)當(dāng)理解，本文不必討論所有優(yōu)點(diǎn)，所有實(shí)施例或?qū)嵗疾恍枰厥鈨?yōu)點(diǎn)，并且其他實(shí)施例或?qū)嵗商峁┎煌瑑?yōu)點(diǎn)。
[0074]根據(jù)本發(fā)明的一個(gè)方面，半導(dǎo)體器件包括P-型FinFET0Fin FET包括設(shè)置在襯底上方的鰭結(jié)構(gòu)。鰭結(jié)構(gòu)包括溝道層并在第一方向上延伸。Fin FET還包括柵極結(jié)構(gòu)，柵極結(jié)構(gòu)包括柵電極層和柵極介電層，柵極結(jié)構(gòu)覆蓋鰭結(jié)構(gòu)的部分并在垂直于第一方向的第二方向上延伸。柵極結(jié)構(gòu)還包括設(shè)置在柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層。Fin FET還包括源極和漏極，源極和漏極各自包括設(shè)置在未被柵極結(jié)構(gòu)覆蓋的鰭結(jié)構(gòu)中的凹槽中的應(yīng)力源層。應(yīng)力源層包括第一應(yīng)力源層和在第一應(yīng)力源層上方的第二應(yīng)力源層。在源極中，第一應(yīng)力源層和溝道層之間的界面位于鄰近源極或柵電極的側(cè)壁絕緣層之一的下方。
[0075]根據(jù)本發(fā)明的另一個(gè)方面，半導(dǎo)體器件包括P-型FinFET0Fin FET包括設(shè)置在襯底上方的鰭結(jié)構(gòu)。鰭結(jié)構(gòu)包括溝道層并在第一方向上延伸。Fin FET還包括柵極結(jié)構(gòu)，柵極結(jié)構(gòu)包括柵電極層和柵極介電層，柵極結(jié)構(gòu)覆蓋鰭結(jié)構(gòu)的部分并在垂直于第一方向的第二方向上延伸。柵極結(jié)構(gòu)還包括設(shè)置在柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層。Fin FET還包括源極和漏極，源極和漏極各自包括設(shè)置在未被柵極結(jié)構(gòu)覆蓋的鰭結(jié)構(gòu)中的凹槽中的應(yīng)力源層。應(yīng)力源層包括第一應(yīng)力源層和在第一應(yīng)力源層上方的第二應(yīng)力源層。在源極中，第一應(yīng)力源層和溝道層之間的界面位于鄰近源極或柵電極的側(cè)壁絕緣層之一的下方。沿著第一方向的溝道層的寬度小于沿著第一方向的柵電極的寬度和側(cè)壁絕緣層的寬度的總和。
[0076]根據(jù)本發(fā)明的另一個(gè)方面，用于制造包括P-型FinFET的半導(dǎo)體器件的方法包括在襯底上方形成鰭結(jié)構(gòu)。鰭結(jié)構(gòu)包括從隔離絕緣層暴露的溝道層，并且鰭結(jié)構(gòu)在第一方向上延伸。在鰭結(jié)構(gòu)的部分的上方形成柵極結(jié)構(gòu)，柵極結(jié)構(gòu)包括柵電極層和柵極介電層。柵極結(jié)構(gòu)在垂直于第一方向的第二方向上延伸。柵極結(jié)構(gòu)還包括設(shè)置在柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層。通過去除未被柵極結(jié)構(gòu)覆蓋的鰭結(jié)構(gòu)的部分形成凹槽。在凹槽中形成源極和漏極，其各自包括應(yīng)力源層。應(yīng)力源層包括第一應(yīng)力源層和在第一應(yīng)力源層上方形成的第二應(yīng)力源層。形成凹槽，使得在源極中，第一應(yīng)力源層和溝道層之間的界面位于鄰近源極或柵電極的側(cè)壁絕緣層之一的下方。
[0077]根據(jù)本發(fā)明的一些實(shí)施例，提供了一種半導(dǎo)體器件，包括:P-型FinFET，包括:鰭結(jié)構(gòu)，設(shè)置在襯底上方，所述鰭結(jié)構(gòu)包括溝道層并在第一方向上延伸;柵極結(jié)構(gòu)，包括柵電極層和柵極介電層，所述柵極結(jié)構(gòu)覆蓋所述鰭結(jié)構(gòu)的部分并在垂直于所述第一方向的第二方向上延伸，所述柵極結(jié)構(gòu)還包括設(shè)置在所述柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層；以及源極和漏極，均包括設(shè)置在未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)中的凹槽中的應(yīng)力源層，其中:所述應(yīng)力源層包括第一應(yīng)力層和位于所述第一應(yīng)力層上面的第二應(yīng)力層，以及在所述源極中，所述第一應(yīng)力源層和所述溝道層之間的界面位于鄰近所述源極或所述柵電極的所述側(cè)壁絕緣層之一的下方。
[0078]在上述半導(dǎo)體器件中，所述第一應(yīng)力源層包括包含碳和硼的SiGe，所述第二應(yīng)力源層包括包含碳和硼的SiGe，以及所述第一應(yīng)力源層中的碳的濃度大于所述第二應(yīng)力源層中的碳的濃度。
[0079]在上述半導(dǎo)體器件中，所述第二應(yīng)力源層中的硼的量大于所述第一應(yīng)力源層中的硼的量。
[0080]在上述半導(dǎo)體器件中，所述鰭結(jié)構(gòu)包括在所述柵極結(jié)構(gòu)下方的多個(gè)鰭，以及通常為所述多個(gè)鰭提供一個(gè)源極和一個(gè)漏極。
[0081 ]在上述半導(dǎo)體器件中，所述源極和所述漏極具有合并式-鰭結(jié)構(gòu)。
[0082]在上述半導(dǎo)體器件中，還包括從所述襯底向所述應(yīng)力源層延伸的位錯(cuò)。
[0083]在上述半導(dǎo)體器件中，所述界面定義為其中所述應(yīng)力源層最接近所述溝道層的點(diǎn)。
[0084]在上述半導(dǎo)體器件中，在所述源極中，所述界面位于鄰近所述源極的所述側(cè)壁絕緣層之一的正下方。
[0085]在上述半導(dǎo)體器件中，在所述源極中，所述界面位于從所述柵電極層與鄰近所述源極的所述側(cè)壁絕緣層之一的界面延伸的平面處。
[0086]在上述半導(dǎo)體器件中，在所述源極中:所述界面位于所述柵電極層的正下方，以及所述界面和平面之間的距離等于或小于lnm，所述平面從所述柵電極層和鄰近所述源極的所述側(cè)壁絕緣層之一的界面延伸。
[0087]根據(jù)本發(fā)明的另一些實(shí)施例，還提供了一種半導(dǎo)體器件，包括:P-型FinFET，包括:鰭結(jié)構(gòu)，設(shè)置在襯底上方，所述鰭結(jié)構(gòu)包括溝道層并在第一方向上延伸;柵極結(jié)構(gòu)，包括柵電極層和柵極介電層，所述柵極結(jié)構(gòu)覆蓋所述鰭結(jié)構(gòu)的部分并在垂直于所述第一方向的第二方向上延伸，所述柵極結(jié)構(gòu)還包括設(shè)置在所述柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層；以及源極和漏極，均包括設(shè)置在未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)中的凹槽中的應(yīng)力源層，其中:所述應(yīng)力源層包括第一應(yīng)力源層和位于所述第一應(yīng)力源層上面的第二應(yīng)力源層，沿著所述第一方向的所述溝道層的寬度小于沿著所述第一方向的所述柵電極的寬度和所述側(cè)壁絕緣層的寬度的總和。
[0088]在上述半導(dǎo)體器件中，所述溝道層的寬度是位于鄰近設(shè)置在所述溝道層下方的阱層的點(diǎn)的最小寬度。
[0089]在上述半導(dǎo)體器件中，所述第一應(yīng)力源層包括包含碳和硼的SiGe，所述第二應(yīng)力源層包括包含碳和硼的SiGe，以及所述第一應(yīng)力源層中的碳的濃度大于所述第二應(yīng)力源層中的碳的濃度。
[0090]在上述半導(dǎo)體器件中，所述第二應(yīng)力源層中的硼的量大于所述第一應(yīng)力源層中的硼的量。
[0091]根據(jù)本發(fā)明的又一些實(shí)施例，還提供了一種用于制造包括P-型FinFET的半導(dǎo)體器件的方法，包括:在襯底上方形成鰭結(jié)構(gòu)，所述鰭結(jié)構(gòu)包括從隔離絕緣層暴露的溝道層，并且所述鰭結(jié)構(gòu)在第一方向上延伸;在所述鰭結(jié)構(gòu)的部分的上方形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵電極層和柵極介電層，所述柵極結(jié)構(gòu)在垂直于所述第一方向的第二方向上延伸，所述柵極結(jié)構(gòu)還包括設(shè)置在所述柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層;通過去除未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)的部分形成凹槽;在所述凹槽中形成源極和漏極，所述源極和所述漏極均包括應(yīng)力源層，其中:所述應(yīng)力源層包括第一應(yīng)力源層和在所述第一應(yīng)力源層上方形成的第二應(yīng)力源層，以及形成所述凹槽，使得在所述源極中，所述第一應(yīng)力源層和所述溝道層之間的界面位于鄰近所述源極或所述柵電極的所述側(cè)壁絕緣層之一的下方。
[0092]在上述方法中，還包括在形成所述凹槽之后:將離子注入所述凹槽的底部;在其中注入離子的所述凹槽的底部上方形成應(yīng)力層；以及對(duì)具有所述應(yīng)力層的所述襯底退火以形成位錯(cuò)。
[0093]在上述方法中，所述鰭結(jié)構(gòu)包括在所述柵極結(jié)構(gòu)下方的多個(gè)鰭，以及在形成所述凹槽中，將未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)的部分向下蝕刻至所述襯底的平面使得沒有隔離絕緣層保留在所述多個(gè)鰭之間。
[0094]在上述方法中，所述第一應(yīng)力源層包括外延形成的包含碳和硼的SiGe，所述第二應(yīng)力源層包括外延形成的包含碳和硼的SiGe，以及所述第一應(yīng)力源層中的碳的濃度大于所述第二應(yīng)力層中的碳的濃度。
[0095]在上述方法中，所述第二應(yīng)力源層中的硼的量大于所述第一應(yīng)力源層中的硼的量。
[0096]在上述方法中，還包括在所述第二應(yīng)力源層上方形成第三層，所述第三層包括SiGe0
[0097]上面論述了若干實(shí)施例的部件，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或更改其他用于達(dá)到與本文所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識(shí)到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體器件，包括: P-型Fin FET，包括: 鰭結(jié)構(gòu)，設(shè)置在襯底上方，所述鰭結(jié)構(gòu)包括溝道層并在第一方向上延伸； 柵極結(jié)構(gòu)，包括柵電極層和柵極介電層，所述柵極結(jié)構(gòu)覆蓋所述鰭結(jié)構(gòu)的部分并在垂直于所述第一方向的第二方向上延伸，所述柵極結(jié)構(gòu)還包括設(shè)置在所述柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層；以及 源極和漏極，均包括設(shè)置在未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)中的凹槽中的應(yīng)力源層，其中: 所述應(yīng)力源層包括第一應(yīng)力層和位于所述第一應(yīng)力層上面的第二應(yīng)力層，以及在所述源極中，所述第一應(yīng)力源層和所述溝道層之間的界面位于鄰近所述源極或所述柵電極的所述側(cè)壁絕緣層之一的下方。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中: 所述第一應(yīng)力源層包括包含碳和硼的SiGe， 所述第二應(yīng)力源層包括包含碳和硼的SiGe，以及 所述第一應(yīng)力源層中的碳的濃度大于所述第二應(yīng)力源層中的碳的濃度。3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述第二應(yīng)力源層中的硼的量大于所述第一應(yīng)力源層中的硼的量。4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中: 所述鰭結(jié)構(gòu)包括在所述柵極結(jié)構(gòu)下方的多個(gè)鰭，以及 通常為所述多個(gè)鰭提供一個(gè)源極和一個(gè)漏極。5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中，所述源極和所述漏極具有合并式-鰭結(jié)構(gòu)。6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括從所述襯底向所述應(yīng)力源層延伸的位錯(cuò)。7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述界面定義為其中所述應(yīng)力源層最接近所述溝道層的點(diǎn)。8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，在所述源極中，所述界面位于鄰近所述源極的所述側(cè)壁絕緣層之一的正下方。9.一種半導(dǎo)體器件，包括: P-型Fin FET，包括: 鰭結(jié)構(gòu)，設(shè)置在襯底上方，所述鰭結(jié)構(gòu)包括溝道層并在第一方向上延伸； 柵極結(jié)構(gòu)，包括柵電極層和柵極介電層，所述柵極結(jié)構(gòu)覆蓋所述鰭結(jié)構(gòu)的部分并在垂直于所述第一方向的第二方向上延伸，所述柵極結(jié)構(gòu)還包括設(shè)置在所述柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層；以及 源極和漏極，均包括設(shè)置在未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)中的凹槽中的應(yīng)力源層，其中: 所述應(yīng)力源層包括第一應(yīng)力源層和位于所述第一應(yīng)力源層上面的第二應(yīng)力源層，沿著所述第一方向的所述溝道層的寬度小于沿著所述第一方向的所述柵電極的寬度和所述側(cè)壁絕緣層的寬度的總和。10.—種用于制造包括P-型FinFET的半導(dǎo)體器件的方法，包括: 在襯底上方形成鰭結(jié)構(gòu)，所述鰭結(jié)構(gòu)包括從隔離絕緣層暴露的溝道層，并且所述鰭結(jié)構(gòu)在第一方向上延伸； 在所述鰭結(jié)構(gòu)的部分的上方形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵電極層和柵極介電層，所述柵極結(jié)構(gòu)在垂直于所述第一方向的第二方向上延伸，所述柵極結(jié)構(gòu)還包括設(shè)置在所述柵電極層的兩個(gè)主要側(cè)面上方的側(cè)壁絕緣層； 通過去除未被所述柵極結(jié)構(gòu)覆蓋的所述鰭結(jié)構(gòu)的部分形成凹槽； 在所述凹槽中形成源極和漏極，所述源極和所述漏極均包括應(yīng)力源層，其中: 所述應(yīng)力源層包括第一應(yīng)力源層和在所述第一應(yīng)力源層上方形成的第二應(yīng)力源層，以及 形成所述凹槽，使得在所述源極中，所述第一應(yīng)力源層和所述溝道層之間的界面位于鄰近所述源極或所述柵電極的所述側(cè)壁絕緣層之一的下方。
【文檔編號(hào)】H01L29/78GK106057886SQ201610008406
【公開日】2016年10月26日
【申請(qǐng)日】2016年1月6日 公開號(hào)201610008406.3, CN 106057886 A, CN 106057886A, CN 201610008406, CN-A-106057886, CN106057886 A, CN106057886A, CN201610008406, CN201610008406.3
【發(fā)明人】蔡俊雄, 王參群
【申請(qǐng)人】臺(tái)灣積體電路制造股份有限公司