專利名稱：精密斬波穩(wěn)零電流鏡的制作方法
本申請要求Botker等人于2004年6月15日提交的臨時專利申請?zhí)枮?0/580,295的專利的優(yōu)先權。
背景技術：
發(fā)明領域本發(fā)明涉及電流鏡領域，尤其涉及精確斬波穩(wěn)零電流鏡。
相關技術描述電流鏡廣泛應用于模擬電路設計。有些應用需要具有較高準確度，即，具有精確已知的輸出電流(Iout)與輸入電流(Iin)之比的電流鏡。
由于很難實現(xiàn)兩個晶體管的精確匹配，因此簡單的雙晶體管電流鏡可能無法提供所需的準確度。為了減小可能由于晶體管失配所引起的誤差，經(jīng)常使用經(jīng)斬波的電流鏡；

圖1a-1c示出了這類電流鏡的工作。該電流鏡采用雙相斬波周期工作。圖1a示出了電流鏡在第一相位周期中的工作場效應晶體管(FET)M1是二極管連接的并且將輸入電流(Iin)鏡像反射到FET M2，這產(chǎn)生了輸出電流Iout1。在第二斬波相位周期(圖1b)中，M1和M2互換M2是二極管連接的并且將Iin鏡像反射到M1，這產(chǎn)生了輸出電流Iout2。
盡管經(jīng)斬波的電流鏡減小了失配誤差，但是它們卻不能被完全消除。假定由M2傳導的電流與M1傳導的電流的失配比率為(1+x)并且M1和M2以50/50的占空比互換。則平均輸出電流Iout將由下式給出(假定50/50的占空比)Iout=Iout1+Iout22]]>Iout1由下式給出Iout1＝Iin(1+x)；而Iout2由下式給出Iout2=Iin(11+x).]]>因此，失配(x)導致Iin和Iout之間的誤差，由下式給出
Iout=Iin(1+x22+2x)]]>如果失配x較小，則Iout≅Iin(1+x22).]]>電流鏡的工作在圖1c中可以觀察到，該圖說明了在斬波周期的各個相位中Iout1和Iout2相對于Iin的情況。其它誤差也有可能是由于諸如存在于電流鏡晶體管漏極上的寄生電容、器件失配和輸出阻抗失配等引起的，這能產(chǎn)生一輸出偏置誤差。同樣，當驅動經(jīng)斬波的電流鏡的電路也被斬波時，如果電流鏡和驅動電路是被同步斬波的話，就有可能產(chǎn)生定時相關誤差。
發(fā)明概述本發(fā)明提出了一種斬波穩(wěn)零電流鏡，它克服了上述問題中的某一些，并明顯減小了由于晶體管失配、寄生電容和/或定時敏感度所引起的誤差。
本發(fā)明的電流鏡包括一對第一FET，它們的源極連接到電源電壓而柵極則連接到輸入電流Iin。第一開關網(wǎng)絡(S1)具有兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入。輸入in1和in2連接到第一FET的漏極，并且S1響應于施加在時鐘輸入上的第一時鐘信號交替地將in1和in2分別連接到out1和out2以及分別連接到out2和out1。第二開關網(wǎng)絡(S2)也使其輸入in1和in2連接成檢測第一FET的漏極，并且響應于第二時鐘信號交替地將in1和in2分別連接到其輸出out1和out2以及分別連接到out2和out1。
該電流鏡還包括輸出阻抗(ro)提升放大器(A1)，它具有分別連接于S2的out1和out2的差分輸入(in1、in2)、差分輸出(out1、out2)，以及其上施加了參考電壓Vref的參考電壓輸入。
第三開關網(wǎng)絡(S3)具有分別連接于A1的out1和out2的輸入in1和in2，并且響應于施加到S3的時鐘輸入上的第三時鐘信號交替地將其輸入in1和in2分別連接到其輸出out1和out2以及分別連接到out2和out1。
第二對FET具有分別連接到S1的輸出out1和out2的源極、分別連接到S3的out1和out2的柵極，其中一個FET的漏極連接于Iin而另一個FET的漏極則提供電流鏡的輸出Iout，使得第一對FET和第二對FET級聯(lián)并且使得ro提升放大器A1提升提供Iout的FET的漏極的輸出阻抗。
該電流鏡被設置成使得開關網(wǎng)絡S1以第一時鐘信號作為時鐘，以減小由于第一對FET之間的失配所引起的Iout的誤差。開關網(wǎng)絡S2和S3分別以第二和第三時鐘信號作為時鐘，以減小由于ro提升放大器的偏置電壓所引起的Iout的誤差。此外，第二和第三時鐘信號相對于第一時鐘信號移位，以減小由于存在于第二對FET的源極上的寄生電容而引起的Iout的誤差。時鐘信號還被設置成操作S1-S3，使得ro提升放大器始終以負反饋進行工作。
本領域的技術人員將從以下結合附圖的詳細描述中更加清晰地了解本發(fā)明的其它特征和優(yōu)點。
附圖簡要說明圖1a-1c示出了一種已知的斬波穩(wěn)零電流鏡的工作。
圖2a是根據(jù)本發(fā)明的斬波穩(wěn)零電流鏡的示意圖。
圖2b是根據(jù)本發(fā)明的斬波穩(wěn)零電流鏡的另一個實施例的示意圖。
圖3是示出根據(jù)本發(fā)明的斬波穩(wěn)零電流鏡的工作的時序圖。
圖4a是根據(jù)本發(fā)明的斬波穩(wěn)零電流鏡的另一實施例的示意圖。
圖4b是根據(jù)本發(fā)明的斬波穩(wěn)零電流鏡的又一實施例的示意圖。
本發(fā)明的詳細描述根據(jù)本發(fā)明的斬波穩(wěn)零電流鏡如圖2a所示。“第一”對FET MP1和MP2具有連接于電源電壓(VCC)的源極以及共同連接到將被鏡像反射的電流，即輸入電流Iin的柵極。MP1和MP2的漏極連接到開關網(wǎng)絡S1的輸入。S1具有兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入。在工作中，S1響應于施加到時鐘輸入上的時鐘信號CLK1將in1和in2分別連接于out1和out2或者將in1和in2分別連接于out2和out1。例如，在此處所示的實施例中，開關網(wǎng)絡(包括S1)被設置成使得當所施加的時鐘信號為低時，in1和in2分別連接到out1和out2；以及當所施加的時鐘信號為高時，in1和in2分別連接到out2和out1。這樣的開關網(wǎng)絡是公知的。
與S1同樣地配置和工作的第二開關網(wǎng)絡S2也具有分別連接到MP1和MP2的漏極的輸入in1和in2。S2響應于施加到其時鐘輸入上的時鐘信號CLK2來工作。
放大器(A1)具有差分輸入(in1、in2)和輸出(out1、out2)，以及一參考電壓輸入。輸入in1和in2分別連接到S2的out1和out2，而參考電壓輸入連接到電壓Vref。A1的輸出out1和out2分別連接到開關網(wǎng)絡S3的輸入in1和in2，S3以與S1和S2相同的方式來配置和工作。S3響應于施加到其時鐘輸入上的時鐘信號CLK2S來工作。值得注意的是，開關網(wǎng)絡S1-S3可以用本領域技術人員所公知的多種不同方法來實現(xiàn)。例如，S1和S2可以由PMOS FET所構成，而S3則可以由PMOS和NMOS FET來構成。
第二對FET MP3和MP4具有分別連接到S1的輸出out1和out2的源極以及分別連接到S3的輸出out1和out2的柵極；MP3的漏極連接到輸入電流Iin，而MP4的漏極則提供電流鏡的輸出電流Iout。
當如此設置時，F(xiàn)ET MP1和MP2通過S1與FET MP3和MP4級聯(lián)。放大器A1的輸出驅動FET MP3和MP4，使得MP1和MP2漏極上的電壓等于Vref。采用這種方法，就可增大MP4漏極上的輸出阻抗；因此本發(fā)明將放大器A1稱之為“ro提升”放大器。
由每一電流鏡的開關網(wǎng)絡所提供的斬波用于減小或消除輸出電流Iout中的一個或多個誤差分量。開關網(wǎng)絡S1提供減小由于MP1和MP2之間失配所引起的Iout的誤差所需的基本斬波。被鏡像反射的電流(Iin)通常由自身被斬波的驅動電路提供。在這種情況下，開關網(wǎng)絡S1較佳地以不同于用于對驅動電路斬波的頻率，較佳地是驅動電路頻率的兩倍來斬波，以避免DC誤差。用于驅動電路和S1的斬波時鐘也較佳地是偏斜的，以減小或消除如果驅動電路的斬波開關和S1的開關同時轉換則會引發(fā)的定時敏感性。
開關網(wǎng)絡S2和S3一起工作，以減小幾個不同的誤差分量。由S2和S3提供的斬波所減小的一種誤差源是由于ro提升放大器A1的偏壓所引起的誤差。通過周期性地反轉對A1的輸入以及A1到MP3和MP4的輸出，就能夠明顯減小由于A1的偏置電壓所引起的Iout的誤差。為了使得由于A1的偏壓所引起的誤差最小化，操作S2的時鐘(CLK2)較佳地以驅動S1的時鐘(CLK1)頻率的兩倍的頻率來工作。
另一可能的誤差源是MP3和MP4的n阱-襯底寄生電容(C1、C2)，以及任何等效電容。這些電容都會導致與A1的偏壓和1/fC成正比的誤差電流。為了確保這些電容不會在Iout中產(chǎn)生寄生電流，驅動開關網(wǎng)絡S2和S3的時鐘相對于驅動開關網(wǎng)絡S1的時鐘移位，使得在C1和C2兩端所出現(xiàn)的電壓以相同電壓開始和結束電流鏡斬波周期的每一部分；這將在下面作更加詳細的說明。當如此設置時，就不會從這些寄生電容中傳送任何電荷。
圖2b示出了本發(fā)明的斬波穩(wěn)零電流鏡的一種可能的替換實現(xiàn)。該配置與圖2a所示的相同，除了此處開關網(wǎng)絡S2的輸入in1和in2(這里標記為S2′)分別連接到開關網(wǎng)絡S1的輸出out1和out2之外。和圖2a中的S2一樣，S2′可以斬斷A1的偏壓。
值得注意的是，盡管在此處所述的示例性實施例中所描繪的晶體管被示出為FET，但是本發(fā)明也可以采用雙極型晶體管以及相反極性的實施方法來實現(xiàn)。
圖3示出了圖2a和2b中所示的電流鏡的工作的示例性時序圖。對于其中提供Iin的電路被斬波的應用而言，示出了示例性斬波時鐘DRIVE CLK。如上所述，驅動開關網(wǎng)絡S1的時鐘(CLK1)較佳地以DRIVE CLK的頻率的兩倍來進行斬波，以避免DC誤差；此外，DRIVE CLK和CLK1較佳地是偏斜的，以減小或消除如果驅動電路的斬波開關和S1開關同時轉換則可能產(chǎn)生的定時敏感性。在該示例中，在第一斬波相位(10)中，MP1是二極管連接的(通過MP3)并接受輸入電流和來自MP2的輸出電流；在第二斬波相位(12)中，MP2是二極管連接的(通過MP3)并且MP1變?yōu)殡娏麋R的輸出器件。
如上所述，CLK2較佳地以驅動S1的CLK1信號的頻率的兩倍來工作。另外，CLK2和CLK2S相對于CLK1移位，使得在C1和C2兩端所出現(xiàn)的電壓以相同的電壓開始和結束電流鏡斬波周期的每一部分，以確保不會有電荷從電流鏡FET、級聯(lián)FET和/或開關網(wǎng)絡的寄生電容轉移到輸出電流Iour中。滿足這一要求所需要的相移量并不需要十分確定，但八分之一周期的移位是較佳的。其必要條件是-當CLK1變低時，CLK2為低；以及當CLK1變高時，CLK2已經(jīng)再次返回到低(如圖3中的跡線20所示)；或者，-當CLK1變低時，CLK2為高的；以及當CLK1變高時，CLK2已經(jīng)再次返回到高(如圖3中的替換CLK2跡線22所示，它是跡線20的反轉)。
為了能夠適當?shù)叵捎贏1的偏壓所引起的誤差，CLK2應該在CLK1的每一相應的相位期間都具有50％的占空比。因此，在CLK1為低和CLK1為高時，對于CLK2的高時間與低時間之比較佳地是50/50。
時鐘信號CLK2S可被調節(jié)成使得放大器A1始終以負反饋的方式進行工作，并且S1-S3被操作成提供從A1的輸出通過MP3和MP4以及MP1和MP2的漏極返回到A1的輸入的必要的反饋路徑。這使得A1在其線性區(qū)中工作。在圖3中，始終信號CLK2S被示為看似為當CLK2沿著跡線20時那樣(見跡線24)。當CLK2沿著跡線22時，CLK2S也必須被反轉以維持負反饋(見跡線26)。
放大器A1-般需要使用諸如連接在S3的out1和out2與一固定電位(一般是接地)之間的電容器C3和C4進行頻率補償。
當CLK1、CLK2和CLK2S被設置成消除如此處所描述的由于A1的偏壓以及電流鏡FET、級聯(lián)FET和/或開關網(wǎng)絡的寄生電容所引起的誤差時，電流鏡輸出電流的總誤差可以減小一個5-10的因數(shù)(根據(jù)仿真結果)。當將電流鏡設置成提供1∶1的輸入/輸出的傳遞函數(shù)以及具有非一傳遞函數(shù)時，就可以實現(xiàn)由本發(fā)明的電流鏡所貢獻的優(yōu)點。
圖4a示出了減小電流鏡輸出電流中的寄生電容相關誤差的另一實施例。這里，F(xiàn)ET MP1和MP2各自分別用具有電阻R1和R2的電阻器來替代。R1和R2連接在電源電壓和開關網(wǎng)絡S4的輸入(in1、in2)之間。S4的輸出(out1、out2)分別在節(jié)點30和32處連接到放大器A2的同相和反相輸入；A2是經(jīng)斬波的放大器。A2的輸出驅動FET MP5，其源極連接到節(jié)點32且其漏極提供電路的輸出電流Iout。輸入電流Iin在節(jié)點30處施加。
在工作中，在斬波周期的一個相位期間，Iin使得電壓V＝Iin*R1出現(xiàn)在R1的兩端。由A2和MP5將該電壓施加在R2的兩端，產(chǎn)生由下式給出的輸出電流IoutIout＝(Iin*R1)/R2。通過使用開關網(wǎng)絡S4來切換R1和R2的位置，就能夠減小由于R1和R2之間的失配所引起的輸出電流誤差。
然而，在MP5的源極上存在著寄生電容(C5)，它會產(chǎn)生導致Iout的誤差的電流。為了克服這一問題，用于操作S4和A2的時鐘以與對于圖2a和2b的電路的CLK1和CLK2相同的方式相互偏斜；即，CLK1和CLK2都具有如圖3所示的相同關系。當如此設置時，A2的正輸入上的電壓在一個相位中為Iin*R1，并在第二個相位中為Iin*R2。通過以用于斬波S4的頻率的兩倍來斬波A2，可以使C5兩端的電壓在S4斬波周期的每一相位的開始和結束時恒定。這就導致不會從C5傳送任何電荷。
在圖4a中，施加在R2兩端的電壓可以包含由于開關網(wǎng)絡S4的電阻所引起的誤差。該誤差源可以用圖4b所示的電路來消除。該實施例類似于圖4a所示的實施例，除了此處對放大器A2的輸入可被連接成通過開關網(wǎng)絡S5直接檢測電阻器R1和R2上的電壓，從而避免上述誤差。
值得注意的是，盡管MP1、MP2、R1和R2被示出并描述成連接到電源電壓VCC，但是電源電壓也可以接地或者是另一固定電壓。還值得注意的是，盡管本文所討論的實施例采用了PMOS FET，但是也可以構想采用NMOS FET的相反極性的形式。
雖然示出并描述了本發(fā)明的幾個具體實施例，但是本領域的技術人員還可實現(xiàn)眾多的變型和替換實施例。因此，本發(fā)明旨在僅僅受限于所附權利要求書中的各項。
權利要求
1.一種斬波穩(wěn)零電流鏡，包括第一對場效應晶體管(FET)(MP1、MP2)，其源極連接到電源電壓而其柵極連接到輸入電流Iin；第一開關網(wǎng)絡(S1)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到MP1和MP2的漏極，所述網(wǎng)絡被設置成響應于施加到S1的時鐘輸入上的第一時鐘信號(CLK1)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；第二開關網(wǎng)絡(S2)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別與MP1和MP2的漏極相耦合，所述第二開關網(wǎng)絡被設置成響應于施加到S2的時鐘輸入上的第二時鐘信號(CLK2)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；輸出阻抗(ro)提升放大器(A1)，它具有差分輸入(in1、in2)和輸出(out1、out2)以及一參考電壓輸入，所述差分輸入in1和in2分別連接到S2的out1和out2，且所述參考電壓輸入連接到一電壓Vref；第三開關網(wǎng)絡(S3)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到A1的out1和out2，所述第三開關網(wǎng)絡被設置成響應于施加到S3的時鐘輸入上的第三時鐘信號(CLK2S)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；以及第二對FET(MP3、MP4)，其源極分別連接到S1的輸出out1和out2，其柵極分別連接到S3的out1和out2，MP3的漏極連接到Iin而MP4的漏極提供所述電流鏡的輸出Iout，使得所述第一對FET與所述第二對FET級聯(lián)并且使得所述放大器提升MP4的漏極上的輸出阻抗；所述電流鏡被設置成使得開關網(wǎng)絡S1以CLK1作為時鐘，以對MP1和MP2的漏極上的信號進行斬波，并從而減小由于MP1和MP2之間的失配所引起的Iout的誤差；以及開關網(wǎng)絡S2以CLK2作為時鐘，以對MP1和MP2的漏極上的放大器A1的偏壓進行斬波；以及開關網(wǎng)絡S3以CLK2S作為時鐘，以對A1的輸出上的信號進行斬波，從而減小由于所述ro提升放大器的偏壓所引起的Iout的誤差并使得所述ro提升放大器始終以負反饋進行工作，CLK2和CLK2S相對于CLK1移位以減小由于MP3和MP4的源極上的寄生電容所引起的Iout的誤差。
2.如權利要求1所述的電流鏡，其特征在于，所述CLK2的頻率是CLK1的頻率的兩倍。
3.如權利要求1所述的電流鏡，其特征在于，所述CLK2和CLK2S相對于CLK1移位，使得在所述寄生電容兩端出現(xiàn)的電壓以相同的電壓開始和結束電流鏡斬波周期的每一部分，以使沒有電荷從所述寄生電容傳輸?shù)絀out。
4.如權利要求3所述的電流鏡，其特征在于，所述CLK1和CLK2被設置成使得CLK2在CLK1的每次轉換過程中都為低。
5.如權利要求3所述的電流鏡，其特征在于，所述CLK1和CLK2被設置成使得CLK2在CLK1的每次轉換過程中都為高。
6.如權利要求3所述的電流鏡，其特征在于，所述CLK1和CLK2被設置成使得當CLK1為低時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50。
7.如權利要求3所述的電流鏡，其特征在于，所述CLK1和CLK2被設置成使得當CLK1為高時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50。
8.如權利要求3所述的電流鏡，其特征在于，所述CLK2和CLK2S相對于CLK1相移八分之一周期。
9.如權利要求1所述的電流鏡，其特征在于，所述產(chǎn)生輸入電流Iin的電路以頻率a進行斬波，而CLK1以頻率b工作，其中a≠b。
10.如權利要求8所述的電流鏡，其特征在于，b＝2*a。
11.如權利要求1所述的電流鏡，其特征在于，還包括與所述差分放大器的out1和out2相耦合以便于向所述放大器提供頻率補償?shù)牡谝缓偷诙娙萜鳌?br> 12.如權利要求1所述的電流鏡，其特征在于，所述CLK2的頻率是CLK1的頻率的兩倍，并且CLK1和CLK2被設置成使得CLK2在CLK1的每次轉換過程中都為低；當CLK1為低時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50；以及當CLK1為高時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50。
13.如權利要求1所述的電流鏡，其特征在于，所述CLK2的頻率是CLK1的頻率的兩倍，并且CLK1和CLK2被設置成使得CLK2在CLK1的每次轉換過程中都為高；當CLK1為低時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50；以及當CLK1為高時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50。
14.如權利要求1所述的電流鏡，其特征在于，所述開關網(wǎng)絡S2的輸入in1和in2分別連接到MP1和MP2的漏極。
15.如權利要求1所述的電流鏡，其特征在于，所述開關網(wǎng)絡S2的輸入in1和in2分別連接到S1的out1和out2。
16.如權利要求1所述的電流鏡，其特征在于，所述FET MP1和MP2和所述開關網(wǎng)絡都具有相關聯(lián)的寄生電容，所述電流鏡被設置成使得CLK2和CLK2S相對于CLK1移位，以減小由于所述相關聯(lián)的寄生電容所引起的Iout的誤差。
17.如權利要求1所述的電流鏡，其特征在于，所述提供輸入電流Iin的電路采用相對于CLK1偏斜的時鐘進行斬波。
18.一種斬波穩(wěn)零電流鏡，包括第一對場效應晶體管(FET)(MP1、MP2)，其源極連接到電源電壓而其柵極連接到輸入電流Iin；第一開關網(wǎng)絡(S1)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到MP1和MP2的漏極，所述網(wǎng)絡被設置成響應于施加到S1的時鐘輸入上的第一時鐘信號(CLK1)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；第二開關網(wǎng)絡(S2)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到MP1和MP2的漏極，所述第二開關網(wǎng)絡被設置成響應于施加到S2的時鐘輸入上的第二時鐘信號(CLK2)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；輸出阻抗(ro)提升放大器(A1)，它具有差分輸入(in1、in2)和輸出(out1、out2)以及一參考電壓輸入，所述差分輸入in1和in2分別連接到S2的out1和out2，且所述參考電壓輸入連接到電壓Vref；第三開關網(wǎng)絡(S3)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到A1的out1和out2，所述第三開關網(wǎng)絡被設置成響應于施加到S3的時鐘輸入上的第三時鐘信號(CLK2S)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；以及第二對FET(MP3、MP4)，其源極分別連接到S1的輸出out1和out2，其柵極分別連接到S3的out1和out2，MP3的漏極連接到Iin而MP4的漏極提供所述電流鏡的輸出Iout，使得所述第一對FET與所述第二對FET級聯(lián)并且使得所述放大器提升MP4的漏極上的輸出阻抗；所述電流鏡被設置成使得CLK2的頻率是CLK1的頻率的兩倍，CLK2在CLK1的每次轉換過程中都為低；當CLK1為低時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50；以及當CLK1為高時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50；開關網(wǎng)絡S1以CLK1作為時鐘，以對MP1和MP2的漏極上的信號進行斬波，并從而減小由于MP1和MP2之間的失配所引起的Iout的誤差；以及開關網(wǎng)絡S2以CLK2作為時鐘，以對MP1和MP2的漏極上的放大器A1的偏壓進行斬波；以及開關網(wǎng)絡S3以CLK2S作為時鐘，以對A1的輸出上的信號進行斬波，從而減小由于所述ro提升放大器的偏壓所引起的Iout的誤差并使得所述ro提升放大器始終以負反饋進行工作，CLK2和CLK2S相對于CLK1移位，使得在所述MP3和MP4的源極上的寄生電容兩端所出現(xiàn)的電壓以相同的電壓開始和結束電流鏡斬波周期的每一部分，以使沒有電荷從所述寄生電容傳輸?shù)絀out。
19.一種斬波穩(wěn)零電流鏡，包括第一對場效應晶體管(FET)(MP1、MP2)，其源極連接到電源電壓而其柵極連接到輸入電流Iin；第一開關網(wǎng)絡(S1)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到MP1和MP2的漏極，所述網(wǎng)絡被設置成響應于施加到S1的時鐘輸入上的第一時鐘信號(CLK1)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；第二開關網(wǎng)絡(S2)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到MP1和MP2的漏極，所述第二開關網(wǎng)絡被設置成響應于施加到S2的時鐘輸入上的第二時鐘信號(CLK2)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；輸出阻抗(ro)提升放大器(A1)，它具有差分輸入(in1、in2)和輸出(out1、out2)以及一參考電壓輸入，所述差分輸入in1和in2分別連接到S2的out1和out2，且所述參考電壓輸入連接到電壓Vref；第三開關網(wǎng)絡(S3)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到A1的out1和out2，所述第三開關網(wǎng)絡被設置成響應于施加到S3的時鐘輸入的第三時鐘信號(CLK2S)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；以及第二對FET(MP3、MP4)，其源極分別連接到S1的輸出out1和out2，其柵極分別連接到S3的out1和out2，MP3的漏極連接到Iin而MP4的漏極提供所述電流鏡的輸出Iout，使得所述第一對FET與所述第二對FET級聯(lián)并且使得所述放大器提升MP4的漏極上的輸出阻抗；所述電流鏡被設置成使得CLK2的頻率是CLK1的頻率的兩倍，CLK2在CLK1的每次轉換過程中都為高；在CLK1為低時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50；以及當CLK1為高時，CLK2為低的時間量與CLK2為高的時間量之比是50∶50；開關網(wǎng)絡S1以CLK1作為時鐘，以對MP1和MP2的漏極上的信號進行斬波，并從而減小由于MP1和MP2之間的失配所引起的Iout的誤差；以及開關網(wǎng)絡S2以CLK2作為時鐘，以對MP1和MP2的漏極上的放大器A1的偏壓進行斬波；以及開關網(wǎng)絡S3以CLK2S作為時鐘，以對A1的輸出上的信號進行斬波，從而減小由于所述ro提升放大器的偏壓所引起的Iout的誤差并使得所述ro提升放大器始終以負反饋進行工作，CLK2和CLK2S相對于CLK1移位，使得在所述MP3和MP4的源極上的寄生電容兩端所出現(xiàn)的電壓以相同的電壓開始和結束電流鏡斬波周期的每一部分，以使沒有電荷從所述寄生電容傳輸?shù)絀out。
20.一種斬波穩(wěn)零電流鏡，包括第一和第二電阻器，其電阻分別為R1和R2且分別連接在電源電壓與第一和第二節(jié)點之間；開關網(wǎng)絡(S4)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到所述第一和第二節(jié)點，所述網(wǎng)絡被設置成響應于施加到S4的時鐘輸入上的第一時鐘信號(CLK1)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；經(jīng)斬波的放大器(A2)，它具有第一和第二輸入和一個輸出，所述第一輸入在其上施加了將被鏡像反射的電流(Iin)的第三節(jié)點處連接到out1，且所述第二輸入在第四節(jié)點處連接到out2，所述放大器以第二時鐘信號(CLK2)進行斬波；以及晶體管(MP5)，其柵極連接到A2的輸出，其源極連接到所述第四節(jié)點，且其漏極提供所述電流鏡的輸出電流Iout；所述電流鏡被設置成使得開關網(wǎng)絡S4以CLK1作為時鐘，以對所述第一和第二節(jié)點上的信號進行斬波，并從而減小由于R1和R2之間的失配所引起的Iout的誤差；以及CLK2相對于CLK1移位，從而減小由于MP5的源極上的寄生電容所引起的Iout的誤差。
21.如權利要求20所述電流鏡，其特征在于，所述CLK2相對于CLK1移位，使得在所述寄生電容兩端所出現(xiàn)的電壓以相同的電壓開始和結束電流鏡斬波周期的每一部分，以使沒有電荷從所述寄生電容傳輸?shù)絀out。
22.如權利要求21所述電流鏡，其特征在于，所述CLK2的頻率是CLK1的頻率的兩倍。
23.一種斬波穩(wěn)零電流鏡，包括第一和第二電阻器，其電阻分別為R1和R2且分別連接在電源電壓與第一和第二節(jié)點之間；開關網(wǎng)絡(S4)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到所述第一和第二節(jié)點，所述網(wǎng)絡被設置成響應于施加到S4的時鐘輸入上的第一時鐘信號(CLK1)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1，一將被鏡像反射的輸入電流(Iin)施加到S4的out2上；開關網(wǎng)絡(S5)，它包括兩個輸入(in1、in2)、兩個輸出(out1、out2)以及一個時鐘輸入，所述輸入in1和in2分別連接到所述第一和第二節(jié)點，所述網(wǎng)絡被設置成響應于施加到S5的時鐘輸入上的第一時鐘信號(CLK1)將in1和in2交替地分別連接到out1和out2以及分別連接到out2和out1；經(jīng)斬波的放大器(A2)，它具有第一和第二輸入和一個輸出，所述第一輸入連接到S5的out1，所述第二輸入連接到S5的out2，所述放大器以第二時鐘信號(CLK2)進行斬波；以及晶體管(MP5)，其柵極連接到A2的輸出，其源極連接到S4的out2，且漏極提供所述電流鏡的輸出電流Iout；所述電流鏡被設置成使得開關網(wǎng)絡S1和S2以CLK1作為時鐘，以對所述第一和第二節(jié)點上的信號進行斬波，并從而減小由于R1和R2之間的失配所引起的Iout的誤差；以及CLK2相對于CLK1移位，從而減小由于MP5的源極上的寄生電容所引起的Iout的誤差。
24.如權利要求23所述電流鏡，其特征在于，所述CLK2相對于CLK1移位，使得在所述寄生電容兩端所出現(xiàn)的電壓以相同的電壓開始和結束電流鏡斬波周期的每一部分，以使沒有電荷從所述寄生電容傳輸?shù)絀out。
25.如權利要求24所述電流鏡，其特征在于，所述CLK2的頻率是CLK1的頻率的兩倍。
全文摘要
一種斬波穩(wěn)零電流鏡包括被連接成鏡像反射輸入電流I
文檔編號H03F3/38GK1993665SQ200580026509
公開日2007年7月4日 申請日期2005年6月15日 優(yōu)先權日2004年6月15日
發(fā)明者T·L·博特克, B·A·道茨 申請人:模擬設備股份有限公司