專利名稱：延時鎖定環(huán)電路及快速鎖定算法的制作方法
技術領域：
本發(fā)明涉及時鐘信號處理領域，具體地，涉及一種延時鎖定環(huán)電路及快速鎖定算法。
背景技術：
延時鎖定環(huán)(DLL)廣泛應用于時鐘網(wǎng)絡中的時鐘偏差補償緩存器、時鐘生成器、時鐘信號恢復電路和DRAM接口電路等等。鎖定時間和電路復雜度，是評比一個全數(shù)字延時鎖定環(huán)(ADDLL)性能的兩個重要指標。而采用逐次逼近寄存器(SAR)方案在DLL的實現(xiàn)中可以對這兩個指標進行很好的處理?，F(xiàn)有的，逐次逼近寄存器式延時鎖定環(huán)的電路框圖如
圖1，由輸入時鐘緩沖器(Input Buffer, IB)、輸出時鐘驅動器(Output Driver, 0D)、反饋時鐘緩沖器(FeedbackBuffer, FB)、相位比較器、數(shù)控延時線、逐次逼近寄存器、分頻器和初始電路等組成。二元搜尋算法是該延時鎖定環(huán)的核心，從逐次逼近寄存器的最高位向最低位先逐位假設為“1”再根據(jù)相位比較器比較的結果確定該位應該是“ 1，，還是“0”，最終得到一個最優(yōu)序列，用該序列控制數(shù)控延時線，在輸入時鐘和輸出時鐘之間插入一個最優(yōu)的延時時間。在理論上，η位的逐次逼近寄存器最多需要η+1個時鐘周期(特指控制電路的時鐘周期)就能完成鎖定，因此比移位寄存器式和計數(shù)器式延時鎖定環(huán)的鎖定速度快很多。但在實際應用中，兩個鑒相操作的時間間隔必須大于DLL的最大延時，否則殘留在DLL中的數(shù)據(jù)會對下一次的鑒相操作產(chǎn)生影響。因此，現(xiàn)有的SAR控制電路的時鐘是輸入時鐘分頻得到的，分頻比定義為DR。對于一個η位逐次逼近寄存器電路而言，DLL的整體鎖定時間是DR X (n+1)，單位是輸入時鐘的周期數(shù)。而參數(shù)DR需要滿足如下不等式
權利要求
1.一種延時鎖定環(huán)電路，其特征在于，包括延時鏈I、解碼器I、解碼器II、延時鏈II、控制器、鑒相器、邊沿合成器和復位信號生成器，所述鑒相器的輸入端和延時鎖定環(huán)電路的輸入端和輸出端電連接在一起，所述鑒相器的輸出端和控制器電連接在一起，所述控制器和解碼器I、解碼器II電連接在一起，所述解碼器I和延時鏈I電連接在一起，所述解碼器II和延時鏈II電連接在一起，所述延時鏈I、延時鏈II和控制器電連接在邊沿合成器上。
2.根據(jù)權利要求1所述的延時鎖定環(huán)電路，其特征在于，所述延時鏈包括前置延時單元、延時單元和控制邏輯單元；所述前置延時單元和控制邏輯單元均電連接在延時單元上。
3.根據(jù)權利要求1所述的延時鎖定環(huán)電路，其特征在于延時鎖定環(huán)電路的輸入信號為in-CLOCK，延時鎖定環(huán)電路的輸出信號為OUt-CLOCK ；所述鑒相器對in-CLOCK和out-CLOCK作相位比較，并生成反饋信號；所述控制器根據(jù)上述鑒相器生成的反饋信號通過解碼器I和解碼器II分別對延時鏈I和延時鏈II進行編碼，同時控制器生成輸出信號READY ；所述邊沿組合器在上述控制器生成的輸出信號READY的觸發(fā)下，輸出占空比為50%的時鐘信號out-CLOCK ；所述復位信號生成器生成的復位信號控制延時鏈II復位。
4.根據(jù)權利要求2或3所述的延時鎖定環(huán)電路，其特征在于所述前置延時單元以一個平衡樹的形式，把輸入信號in-CLOCK傳輸?shù)礁鱾€基本延時結構的輸入端，并保證信號到達各延時結構輸入端的時間一致；所述延時單元接收上述前置延時單元傳輸?shù)膇n-CLOCK信號，并通過調整單元中有效延時結構的數(shù)量，調節(jié)總延時；所述控制邏輯單元將上述復位信號生成器生成的復位信號和從控制器輸出的控制碼進行邏輯操作，產(chǎn)生帶復位信號的控制碼，并將該碼傳輸給給延時結構，控制延時結構延時并適時對延時結構進行復位操作。
5.一種應用在權利1所述的延時鎖定環(huán)電路的快速鎖定算法，其特征在于，包括以下步驟設置初始值將延時鏈II的延時設置為最小值，延時鏈I的延時設置為最大值；設定延時鏈I的延時時間所述鑒相器判定輸出信號OUt-CLOCK超前于輸入信號in-CLOCK，在此狀態(tài)下，延時鏈I的所有可調延時單元都無效，總延時相當于其本幀延時；如果鑒相判定是輸出信號out-CLOCK落后于輸入信號in-CLOCK，則延時鏈I的延時設置為最大延時，在此狀態(tài)下，延時鏈I的所有可調延時單元都有效，其延時值均計入總延時；確定延時鏈II的延時值采用的傳統(tǒng)的SAR算法，確定延時鏈II的延時值；輸出占空比50%的波形將上述延時鏈I的延時時間和延時鏈II的延時值相加，然后將該相加得到的值均分，即得到占空比50%的波形。
全文摘要
本發(fā)明公開了一種延時鎖定環(huán)電路，包括延時鏈Ⅰ、解碼器Ⅰ、解碼器Ⅱ、延時鏈Ⅱ、控制器、鑒相器、邊沿合成器和復位信號生成器，所述鑒相器的輸入端和延時鎖定環(huán)電路的輸入端和輸出端電連接在一起，所述鑒相器的輸出端和控制器電連接在一起，所述控制器和解碼器Ⅰ、解碼器Ⅱ電連接在一起，所述解碼器Ⅰ和延時鏈Ⅰ電連接在一起，所述解碼器Ⅱ和延時鏈Ⅱ電連接在一起，所述延時鏈Ⅰ、延時鏈Ⅱ和控制器電連接在邊沿合成器上。實現(xiàn)了保持DR的值為1以達到縮短鎖定時間，并得到占空比約為50%的輸出信號，同時具有諧波免疫的特性的目的。
文檔編號H03L7/085GK102394640SQ20111027591
公開日2012年3月28日 申請日期2011年9月16日 優(yōu)先權日2011年9月16日
發(fā)明者時龍興, 眭莉莉, 蔡志匡, 黃凱 申請人:無錫東集電子有限責任公司