專(zhuān)利名稱(chēng)：多比特逐次逼近adc的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及模數(shù)轉(zhuǎn)換(ADC)，具體地，涉及多比特逐次逼近ADC。
背景技術(shù)：
模數(shù)轉(zhuǎn)換(ADC)通常用于對(duì)模擬信號(hào)進(jìn)行取樣，從而可以對(duì)其進(jìn)行數(shù)字表達(dá)。在例如數(shù)字通信接收器的各種應(yīng)用中，對(duì)模擬信號(hào)進(jìn)行數(shù)字表達(dá)的需求越來(lái)越多。在現(xiàn)有技術(shù)中已經(jīng)知道有多種執(zhí)行ADC的技術(shù)。兩種常用技術(shù)逐次逼次(SA)ADC和閃存ADC電路。SA ADC電路通常通過(guò)對(duì)模擬輸入信號(hào)進(jìn)行多個(gè)連續(xù)步驟的處理產(chǎn)生數(shù)字表達(dá)，在每個(gè)步驟中執(zhí)行比較操作，從而獲得模擬輸入信號(hào)的逐漸準(zhǔn)確的數(shù)字表達(dá)。在一個(gè)典型的閃存ADC電路中，同時(shí)使用多個(gè)比較器，將模擬輸入信號(hào)值與不同的參考值進(jìn)行比較。其他方面均相同，與SA ADC電路中在多個(gè)步驟中進(jìn)行不同是，在閃存ADC電路中，在單個(gè)步驟中同時(shí)將信號(hào)與不同的參考值進(jìn)行比較，所以與SA ADC電路相比，閃存ADC電路所產(chǎn)生的模擬信號(hào)的數(shù)字表達(dá)典型地可以具有更短的等待時(shí)間。因此，閃存ADC技術(shù)一般被認(rèn)為更加適合高速應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明提供用于通過(guò)在多個(gè)逐次逼近循環(huán)中的每個(gè)循環(huán)中處理一個(gè)以上比特來(lái)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信的例子。系統(tǒng)可以包括電容子DAC電路和比較器。開(kāi)關(guān)可以在一個(gè)或多個(gè)第一循環(huán)期間隔離電容子DAC電路，并且在一個(gè)或多個(gè)最后循環(huán)期間結(jié)合這些子DAC電路。逐次逼近寄存器(SAR)可以生成數(shù)字輸出信號(hào)或DAC數(shù)字信號(hào)。在另一個(gè)例子中，系統(tǒng)可以包括DAC電路。輸入電容可以預(yù)充電至模擬輸入信號(hào)和DAC模擬信號(hào)中的至少一個(gè)。可編程增益放大器可以放大誤差信號(hào)。多比特ADC可以將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)。SAR可以使用多比特?cái)?shù)字信號(hào)來(lái)生成DAC數(shù)字信號(hào)或數(shù)字輸出信號(hào)。應(yīng)當(dāng)理解，本發(fā)明的各種配置對(duì)于本領(lǐng)域技術(shù)人員而言將變得清楚，其中，各種配置將通過(guò)示意的方式進(jìn)行描述。將會(huì)實(shí)現(xiàn)的是，本發(fā)明能夠具有其它的或者不同的配置，并且它的各個(gè)細(xì)節(jié)能夠在各個(gè)其它方面進(jìn)行修改，修改后的技術(shù)方案并沒(méi)有脫離本發(fā)明的范圍。因此，發(fā)明內(nèi)容、附圖和具體實(shí)施方式
應(yīng)當(dāng)被視為示意性的而非限制性。


圖1為閃存模數(shù)轉(zhuǎn)換器(ADC)電路的方框示意圖；圖2為管道ADC電路的例子的方框示意圖；圖3為逐次逼近(SA) ADC電路的例子的方框示意圖；圖4為開(kāi)關(guān)電容SA ADC電路的例子的方框示意圖；圖5為電荷再分配開(kāi)關(guān)電容SA ADC電路的例子的方框示意圖；圖6為具有配置為同時(shí)計(jì)算2比特的附加硬件的6比特ADC的實(shí)施例的方框示意圖7為通過(guò)為多個(gè)循環(huán)將8比特DAC陣列分裂為4個(gè)6比特陣列的8比特ADC的實(shí)施例的方框示意圖；圖8為在隨后的循環(huán)中電壓間隔分裂的例子的示意圖；圖9為允許對(duì)于判定誤差的容忍度的改進(jìn)的電壓間隔分割方案的例子的示意圖；圖10為使用閃存ADC的多比特SA ADC的例子的方框示意圖；圖11為用于操作SA ADC的方法的例子的流程圖；圖12為用于操作SA ADC的方法的另一個(gè)例子的流程圖；圖13、14、15A、15B、16A、16B、17和18為用于執(zhí)行SA模數(shù)轉(zhuǎn)換的裝置的例子的方框圖。
具體實(shí)施例方式以下所作的詳細(xì)描述意在對(duì)本專(zhuān)利主題技術(shù)的各種配置做出說(shuō)明，其目的并非用于限定本發(fā)明的主題技術(shù)。附圖結(jié)合到本說(shuō)明書(shū)中，并構(gòu)成詳細(xì)描述的一部分。詳細(xì)說(shuō)明包括具體細(xì)節(jié)，其目的是提供全面了解主題技術(shù)的特定細(xì)節(jié)。然而，本領(lǐng)域技術(shù)人員理解，在沒(méi)有這些特定細(xì)節(jié)的情況下同樣可以實(shí)施主題技術(shù)。在一些例子中，已知的電路元件和組件顯示為框圖形式，以免對(duì)主題技術(shù)的概念產(chǎn)生模糊理解。相同的元件使用相同的標(biāo)號(hào)以便方便理解。概況隨著對(duì)高數(shù)據(jù)速率和星座密度(constellation densities)的需求不斷增加,特別是在千兆赫茲(GHz)范圍內(nèi)進(jìn)行傳輸?shù)男盘?hào)中，對(duì)快速和準(zhǔn)確的ADC電路的需求越來(lái)越多。對(duì)于SA ADC電路而言，需要利用具有較小體積芯片和低消耗的高速電路的應(yīng)用。在本發(fā)明的一方面，需要更好的SA ADC電路來(lái)滿(mǎn)足更快的速度、更低的功率消耗和更小的體積的要求。廣泛而一般地來(lái)說(shuō)，在一方面，本發(fā)明提供一種模數(shù)轉(zhuǎn)換器(ADC)電路、方法、裝置和系統(tǒng)。廣泛而一般地來(lái)說(shuō)，本發(fā)明描述一種在SA ADC循環(huán)內(nèi)使用多比特量化技術(shù)，以通過(guò)減少逼近步驟的數(shù)量來(lái)加快轉(zhuǎn)換。下面具體描述兩個(gè)實(shí)施例。在對(duì)應(yīng)于電容電荷再分配SA ADC的第一個(gè)實(shí)施例中，DAC電路的電容元件(例如電容陣列)被分組為幾個(gè)子DAC電路(例如子陣列)，每個(gè)子DAC電路可以連接至各個(gè)比較器，以便能夠并行地執(zhí)行幾個(gè)比較操作，從而可以在每個(gè)步驟中提取出兩個(gè)或更多個(gè)比特。在之后的步驟中(例如最后幾個(gè)步驟，例如最后的步驟)，所有的電容子陣列可以結(jié)合在一起，從而形成唯一的反饋DAC。因此，在有利的方面，雖然可以同時(shí)提取出幾個(gè)比特，但是本專(zhuān)利公開(kāi)的技術(shù)不會(huì)增加所需電容元件(例如基本電容)的全部數(shù)量。在第二個(gè)實(shí)施例中，用PGA電路和閃存ADC電路來(lái)替換比較器電路，其中，在轉(zhuǎn)換的每個(gè)步驟中逐漸增加放大器的增益。因此，可以在第一部分步驟(即例如SA循環(huán)的各個(gè)循環(huán))中執(zhí)行粗略的量子化操作，而在最后一部分的步驟(例如，最后一個(gè)或多個(gè)步驟)中則執(zhí)行精細(xì)量子化操作。通過(guò)所公開(kāi)的一個(gè)實(shí)施例或其它實(shí)施例可以知道，在SA循環(huán)中使用多比特量化的優(yōu)點(diǎn)包括允許在SA階段的第一部分步驟中容忍一些判定誤差，因?yàn)榭梢栽谙乱徊糠植襟E中對(duì)其進(jìn)行補(bǔ)償。通過(guò)在每個(gè)步驟中稍微增加比較次數(shù)而在該技術(shù)中提供一些冗余，可以實(shí)現(xiàn)判定誤差的容忍度。奈奎斯特率(Nyquist rate) ADC可以表示這樣的ADC,即用于對(duì)定義好的時(shí)間點(diǎn)(例如，采樣時(shí)間)的信號(hào)值進(jìn)行量化，而非使用某個(gè)時(shí)間間隔上的一些平均值。根據(jù)所使用的轉(zhuǎn)換技術(shù)，奈奎斯特率ADC可以分為四種主要的類(lèi)型:(I)閃存ADC ; (2)管道ADC ; (3)算法ADC;和(4) SA ADC0下面將詳細(xì)對(duì)它們進(jìn)行描述。閃存ADC閃存模數(shù)轉(zhuǎn)換處理可以用在包括數(shù)字通信系統(tǒng)和數(shù)字信號(hào)與圖像處理系統(tǒng)的各種應(yīng)用中。具體地當(dāng)涉及高數(shù)據(jù)速率時(shí)，這種ADC方式可以稱(chēng)為閃存ADC。在典型的閃存ADC系統(tǒng)中，對(duì)模擬輸入信號(hào)進(jìn)行采樣并且典型地同時(shí)將采樣后的信號(hào)的幅度與多個(gè)模擬參考信號(hào)進(jìn)行比較，從而生成數(shù)字表達(dá)。例如，在n比特的閃存ADC中，同時(shí)將輸入信號(hào)與(2n-1)個(gè)相同間隔的參考值(例如，電壓參考值)進(jìn)行比較，從而形成溫度計(jì)碼(thermometriccode)(例如，數(shù)字信號(hào))，溫度計(jì)碼在解碼之后給出ADC的n比特輸出碼，如圖1所示。圖1是根據(jù)本發(fā)明特定配置的閃存ADC電路100的實(shí)施例的方框圖。閃存ADC電路100包括參考電壓分割電路120、比較器電路130以及溫度計(jì)解碼器140。參考電壓分割電路120將施加在參考電壓分割電路120的端口 110和112上的參考電壓Vref分割為多個(gè)(即n個(gè)，例如6個(gè)、8個(gè)、16個(gè)等)子參考電壓Vr (O)-Vr (2n-l)。通過(guò)比較器電路130的比較器將每個(gè)子參考電壓與輸入模擬信號(hào)Vin相比較。比較結(jié)果Q (O)-Q (2n-l)由溫度計(jì)解碼器140接收并被轉(zhuǎn)換為n比特的輸出信號(hào)142。這個(gè)結(jié)構(gòu)的缺點(diǎn)是，比較器電路130需要具有大量的比較器，并且比較器的偏移電壓需要小于輸入信號(hào)最低有效位(LSB)數(shù)值的一半。否則，比較器電路130的輸出碼142可能不能保證作為溫度計(jì)信號(hào)，并且不能確保轉(zhuǎn)換的單一性。因此，這個(gè)結(jié)構(gòu)的應(yīng)用可能僅限為低解析力(resolution)(例如,小于6比特)的轉(zhuǎn)換。管道ADC為了獲得更高的解析力，可以通過(guò)`管道ADC在幾個(gè)步驟中實(shí)現(xiàn)轉(zhuǎn)換，其中，管道的每一級(jí)可以提練一個(gè)或多個(gè)比特，如圖2所示。圖2是根據(jù)本發(fā)明特定配置的管道ADC電路200的實(shí)施例的方框示意圖。管道ADC電路200包括多個(gè)級(jí)(例如，級(jí)210、220和230)以及數(shù)字組合電路240。在每個(gè)級(jí)(例如，級(jí)210、220或230中的一個(gè)級(jí))中，可以首先對(duì)輸入信號(hào)(例如，Vin、Vl、V2或Vm-1)進(jìn)行采樣，然后由粗略ADC(例如，具有低解析力的小型閃存ADC，例如212、222或232)進(jìn)行量化，從而獲得粗略碼Qi (例如Ql，Q2,…，Qm)。然后可以由反饋DAC(例如，214或224)將這個(gè)信號(hào)的數(shù)字估值(即Qi)轉(zhuǎn)換回模擬域(例如信號(hào)Vdacl or Vdac2)，然后從該級(jí)采樣后的輸入信號(hào)(Vin，VI，V2或Vm-1)中減去該值。減法運(yùn)算的結(jié)果用增益級(jí)Gi (例如增益級(jí)G1-216或G2-226)進(jìn)行放大，從而獲得殘余電壓Vi (例如VI，V2或Vm-1)，殘余電壓Vi可以解釋為在第i個(gè)增益級(jí)Gi的輸出端的量子誤差的圖像。通過(guò)在管道的下一級(jí)對(duì)這個(gè)量子誤差進(jìn)行評(píng)估，可以使得估計(jì)值更加精確。然而，對(duì)于最后一級(jí)管道(即，級(jí)230)而言，量化后的信號(hào)可能不被重新轉(zhuǎn)換為模擬信號(hào)從而產(chǎn)生殘余電壓(即Vm)，這是因?yàn)樵摎堄嚯妷翰粫?huì)被進(jìn)一步處理。假設(shè)ADC輸入信號(hào)電壓(例如Vin)的范圍為OV至Vref之間，并且如果這個(gè)范圍還對(duì)應(yīng)于每級(jí)中粗略ADC (212、222或232)的輸入電壓的范圍，則每個(gè)DAC (例如214或224)的輸出范圍也在OV至Vref之間，并且每級(jí)的輸出電壓Vdaci等于Qi*Vref，Qi為第i級(jí)ADC的輸出碼(也就是DAC的輸入碼)。因此，有這樣的公式:
Vl = Gl * (Vin - VdacI) = Gl (Vin -Ql * Vref)V2 = G2 * (V1- Vdac2) = G2 (V1- Q2 * Vref)V3 = G3 * (V2 - Vdac3) = G3 (V2 - Q3 * Vref)變換后得到以下的公式:Vin = Vref * Ql + Vl/ GlVl = Vref * Q2 + V2/ G2V2 = Vref * Q3 + V3/ G3
將這些公式組合后得到以下公式:Vin = Vref * (Ql + Q2/G1) + V2 / (G1 *G2)另一方面，如果將第三級(jí)管道考慮進(jìn)去，則得到以下公式:Vin = Vref * (Ql + Q2/G1 + Q3 / (G1 *G2)) + V3 / (G1 *G2*G3) 在實(shí)踐中，殘余放大器216和226的增益Gl和G2為模擬增益(例如，電容值的比率)，但是數(shù)值于對(duì)應(yīng)于整數(shù)，一般地甚至為2次冪(不考慮誤配和增益誤差)，從而它們可以容易地作為對(duì)不同級(jí)的輸出進(jìn)行組合的數(shù)字電路中的放大因子映射到數(shù)字域中。因此，如果輸出碼在數(shù)字域中計(jì)算為:Code = Kl * Ql + K2 * Q2 + K3* Q3其中，Kl= 1，K2 = Kl/Gl = 1/G1, K3 = K2/G2 = I/ (G1*G2)則可以得到以下結(jié)果:Vin = Vref * Code + V3 / (G1 *G2*G3) 這表不輸出碼與輸入信號(hào)電壓成比例，從而可以表不輸入信號(hào)電壓，而量子誤差與表示最后一級(jí)(不需要實(shí)現(xiàn))殘余電壓的V3 / (G1*G2*G3)成比例。每級(jí)中執(zhí)行的增益一般對(duì)應(yīng)于2k，其中，k為該級(jí)中解析的比特?cái)?shù)，因此，當(dāng)增加級(jí)的數(shù)量時(shí)，表示輸入的量化誤差變得越來(lái)越小。例如，如果每級(jí)解析兩個(gè)比特，則在每個(gè)級(jí)中殘余電壓可以放大4倍。對(duì)于管道ADC電路200，精度并不限于粗略ADC的精度(即比較器的閥值)，因?yàn)?，通過(guò)使用冗余技術(shù)，第一級(jí)中判定的小誤差可以在隨后的級(jí)中得到補(bǔ)償。但是，精度受到每級(jí)反饋路徑中DAC (例如，214或224)的精度和殘余放大器Gi (例如216或226)增益精度的很大限制。假設(shè)希望得到10比特的解析力，并且從第一級(jí)中提取出2比特。這表示第一級(jí)的殘余電壓Vl利用8比特精度進(jìn)行評(píng)估，這表示第一增益級(jí)216的增益Gl的增益誤差具有大體上好于1/256 = 0.4 %的精度。這可以對(duì)增益放大器的設(shè)置施加很大的限制，主要是當(dāng)高速工作時(shí)。算法ADC算法ADC類(lèi)似于管道ADC，差別在于僅實(shí)現(xiàn)單個(gè)級(jí)，其通過(guò)分時(shí)逐次執(zhí)行管道的第一級(jí)、第二級(jí)…….直至最后一級(jí)的功能。因此，放大器在時(shí)間步長(zhǎng)k的輸出作為時(shí)間步長(zhǎng)k+1處相同方框的輸入。這減少了可以由算法ADC采取的數(shù)據(jù)的吞吐量，因?yàn)樵趯?duì)輸入電壓進(jìn)行新的采樣之前相同的方框逐次執(zhí)行轉(zhuǎn)換算法的不同步驟。因此，算法ADC更適合小體積的應(yīng)用，但并不適合高速操作。SA ADCSA ADC的優(yōu)點(diǎn)在于不需要?dú)堄喾糯笃?，因?yàn)槠淙鐖D3所示在單級(jí)中完成轉(zhuǎn)換。圖3為根據(jù)本發(fā)明特定配置的SA ADC電路300的實(shí)施例的方框圖。ADC電路300可以包括輸入采樣器310、反饋DAC 320、比較器330和SAR 340。輸入采樣器310可以包括開(kāi)關(guān)SI和電容器Cin,并且可以配置為對(duì)輸入信號(hào)電壓(例如Vin)進(jìn)行米樣,從而產(chǎn)生米樣后的輸入信號(hào)電壓，比較器330可以將米樣后的輸入信號(hào)電壓與反饋DAC 320的輸出信號(hào)進(jìn)行比較。SAR 340產(chǎn)生反饋DAC 320的逐次輸入碼，針對(duì)此逐次輸入碼可以對(duì)采樣后的輸入信號(hào)電壓進(jìn)行比較。SAR 340接收比較結(jié)果并基于接收到的比較結(jié)果確定輸出碼342。ADC電路300的操作包括找到最接近采樣后輸入信號(hào)電壓的DAC值，并且一般導(dǎo)致二分。一方面，ADC電路300的操作包括找到最接近采樣后的輸入信號(hào)電壓的DAC值?？紤]到這樣的情況，即ADC電路300的輸入信號(hào)電壓的范圍和反饋DAC 320的輸出范圍在零和Vref之間，并且ADC電路300和反饋DAC 320的解析力為8比特。在這種情況下，在操作開(kāi)始，已知輸入電壓的范圍為0到Vref之間。在第一個(gè)步驟，通過(guò)將DAC碼1000 0000施加到反饋DAC 320，將輸入信號(hào)電壓與Vref/2相比較。如果結(jié)果比特?cái)?shù)(例如比較器330的輸出)較大，則知道輸入信號(hào)電壓高于Vref/2，因此介于Vref/2和Vref之間，否則輸入信號(hào)電壓介于零和Vref/2之間。因此，不確定性(即已經(jīng)知道輸入電壓所在的間隔)降了一半。例如，如果第I個(gè)比特為零，則施加到反饋DAC 320的下一個(gè)碼為0100 0000，從而產(chǎn)生電壓Vref/4，輸入電壓將與之進(jìn)行比較。如果第2個(gè)比特較低，則輸入電壓已知為從零到Vref/4的間隔中，否則在Vref/4到Vref/2的間隔中，從而不確定性再次降為一半。在最后一種情況下，例如，施加到反饋DAC 320上的第三個(gè)碼為0110 0000，其產(chǎn)生3/8*Vref的電壓水平，等等。因此，在每個(gè)步驟，解析I個(gè)比特，并且不確定性降為一半。這種SA ADC的實(shí)施例基于開(kāi)關(guān)電容，如圖4所示。SA ADC的開(kāi)關(guān)電容實(shí)施例圖4為根據(jù)本專(zhuān)利特定配置的開(kāi)關(guān)電容SA ADC電路400的例子的方框圖。ADC電路400可以包括DAC 410、開(kāi)關(guān)S1、S2和S3、具有電容Ci和放大器420的輸入電容Cin、比較器430和SAR 440。在預(yù)充電階段I，開(kāi)關(guān)SI和S3閉合，通過(guò)將輸入電容Cin的一個(gè)電極連接至輸入信號(hào)Vin而電容Cin的另一個(gè)電極連接至放大器420的虛擬接地Vgnd，輸A電容Cin被預(yù)充電至輸入電壓Vin，其中，放大器420在這個(gè)階段圍繞反饋路徑被開(kāi)關(guān)S3設(shè)定為閉環(huán)。當(dāng)放大器420的正輸入端連接到電壓Vgnd時(shí)，假設(shè)忽略這個(gè)放大器的偏移電壓，則放大器420的負(fù)輸入端或虛擬接地位于相同的電壓Vgnd。在預(yù)充電階段的最后，開(kāi)關(guān)SI和S3打開(kāi)，從而輸入電容Cin上的電荷Q = Ci* (Vin-Vgnd)凍結(jié)，而放大器被設(shè)置為開(kāi)環(huán)狀態(tài)并且用作比較器(例如，作為比較器的第一級(jí))，從而執(zhí)行SA階段。輸入電容Cin然后通過(guò)閉合開(kāi)關(guān)S2連接至DAC 410。因?yàn)殡娙軨in上的電壓差(Vin-Vgnd)被強(qiáng)迫為保持不變(因?yàn)闆](méi)有放電路徑)，所以連接至放大器420 (現(xiàn)在用作比較器)負(fù)輸入端的電容Cin的電極上的電壓等于Vdac-Vin + Vgnd，因此第一級(jí)比較器(即設(shè)置為開(kāi)環(huán)的放大器420)的輸入端之間的差別誤差電壓Verror為Verror = Vdac_Vin。因此Vin和Vdac之間的差異直接通過(guò)將電容Cin右側(cè)電級(jí)上的電壓從Vin切換為Vdac而獲得，而保持了整個(gè)電容Cin上的恒定電荷(從而為恒定電壓)。ADC電路400還可以包括階段控制器模塊495，用于控制開(kāi)關(guān)S1、S2、S3和部件430和440 (“受控制組件A”)以便允許受控制組件A執(zhí)行前面所述的功能及其它功能。放大器420有時(shí)可以稱(chēng)為開(kāi)關(guān)放大器或放大器電路。倉(cāng)K夠基于電容DAC實(shí)現(xiàn),電荷再分配的SA ADC的開(kāi)關(guān)電容實(shí)施例
圖5為根據(jù)本發(fā)明特定配置的電荷再分配開(kāi)關(guān)電容SA ADC電路500的方框示意圖。在圖5中，為了簡(jiǎn)單起見(jiàn)，沒(méi)有顯示出ADC電路500對(duì)應(yīng)的電容、SAR和階段控制器電路。放大器520類(lèi)似于圖4中的放大器420。在ADC電路500中，與產(chǎn)生施加于輸入電容(例如圖4所示的輸入電容Cin)上的電壓Vdac不同的是，圖4所示的輸入電容Cin分解為
電容組(例如電容陣列Cinl、Cin2......CinN)，從而實(shí)現(xiàn)電容性DAC 510。電容陣列(例如電
容陣列Cinl、Cin2......CinN)可以獨(dú)立地連接到正參考電壓Vrefp或者負(fù)參考電壓Vrefn
(例如，包括零或接地電勢(shì))，從而可以實(shí)現(xiàn)DAC 510，其中可以對(duì)連接到Vrefp或者Vrefn的陣列中的電容陣列的數(shù)量進(jìn)行控制。每個(gè)電容陣列可以由任意數(shù)量的相同元件電容組成，從而電容陣列可以由單個(gè)或兩個(gè)電容組成，或者均可以。SA ADC的一個(gè)優(yōu)點(diǎn)在于不再需要對(duì)殘余電壓(即，圖4所不的DAC 410的輸入電壓Vin和Vdac之間的電壓差)進(jìn)行精確地再次放大以便對(duì)殘余電壓進(jìn)行量化，以作為表示這個(gè)殘余誤差電壓中的信息。另外，一方面，由于總是通過(guò)相同的比較器(圖4所示的比較器430)將輸入信號(hào)電壓與不同的電壓值進(jìn)行比較，所以與閃存ADC (參見(jiàn)圖1)相反，在不同的比較器之間不存在匹配的問(wèn)題。在SA ADC中，比較器的偏移只會(huì)導(dǎo)致ADC特性的整個(gè)偏移，但是不會(huì)影響其解析力。對(duì)于精確的解析力要求，比較器具有低噪聲和低于一個(gè)LSB的滯后水平。SA的精度基本上由反饋DAC (例如，電容性DAC 510)的精度確定，通常通過(guò)對(duì)電荷再分配ADC中電容陣列的電容之間進(jìn)行匹配而進(jìn)行限定。出于上述理由，SA可以普遍地用于涉及高速(例如GS/s的數(shù)量級(jí))運(yùn)行的應(yīng)用中。通過(guò)交錯(cuò)大量的SA ADC電路，甚至可以實(shí)現(xiàn)更快的ADC電路(例如，幾十個(gè)GS/s).但是，SA ADC的缺點(diǎn)在于，當(dāng)在每個(gè)SA步驟中僅計(jì)算一個(gè)比特時(shí)，每次轉(zhuǎn)換所需要的步驟數(shù)量對(duì)應(yīng)于SA ADC的比特?cái)?shù)。因此，對(duì)于8比特SA ADC，小于1/8的轉(zhuǎn)換時(shí)間被分配給每個(gè)步驟，因?yàn)橐恍r(shí)間還分配給了預(yù)充電階段。對(duì)于高速ADC (例如大于等于GS/S)，這對(duì)于DAC的設(shè)置和比較器的速度產(chǎn)生了很?chē)?yán)重的限制，從而影響到功率消耗。作為比較，管道ADC在每個(gè)時(shí)鐘循環(huán)執(zhí)行轉(zhuǎn)換，并且每個(gè)級(jí)都可以執(zhí)行多比特量化。在一個(gè)方面，DAC 510包括圖4所示的DAC 410。本說(shuō)明書(shū)中的各種配置提供了通過(guò)在每個(gè)SA循環(huán)(或SA步驟)處理一個(gè)以上比特來(lái)減少SA ADC中步驟數(shù)量的多種方案。圖6中示出了一種實(shí)現(xiàn)多比特SA ADC的實(shí)施例，下面將進(jìn)行描述。6比特ADC實(shí)施例圖6為根據(jù)本專(zhuān)利特定配置的示出了 6比特ADC電路600的實(shí)施例的框圖，其中，6比特DAC電路600具有用于同時(shí)計(jì)算2個(gè)比特的附加硬件。6比特ADC 600可以包括多個(gè)(例如3個(gè))6比特電荷再分配DAC 610、開(kāi)關(guān)放大器電路620、比較器630和SAR 640。6比特電荷再分配DAC 610的每個(gè)電容陣列612可以包括在第一級(jí)被預(yù)充電至輸入信號(hào)電壓Vin的基本電容的陣列。在預(yù)充電階段之后，DAC 610的操作類(lèi)似于前面所述的圖4所述的DAC 410的操作。在第一階段期間，在三個(gè)電容陣列612上同時(shí)對(duì)輸入信號(hào)電壓Vin進(jìn)行采樣。當(dāng)ADC電路600用作6比特ADC時(shí)，輸出碼為0至63之間。當(dāng)在每個(gè)SAR循環(huán)處理2個(gè)比特時(shí)，每個(gè)步驟中已知包括輸入信號(hào)電壓的間隔中的不確定性除以4，從而輸出碼所在的間隔也除以4。開(kāi)始時(shí)，對(duì)于輸出碼，使用間隔
中的值。符號(hào)“[m，n]”可以理解為介于m和n之間，包括m但不包括n。為了將不確定性除以4，在第一個(gè)SAR循環(huán)中由三個(gè)DAC 610和比較器630同時(shí)將輸入信號(hào)電壓與對(duì)應(yīng)于DAC碼16、32和48的電壓進(jìn)行比較。這通過(guò)將DAC碼16、32和48施加至3個(gè)DAC 610得以實(shí)現(xiàn)。如果輸入信號(hào)電壓介于39和40之間，則三個(gè)比較器630表示對(duì)應(yīng)于大于16、大于32和小于48的DAC碼。因此，在第一個(gè)SAR步驟之后，DAC碼已知落入間隔[32，48]內(nèi)，這是間隔
的1/4。在第二個(gè)SAR循環(huán)中，作為結(jié)果的間隔[32，48]再次被除以4。這通過(guò)將DAC碼36、40和44施加在三個(gè)DAC 610上得以實(shí)現(xiàn)。由于輸入信號(hào)電壓對(duì)應(yīng)于39和40之間的DAC碼，所以三個(gè)比較器將分別表示大于36、低于40和低于44的DAC碼，因此落入間隔[36，40]中，其再次是第一個(gè)SAR循環(huán)結(jié)果的間隔的1/4。在第三個(gè)和最后一個(gè)SAR循環(huán)中，間隔[36，40]再次除以4，從而通過(guò)同時(shí)與碼37、38和39相比較獲得LSB。在這個(gè)實(shí)施例中，比較器630表示比對(duì)應(yīng)于碼37、38和39的DAC 610的電壓更高的輸入信號(hào)電壓,從而對(duì)應(yīng)于介于39和40之間的輸入碼,其在四舍五入之后為ADC電路600的輸出碼642給出39的數(shù)值。在傳統(tǒng)的每個(gè)SA循環(huán)實(shí)施的I個(gè)比特的情況下，使用單個(gè)比較器和由64個(gè)基本電容構(gòu)成的6比特電容性DAC。然而，在ADC電路600中，在每個(gè)循環(huán)計(jì)算2個(gè)比特的情況下，三個(gè)6比特電容性DAC 610和三個(gè)比較器630并行工作，這是對(duì)于體積和功率消耗方面很大的代價(jià)。ADC 600還可以包括階段控制器方框(例如部件495)，用于控制圖6所示的一些或所有的組件。以下公開(kāi)的作為模數(shù)轉(zhuǎn)換替換方法的方面的優(yōu)點(diǎn)在于，所公開(kāi)的實(shí)施例允許在每個(gè)循環(huán)對(duì)超過(guò)I個(gè)比特進(jìn)行處理，而不用增加電容性DAC的面積或者具有幾個(gè)并行運(yùn)行的完全的DAC。所公開(kāi)的實(shí)施例的另一個(gè)優(yōu)點(diǎn)在于在SA算法中包括冗余，從而在算法的第一個(gè)步驟中的小的判定誤差可以在最后一個(gè)或幾個(gè)步驟中得以校正。具有分裂電容陣列的ADC為了獲得n比特SA ADC電路，與具有幾個(gè)執(zhí)行不同n比特碼的并行n比特DAC和幾個(gè)比較器(例如，如使用在圖6所示的ADC 600中，并行工作的三個(gè)完整6比特DAC用于實(shí)現(xiàn)6比特ADC)不同的是，整個(gè)電容陣列可以分裂為對(duì)于第一部分SA循環(huán)具有較低解析力的較小的陣列，并且對(duì)于一個(gè)或多個(gè)最后的SA循環(huán)重新結(jié)合，如圖7所示。在一個(gè)實(shí)施例中，整個(gè)電容陣列為至少一個(gè)最后的SA循環(huán)而結(jié)合。圖7為根據(jù)本發(fā)明特定配置的通過(guò)為多個(gè)循環(huán)將8比特DAC陣列分裂為四個(gè)6比特陣列710實(shí)現(xiàn)8比特ADC電路700的實(shí)施例的方框圖。8比特ADC電路700 (下稱(chēng)“ADC700”)可以包括6比特電容性電荷再分配子DAC (下稱(chēng)“子DAC 710”)、開(kāi)關(guān)SM11、SM12、SM21、SM22、SM31和SM32、開(kāi)關(guān)放大器720、比較器730和SAR 740。ADC 700的操作基于至少對(duì)于第一部分SA步驟在每個(gè)SA步驟中計(jì)算2個(gè)比特，其輸入信號(hào)電壓的范圍為接地電勢(shì)(即OV=Vrefn)到Vrefp。在這里描述的例子中，輸入信號(hào)電壓Vin對(duì)應(yīng)于141. 2/256 *Vref，所以希望找到141的8比特的輸出碼742。為了獲得8比特ADC，需要具有256個(gè)基本電容的8比特DAC，其被分組為四個(gè)DAC 710，每個(gè)DAC包括64個(gè)基本電容(簡(jiǎn)單起見(jiàn)，僅顯示兩個(gè)電容)。為了在每個(gè)循環(huán)計(jì)算2比特，在每個(gè)循環(huán)執(zhí)行三次比較。但是，與使用圖6所示配置時(shí)需要三個(gè)并行的8比特DAC不同的是，具有256個(gè)基本電容的整個(gè)8比特DAC陣列被分裂為4個(gè)子DAC 710，每個(gè)子DAC用作6比特DAC。在任何一個(gè)循環(huán)，可以在4個(gè)子DAC 710的3個(gè)子DAC上執(zhí)行三個(gè)不同的碼，產(chǎn)生三個(gè)比較比特。為了簡(jiǎn)化實(shí)現(xiàn)，一個(gè)比較器730與每個(gè)子DAC 710相關(guān)聯(lián)，所以在使用三個(gè)比較器的第一個(gè)循環(huán)中，可以使用輸入碼對(duì)每個(gè)子DAC 710進(jìn)行操作。輸入電壓信號(hào)首先采樣為4個(gè)6比特子DAC 710。第一個(gè)6比特如圖6所示進(jìn)行計(jì)算。對(duì)于第一個(gè)SA循環(huán),為了將輸入電壓上的不確定性降為1/4,可以將輸入電壓信號(hào)與以下參考值進(jìn)行比較:l/4*Vref、2/4*Vref和3/4*Vref。這可以通過(guò)將碼16 = 1/4*64,32=2/4*64和48 = 3/4*64施加于4個(gè)子DAC 710中的三個(gè)(例如，SAR 740產(chǎn)生的Code_dacl、Code_dac2和Code_dac3)上而得以實(shí)現(xiàn)。由于輸入電壓信號(hào)等于141.2/256 * Vref=35.3/64，所以知道輸入信號(hào)電壓落入2/4*Vref和3/4*Vref的間隔范圍中，從而對(duì)應(yīng)的6比特碼落入32-48的范圍中。在第二個(gè)SA循環(huán)中，通過(guò)在四個(gè)子DAC 710中的三個(gè)上執(zhí)行碼36、40和44，2/4*Vref = 32/64*Vref和3/4*Vref = 48/64*Vref之間的間隔再次除以4。由于輸入信號(hào)電壓為35.3/64*Vref，所以將會(huì)發(fā)現(xiàn)6比特碼的間隔限于范圍[32，36]中。在第三個(gè)SA循環(huán)中，通過(guò)將碼33、34和35施加在三個(gè)不同的子DAC 710上，將輸入信號(hào)電壓與33/64*Vref、34/64*Vref和35/64*Vref進(jìn)行比較。然后知道輸入信號(hào)電壓落入 35/64*Vref 和 36/64*Vref 之間的間隔中，從而在 140/256*Vref 和 144/256*Vref■之間的間隔中，從而輸出碼742落入間隔[140，144]，這表示在三個(gè)步驟之后已經(jīng)確定了 6個(gè)最高位(MSB)。為了找到兩個(gè)最后的比特(即LSB)，4個(gè)子DAC 710通過(guò)互相連接開(kāi)關(guān)SM11、SM21和SM31結(jié)合為單個(gè)8比特DAC。在這點(diǎn)上，ADC 700用作傳統(tǒng)的SAR，其同時(shí)計(jì)算I個(gè)比特。為了將間隔[140，144]除以2，首先應(yīng)用對(duì)應(yīng)于142的8比特碼。這通過(guò)以下處理完成，即將碼35用于4個(gè)子DAC 710中的兩個(gè)，將碼36用于其它兩個(gè)DAC 710，為子DAC 710形成的整個(gè)8比特DAC產(chǎn)生碼142=35+35+36+36。因?yàn)樽覦AC 710的輸出通過(guò)開(kāi)關(guān)SM11、SM21和SM31相互連接，所以比較器730的輸入端有效地短路在一起，所以如果它們具有零或可以忽略的偏移，則比較器730給出相同的結(jié)果。因此，任 何比較器730可用于確定信號(hào)是否小于或大于142/256*Vref。在這個(gè)步驟結(jié)尾，發(fā)現(xiàn)輸入電壓小于142/256*Vref，所以希望8比特輸出碼742落入范圍[140，142]中。在本發(fā)明的特定配置中，通過(guò)例如利用開(kāi)關(guān)SM12、SM22和SM32相互連接并行比較器730 (輸出節(jié)點(diǎn)和一些內(nèi)部節(jié)點(diǎn)也可以相互連接，但是為了簡(jiǎn)潔起見(jiàn)，沒(méi)有在圖7中進(jìn)行顯示)以便平均它們的噪聲和偏移電壓，還可以獲得更高的精度。對(duì)于最后的SA步驟，通過(guò)將碼35用于3個(gè)子DAC 710執(zhí)行碼141，當(dāng)碼36用于最后一個(gè)DAC時(shí)，產(chǎn)生碼141=35+35+35+36。比較結(jié)果表示輸入電壓在141/256和142/256的范圍中，產(chǎn)生8比特輸出碼141，這就是期望的值。在前面的例子中，在5個(gè)步驟而非8個(gè)步驟中，獲得8比特輸出碼742而不用增加電容的數(shù)量，這是因?yàn)闉椴襟E1、2和3獲得每步驟2比特，而為最后步驟4和5獲得每步驟單個(gè)比特。在一方面，可能重要的是比較器730具有相同的偏移值，但是，當(dāng)輸入端相互短路時(shí)，通過(guò)比較它們的輸出，可以觀察到比較器730之間的相對(duì)偏移。如果一個(gè)比較器的輸出高于其它比較器的輸出時(shí)，雖然它們的輸入端相互短路，這表示特定的比較器的偏移低于其它比較器的偏移。這些偏移誤差可以通過(guò)例如調(diào)節(jié)偏移的反饋回路進(jìn)行補(bǔ)償。在一個(gè)實(shí)施例中，包括DAC的反饋回路可以置于每個(gè)開(kāi)關(guān)放大器720的輸出節(jié)點(diǎn)和輸入節(jié)點(diǎn)之間。雖然為了不使得附圖變得復(fù)雜這個(gè)反饋回路沒(méi)有顯示在圖7中，但是從前面的描述中可以理解到它的存在。在前面的例子中，輸出碼由某個(gè)數(shù)量的判定實(shí)現(xiàn)，但是沒(méi)有提供冗余。在一方面，如果在實(shí)現(xiàn)過(guò)程中所有的判定都是準(zhǔn)確的，則不需要在處理中包含這樣的冗余。具有分裂的電容陣列和冗余度的ADC可能會(huì)需要對(duì)在稍早的步驟中采用的錯(cuò)誤判定進(jìn)行糾正。例如，如果在第一個(gè)步驟中，比較結(jié)果錯(cuò)誤地表示信號(hào)低于Vref/2 =128/256*Vref，則不可能最終會(huì)聚為等于或大于128的輸出碼值。為了允許判定誤差容許偏差，通過(guò)增加所執(zhí)行的比較次數(shù)，增加了一些冗余。為了增加冗余，可以從圖7所示的第4個(gè)子DAC 710和一個(gè)比較器730獲得益處，從而在每個(gè)步驟執(zhí)行第4個(gè)碼。通過(guò)使用如圖8和圖9所示的比較值，可以實(shí)現(xiàn)常規(guī)的和額外的比較。有關(guān)具有分裂的電容陣列的ADC的附加描述一方面，圖7中的ADC電路700可以包括階段控制器模塊795，用于控制至少一些圖7中顯示的組件，例如SMl1、SMl2, SM21、SM22、SM31、SM32、開(kāi)關(guān)放大器720、比較器730和SAR 740 (“被控制的組件B”)，從而允許被控制的組件B執(zhí)行前面所述的一些或全部功能。雖然為了不增加附圖的復(fù)雜度在圖7中沒(méi)有示出控制連接，這些連接存在于795和每個(gè)被控制的組件B之間(以類(lèi)似于圖4所示的方式)，并且認(rèn)為這些連接是有所描述的。在一個(gè)例子中，每個(gè)子DAC 710可以包括圖5所示的部件510，并且可以包括雙值電容、單值電容或兩者的組合。在另一個(gè)例子中，每個(gè)子DAC 710可以包括組件S1、S2、410和Cin,如圖4所示。在一方面，開(kāi)關(guān)放大器720和比較器730 —起可以視為比較器735。為了表述的簡(jiǎn)短，在圖7中僅用虛框標(biāo)識(shí)出了一個(gè)比較器735。每個(gè)開(kāi)關(guān)放大器720可以視為預(yù)放大器，其中在第一個(gè)階段(當(dāng)開(kāi)關(guān)放大器720中的每個(gè)分流開(kāi)關(guān)725閉合時(shí))，預(yù)放大器可以用作自動(dòng)歸零放大器，因?yàn)樗鼘㈩A(yù)放大器的輸入端和輸出端進(jìn)行了短路。在第二階段時(shí)(當(dāng)開(kāi)關(guān)放大器720中的每個(gè)分路開(kāi)關(guān)725打開(kāi)時(shí))，預(yù)放大器可以用作具有高增益的固定增益的放大器，其增益不需要準(zhǔn)確。在一個(gè)方面，比較器730可以用閉鎖實(shí)現(xiàn)。在可替換的配置中，輸出節(jié)點(diǎn)開(kāi)關(guān)(圖7中未顯示，但是與輸入節(jié)點(diǎn)開(kāi)關(guān)SM12、SM22和SM32類(lèi)似)可以置于比較器730的輸出端，從而當(dāng)輸出節(jié)點(diǎn)開(kāi)關(guān)閉合時(shí)，比較器730的輸出端短路在一起。雖然輸出節(jié)點(diǎn)開(kāi)關(guān)沒(méi)有顯示，這僅是為了避免將附圖變得復(fù)雜，但是它們可以像SM12、SM22和SM32—樣置于圖7中，只是它們位于比較器730的輸出端而非比較器730的輸出端。在一方面，ADC電路700可以看作包括多個(gè)片段780、例如SM11、SM12、SM21、SM22、SM31和SM32的多個(gè)開(kāi)關(guān)、SAR 740和階段控制器模塊795。每個(gè)片段780可以包括DAC 710、放大器720和比較器730。在一個(gè)有利的例子中，為了在每個(gè)SAR循環(huán)中使用p個(gè)比特從SAR 740產(chǎn)生n比特的輸出節(jié)點(diǎn)742，片段780的最小數(shù)量(或者比較器730的最小數(shù)量)可以通過(guò)從2的p次冪中減去I而獲得，SP (2P) -1，其中，n和p為正整數(shù)，p小于n，p大于I。為了具有冗余度，片段780的最小數(shù)量(或比較器730的最小數(shù)量)為3，計(jì)算方法是(2P) -1。在圖7所示的例子中，n為8，p為2，其具有冗余度。因此，在圖7中，片段780的數(shù)量(或者比較器730的數(shù)量)大于3，并且在這個(gè)例子中，ADC電路700具有更多一個(gè)片段(或更多一個(gè)比較器)，從而ADC電路700的片段數(shù)量(或比較器數(shù)量)為4。在一個(gè)方面，片段的數(shù)量和比較器的數(shù)量是相等的。在一個(gè)有利的方面，所需的片段的最大數(shù)量(或者比較器的最大數(shù)量)小于(2n) -1。電壓一間隔分割方案圖8為根據(jù)本發(fā)明特定配置的順序循環(huán)中電壓間隔分割的例子的示意圖。圖8所示的電壓間隔DV描述了間隔，在給定的步驟之后，確定輸入信號(hào)電壓的范圍。換句話(huà)說(shuō)，輸入信號(hào)的電壓可以確定為落入Vl和V2=V1+DV之間，其中，例如，Vl = (32/64)*Vref和V2 = (48/64)*Vref。但是，如果關(guān)于輸出節(jié)點(diǎn)的一個(gè)或多個(gè)即時(shí)值的之前判定是錯(cuò)誤的，則輸入信號(hào)電壓可以稍低于Vl。在常規(guī)的方法中，在每個(gè)步驟之后，通過(guò)在三個(gè)位置切割電壓間隔的數(shù)量，電壓間隔DV進(jìn)一步除以4，從而將輸入電壓信號(hào)與三個(gè)比較值Vl+l*DV/4、Vl+2*DV/4和Vl+3*DV/4進(jìn)行比較。根據(jù)判定結(jié)果，探測(cè)的間隔將是[VI，Vl+l*DV/4]，[Vl+l*DV/4, Vl+2*DV/4], [Vl+2*DV/4, Vl+3*DV/4]或[Vl+3*DV/4, V2]中的一個(gè)。因此，下一個(gè)要探測(cè)的間隔將總是被包括在當(dāng)前的一個(gè)間隔中。在這個(gè)方法中，沒(méi)有空間為之前步驟中作出的錯(cuò)誤判定進(jìn)行校下工在。在這個(gè)例子中，錯(cuò)誤信號(hào)分割間隔的數(shù)量為4，因?yàn)榇嬖?個(gè)電壓間隔。圖9為根據(jù)本專(zhuān)利特定配置的允許容忍判定誤差的改進(jìn)的電壓間隔分割方案的例子的示意圖。為了允許對(duì)之前的錯(cuò)誤判定進(jìn)行校正，通過(guò)在4個(gè)位置切割電壓間隔DV將圖9中的電壓間隔DV分割為4個(gè)部分，從而允許將輸入電壓信號(hào)與4個(gè)參考值進(jìn)行比較，而非如前面參照?qǐng)D8所述的與3個(gè)參考值進(jìn)行比較。當(dāng)前間隔[V1，V2]中等距離間隔的4個(gè)參考值對(duì)應(yīng)于參考值Vl +DV/8、Vl+3*DV/8、Vl+5*DV/8和Vl+7*DV/8，如圖9中所示。在考慮到比較器的結(jié)果之后，信號(hào)電壓值確定為落入寬度DV/4的稍小間隔中。例如，如果信號(hào)大于V1+DV/8并且小于Vl+3/8*DV，則確定為落入寬度DV/4的等同間隔中，然后將在隨后的SA步驟中對(duì)其進(jìn)行探測(cè)?，F(xiàn)在，如果比較顯示信號(hào)小于V1+DV/8，則輸入信號(hào)電壓在理論上落入寬度DV/8而非DV/4的間隔[VI，V1+DV/8]中。因此，為這種情況事先獲得更多一個(gè)比特。如果Vl>Vl+7/8*DV，則出現(xiàn)相同的情形。在這種情況下，信號(hào)在理論上落入寬度DV/8而非DV/4的間隔[Vl+7/8*DV，V2] = [V2-DV/8, V2]中。但是，可能具有基于信號(hào)的多個(gè)SA步驟并非有用。還有，對(duì)由于之前判定而產(chǎn)生的任何誤差進(jìn)行校正可能是有益的。因此，如果確定Vin < Vl + dV/8，則探測(cè)的下一個(gè)間隔將落入寬度DV/4的[V1-DV/8，V1+DV/8]中而非寬度DV/8的[VI，V1+DV/8]中。使用圖9所示的改進(jìn)的分割方案，如果信號(hào)落入之間的間隔[Vl-DV/8，VI]中，但由于之前步驟中的錯(cuò)誤比較而首先確定為Vl之上，則在下一個(gè)步驟中可以對(duì)這個(gè)錯(cuò)誤判定進(jìn)行補(bǔ)償。如果信號(hào)落入間隔[V2，V2+DV/8]中但是之前判定為小于V2，也可以進(jìn)行類(lèi)似的校正。因此，通過(guò)使用更多比較，增加了一些冗余，使得ADC電路對(duì)于一些判定誤差具有了某種程度上的容忍度。為了顯示出前面所述的改進(jìn)的分割方案如何工作，考慮一種情形，其中，輸入信號(hào)電壓為 161. 2/256*Vref = 40. 3/64*Vref。在第一步驟(即 V1=0)，通過(guò)將碼 1/8*64 = 8，3/8*64 = 24，5/8*64 = 40, 7/8*64 = 56應(yīng)用于圖7中4個(gè)不同的子DAC 710，輸入信號(hào)電壓(例如圖7的Vin)與4個(gè)參考電壓l/8*Vref，3/8*Vref，5/8*Vref和7/8*Vref進(jìn)行比較。輸入信號(hào)電壓與之相比較的對(duì)應(yīng)的參考電壓是8/64*Vref，24/64*Vref，40/64*Vref和56/64*Vref。因?yàn)檩斎胄盘?hào)電壓為40.3/64*Vref，所以理論上在第一個(gè)步驟之后，輸入信號(hào)電壓落入40/64*Vref和56/64*Vref之間的間隔中。但是，因?yàn)檩斎腚妷盒盘?hào)接近40/64*Vref的閥值，這個(gè)判定可能由于一些偏移或設(shè)置誤差而錯(cuò)誤確定。如果相應(yīng)的比較指示出Vin < 40/64*Vref，然后將要被探測(cè)的下一個(gè)電壓間隔錯(cuò)誤地決定為落入[24/64*Vref, 40/64*Vref]，其不包括輸入信號(hào)電壓值(S卩，40.3/64*Vref)。下一個(gè)4個(gè)比較值然后在這個(gè)間隔中間隔相等的距離并且對(duì)應(yīng)于碼24 + 1/8*16 = 26，24 + 3/8*16 =30，24 + 5/8*16 = 34 和 24 + 7/8*16 = 38，其對(duì)應(yīng)的對(duì)比值為 26/64*Vref、30/64*Vref、34/64*Vref和38/64*Vref。因?yàn)樾盘?hào)為40.3/64*Vref，所以這時(shí)沒(méi)有更多的判定誤差，信號(hào)大于38/64*Vref，因此將要被探測(cè)的下一個(gè)間隔為間隔[38/64*Vref，42/64*Vref]，現(xiàn)在包括輸入信號(hào)，指示出第一個(gè)步驟中的錯(cuò)誤判定在下面的步驟中進(jìn)行補(bǔ)償。進(jìn)行下一步的比較步驟，將要探測(cè)的下一個(gè)間隔是間隔[38/64*Vref，42/64*Vref]，通過(guò)選擇4個(gè)比較值將其除以4。但是，不可能如前面所述的選擇下一個(gè)閥值，即 38/64+l/8*4/64*Vref (即 38.5/64*Vref)， 38/64+3/8*4/64*Vref (即39.5/64*Vref)，38/64+5/8*4/64*Vref (即 40.5/64*Vref)和 38/64+7/8*4/64*Vref(即41.5/64*Vref)，因?yàn)樗鼘⑿枰擅總€(gè)128個(gè)基本電容形成的7比特子DAC而不是圖7所示的6比特DAC 710。然而，為了選擇間隔Vref/64的4個(gè)參考值從而精煉間隔[38/64*Vref, 42/64*Vref]，4個(gè)選擇值可以包括 38/64*Vref, 39/64*Vref, 40/64*Vref,and 41/64*Vref or 39/64*Vref, 40/64*Vref, 41/64*Vref 和 d 42/64*Vref。由于碼38/64*Vref已經(jīng)在之前的步驟中執(zhí)行，所以通過(guò)施加碼39、40、41和42以及所有的4個(gè)子 DAC (例如子 DAC 710)，4 個(gè)比較相對(duì)于電壓 39/64*Vref, 40/64*Vref, 41/64*Vref,和 42/64*Vref 進(jìn)行。然后信號(hào)被確定為落入 40/64*Vref = 160/256*Vref 和 41/64*Vref=164/256*Vref之間的間隔中。在最后的步驟中，4個(gè)子DAC結(jié)合在一起并且通過(guò)將碼40施加于2個(gè)子DAC和將碼41施加于其它DAC，碼40+40+41+41=162得以執(zhí)行。由于輸入電壓為161.2/256*Vref，所以相應(yīng)的來(lái)自于比較器的比特為低。然后間隔限制于[160/256*Vref，162/256*Vref]，所以通過(guò)將碼40施加于三個(gè)子DAC并且將碼41施加于最后的子DAC，將輸入信號(hào)電壓與參考值161/256*Vref進(jìn)行比較，最終的比特被獲得。由于輸入信號(hào)電壓高于161/256*Vref，所以來(lái)自于比較器的對(duì)應(yīng)比特為高，并且輸入電壓將被確定為落入間隔[161/256*Vref，162/256*Vref]中。因此，碼161將被作為圖7的SAR 740的輸出碼742得以提供。碼161對(duì)應(yīng)于期望值，盡管存在在第一個(gè)SA步驟中出現(xiàn)并且稍后在隨后的步驟中被補(bǔ)償?shù)恼`差。上述情況表示一個(gè)簡(jiǎn)單的例子，即通過(guò)將電容性DAC陣列分割為幾個(gè)子DAC來(lái)獲得冗余度。其它的可能性也是存在的，其取決于每個(gè)SA ADC將要提取的比特的總數(shù)、電容性DAC分割后的子DAC的數(shù)量等。例如，一種技術(shù)，其通過(guò)在每個(gè)循環(huán)中執(zhí)行兩次比較而非一次比較操作，可以獲得每個(gè)循環(huán)中1.5個(gè)比特或者冗余位數(shù)字(RSD)(其中，設(shè)計(jì)者可以為冗余付出0.5個(gè)比特以便對(duì)誤差進(jìn)行補(bǔ)償)，從而利用好的冗余在每個(gè)循環(huán)提取出單個(gè)比特，從而在SA階段的第一個(gè)步驟或者更多的步驟中使得ADC電路(例如，圖7所示的ADC電路700)對(duì)于判定誤差具有很大的容忍度。在圖9所示的例子中，由于具有5個(gè)電壓間隔，所以誤差信號(hào)判定間隔的數(shù)量為5。
使用閃存ADC的多比特暈化一方面，將DAC分割為幾個(gè)子DAC并且在SA階段末端組合子DAC從而提取出最后比特的替代方法是，使用單個(gè)再分配DAC，但是其具有多比特閃存ADC。多比特閃存可以在給定步驟更精確地量化誤差電壓，從而偶爾提取出超過(guò)一個(gè)比特，如下面結(jié)合圖10所作的描述。圖10是根據(jù)本發(fā)明特定配置使用閃存ADC的多比特SA ADC電路1000的方框示意圖。多比特SA ADC 1000 (下稱(chēng)“ADC 1000”)可以包括DAC 1010、開(kāi)關(guān)S1、S2和S3、輸入電容Cin、PGA 1020、閃存ADC 1030以及SAR 1040。閃存ADC用于在輸入信號(hào)電壓Vin的當(dāng)前估值上對(duì)誤差(Vdac-Vin)進(jìn)行量化，從而為下一個(gè)步驟對(duì)這個(gè)估值進(jìn)行精煉。當(dāng)前估值中的誤差在SA階段的開(kāi)始可能會(huì)稍大，而在隨后SA階段中變小。因此，在操作中，大輸入回?cái)[(swing)可以在SA階段的開(kāi)始施加于閃存ADC 1030，并且該回?cái)[可能會(huì)隨著SA階段的遞進(jìn)而變得越來(lái)越小。緩解這個(gè)問(wèn)題的一個(gè)方法是通過(guò)在閃存ADC 1030之前引入PGA1020。根據(jù)一方面，ADC 1000可以包括使用8比特DAC陣列的8比特ADC (例如，DAC1010)來(lái)生成0和Vref之間的數(shù)值。DAC 1010可以通過(guò)在電容陣列中的電荷再分配實(shí)現(xiàn)，或者通過(guò)外部的電阻分配器來(lái)提供適當(dāng)電壓值的選擇來(lái)實(shí)現(xiàn)?？紤]到這樣的一種情形，其中輸入信號(hào)電壓為161.2/256*Vref，正如前面參照?qǐng)D7的ADC 700所描述的例子。在操作的開(kāi)始，在預(yù)充電的階段I期間，輸入電容Cin (例如，電容陣列)被預(yù)充電到輸入信號(hào)電壓Vin, Vin被施加到電容cin的左電極上，而右電極(例如，圖10中的誤差節(jié)點(diǎn))通過(guò)開(kāi)關(guān)S3連接到很好界定的電壓源，例如，接地電勢(shì)。在SA階段的開(kāi)始(S卩，第一個(gè)SAR循環(huán))，輸入電容Cin通過(guò)開(kāi)關(guān)S3從電壓源(例如接地電勢(shì))上斷開(kāi)，從而被迫進(jìn)入高阻抗?fàn)顟B(tài)。輸入電容Cin的左電極通過(guò)S2連接到Vdac(BP, DAC 1010的輸出信號(hào))，而預(yù)定的DAC碼1012通這SAR 1040被施加到DAC 1010的輸入端口上。如果，例如，DAC碼1012初始由SAR設(shè)置為零，則DAC輸出電壓Vdac 0/256*Vref=0出現(xiàn)在DAC 1010的輸出端上DA。在這種情獎(jiǎng)品下，施加在輸入電容Cin的右電極上的誤差電壓Verr等于Vdac - Vin = 0 - Vin = -Vin,所以PGA的輸入范圍為-Vref到0之間。PGA 1020處于反轉(zhuǎn)配置，從而具有負(fù)增益。如果在這個(gè)階段中PGA 1020的可編程增益被設(shè)置為-1(例如通過(guò)SAR 1040的控制模塊，為簡(jiǎn)潔起見(jiàn)在圖10中未顯示)，則閃存的輸入范圍為0到Vin，max = Vref之間。為了每個(gè)循環(huán)提取出2個(gè)比特而沒(méi)有冗余，通過(guò)將閃存ADC 1020 的比較閥值設(shè)定為 l/4*Vref (即 64/256*Vref)，2/4*Vref (即 128/256*Vref)和3/4*Vref (即192/256*Vref)而除以3。由于輸入信號(hào)電壓為161.2/256*Vref，從而在128/256*Vref和192/256*Vref之間，將為輸出碼探測(cè)的間隔為[128，92]，兩個(gè)MSB確定為“10”，并且施加于DAC的下一個(gè)DAC碼1012為128，對(duì)應(yīng)于二進(jìn)制數(shù)“ 10000000”。在下一個(gè)SAR循環(huán)期間的誤差電壓Verror為128/256*Vref -Vin，從而在0-Vref/4和0之間。由于閃存ADC的輸入范圍在0和Vref之間，所以PGA 1020的下一個(gè)增益被設(shè)定為數(shù)值-4 (對(duì)應(yīng)于之前提取的2比特)，從而完全提取輸入范圍。由于輸入電壓為 161.2/256*Vref，所以結(jié)果的誤差電壓-Verror 為(128-161.2)/256*Vref =-33.2/256*Vref，其剩以可編程增益_4，為閃存ADC 1030給出輸入電壓132.8/256*Vref,從而數(shù)值介于128/256*Vref和192/256*Vref之間。所以，兩個(gè)接下的比特被確定為“ 10 ”。
在第三個(gè)SAR循環(huán)，施加于DAC1010的DAC碼1012被SAR 1040設(shè)定為“10100000”，對(duì)應(yīng)于在右側(cè)用0填充的4個(gè)所獲的比特，其對(duì)應(yīng)于10進(jìn)制數(shù)值160。在第三個(gè)SAR循環(huán)期間的誤差電壓是(160-161. 2)/256*Vref = -1. 2/256*Vref。所以，在這個(gè)循環(huán)的誤差范圍為-Vref/16至0之間，所以在第三個(gè)SAR循環(huán)由PGA 1020的增益-16放大，從而補(bǔ)償已經(jīng)獲得的4個(gè)比特。因此，閃存ADC 1030的輸入電壓為16*1. 2/256*Vref =
19.2/256*Vref，其位于0至Verf/4的間隔中，所以隨后的2比特被確定為“00”。在第四個(gè)SAR循環(huán)，施加在DAC 1010上的DAC碼1012為“ 10100000”，對(duì)應(yīng)于在末端獲得的具有兩個(gè)增補(bǔ)0的6比特。在這個(gè)具體的例子中，事實(shí)上具有與之前的循環(huán)相同的碼(1. 2/256*Vref)，這是因?yàn)樵谥安襟E中確定的比特是“00”。但是，由于已經(jīng)處理了 6比特，所以這個(gè)誤差的范圍為-Vref/64到0之間，所以其剩以_64以便與閃存ADC 1030的輸入范圍相匹配。因此閃存ADC 1030的輸入電壓為64*1. 2/256*Vref = 76. 8/256*Vref。因?yàn)檫@個(gè)電壓介于Vref/4與2*Vref/4之間，所在以最后的2比特確定為“01”，導(dǎo)致輸出碼1042為10100001，對(duì)應(yīng)于碼161，即期望找到的數(shù)值。在前面所述的技術(shù)中，在4個(gè)SA步驟中已經(jīng)獲得了 8比特，因?yàn)樵诿總€(gè)SA步驟中確定2比特。前面所述的技術(shù)的原則可以概括為，包括各種具有不同數(shù)量比較器和閃存ADC的比特的各種ADC。使用具有可編程增益.和冗余度的閃存ADC的多比特暈化在圖10的ADC 1000的描述中，僅實(shí)施了最小數(shù)量的比較(對(duì)于每個(gè)循環(huán)2比特實(shí)施3次比較)，沒(méi)有對(duì)于由于比較器的偏移電壓而產(chǎn)生的誤差進(jìn)行補(bǔ)償(圖10的閃存ADC1030內(nèi)部)，也沒(méi)有提供閥值電壓的數(shù)值，或者在圖10的PGA 1020上執(zhí)行的增益。但是，再次說(shuō)明，一些冗余度可以通過(guò)增加比較水平值添加到處理中，如參照?qǐng)D9所作的描述。例如，通過(guò)使用具有4個(gè)而非3個(gè)比較數(shù)值的閃存ADC，可以具有冗余地提取出每個(gè)循環(huán)2比特。例如，通過(guò)使用4個(gè)比較水平值或閥值而非3個(gè)，這些水平值可以置于l/8*Vref，3/8*Vref，5/8*Vref和7/8*Vref處，從而可以確定5個(gè)結(jié)果間隔(如圖9所示)而非4個(gè)間隔(如圖9所示)，允許在第一個(gè)SAR步驟中校正一些誤差。這些增補(bǔ)的判定水平值可以允許在增加編程增益的同時(shí)在閃存ADC的輸入端散開(kāi)誤差。有關(guān)使用閃存ADC進(jìn)行多比特暈化的附加說(shuō)明一方面，圖10中的ADC電路1000可以包括階段控制器模塊1095，用于控制圖10中的至少一些組件，例如開(kāi)關(guān)S1、S和S3、PGA 1020、閃存ADC 1030和SAR 1040 (“受控制的組件C”)，從而允許受控制的組件C執(zhí)行前面所述的一些或全部功能。雖然控制連接沒(méi)有明確地顯示在圖10中，這僅是為了不使得附圖復(fù)雜化，但是應(yīng)當(dāng)視為這些連接存在于1095和每個(gè)受控制的組件C之間(以類(lèi)似于圖4所示的方式)。在一個(gè)有利的實(shí)施例中，閃存ADC1030可以由任何ADC替代。專(zhuān)禾Ij主題.的講一步說(shuō)明本專(zhuān)利的一個(gè)方面(例如圖7)將電容DAC陣列解析為幾個(gè)子DAC，在第一批逐次逼近的步驟中對(duì)每個(gè)子DAC施加不同的碼，從而加速逐次逼近階段并且減少所需步驟的數(shù)量，而對(duì)于最后一個(gè)或多個(gè)步驟，不同的子DAC (例如所有的子DAC)被組合在一起，從而獲得最低有效位。本發(fā)明的一個(gè)方面(例如圖10)提供一種具有多比特閃存ADC (而非比較器)的SAR以及在閃存ADC之前的可編程增益放大器(PGA)電路，從而同時(shí)確定超過(guò)一個(gè)比特。
在一個(gè)方面，使用附加的比較器(或者使用附加的比較操作)可以獲得對(duì)于一些(由于閥值、偏移、設(shè)置、增益誤差等帶來(lái)的)判定誤差的容忍度。這些附加的比較器(或附加的比較操作)可以在例如圖7和圖10所示的ADC的逐次逼近ADC中實(shí)現(xiàn)。一般地，在一個(gè)方面，本發(fā)明提供一種n比特模數(shù)轉(zhuǎn)換器(ADC)電路，用于在多個(gè)逐次逼近(SA)循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)。N比特ADC電路可以包括一個(gè)或多個(gè)以下裝置包括一個(gè)或多個(gè)電容子DAC電路的數(shù)模轉(zhuǎn)換器(DAC)電路、多個(gè)開(kāi)關(guān)、一個(gè)或多個(gè)比較器以及SA寄存器(SAR)電路。N比特DAC電路可以包括相應(yīng)數(shù)量的電容元件，每個(gè)電容元件配置為預(yù)充電至模擬輸入信號(hào)以便獲得誤差信號(hào)。相應(yīng)數(shù)量的電容元件可以編組為多個(gè)電容子DAC電路。每個(gè)比較器可以連接到一個(gè)電容子DAC電路。開(kāi)關(guān)可以配置為在SA循環(huán)的一個(gè)或多個(gè)第一批循環(huán)期間隔離電容子DAC，并且在SA循環(huán)的一個(gè)或多個(gè)最后一批循環(huán)期間對(duì)電容子DAC電路進(jìn)行組合。SAR電路可以配置為從多個(gè)比較器中的每個(gè)比較器接收輸出信號(hào)，并且生成數(shù)字輸出信號(hào)或多個(gè)DAC數(shù)字信號(hào)。在一個(gè)方面，多個(gè)比較器代表大于I的正整數(shù)。在一個(gè)方面，n比特ADC的數(shù)字n表示正整數(shù)。SA循環(huán)可以包括第一部分和第二部分，其中，第一部分可以包括一個(gè)或多個(gè)第一循環(huán)，第二部分可以包括一個(gè)或多個(gè)最后循環(huán)，其中，第一部分在第二部分之前。在一方面，SA循環(huán)可以包括一個(gè)或多個(gè)第一循環(huán)以及一個(gè)或多個(gè)最后循環(huán)。在一方面，一個(gè)或多個(gè)第一循環(huán)包括多個(gè)循環(huán)?！愕?在一方面,本發(fā)明提供一種n比特ADC電路,用于在多個(gè)SA循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)。N比特ADC可以包括一個(gè)或多個(gè)以下裝置DAC電路、輸入電容、可編程增益放大器(PGA)電路、多比特閃存ADC電路以及SAR電路。DAC電路可配置為通過(guò)將DAC數(shù)字信號(hào)轉(zhuǎn)換為DAC模擬信號(hào)產(chǎn)生DAC模擬信號(hào)。輸入電容可以配置為預(yù)充電一個(gè)或多個(gè)模擬輸入信號(hào)或DAC模擬信號(hào)。PGA電路可配置為對(duì)包括模擬輸入信號(hào)和DAC模擬信號(hào)之間差異的誤差信號(hào)進(jìn)行放大。PGA電路的增益配置可以在一些SA循環(huán)中改變。多比特閃存ADC電路可配置為將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)。SAR電路可以配置為使用多比特?cái)?shù)字信號(hào)來(lái)在一些SA循環(huán)中產(chǎn)生一個(gè)或多個(gè)DAC數(shù)字信號(hào)或數(shù)字輸出信號(hào)。在一個(gè)例子中，術(shù)語(yǔ)逐次逼近循環(huán)可以指這樣的循環(huán)，即連續(xù)的并且能夠提供近似的數(shù)值。在另一個(gè)例子中，術(shù)語(yǔ)逐次逼近循環(huán)可以指連續(xù)的并且是迭代的。在一個(gè)例子中，術(shù)語(yǔ)逐次逼近寄存器是指基于連續(xù)計(jì)算出的近似值產(chǎn)生最終值的寄存器。在一個(gè)例子中，逐次逼近可以指基于連續(xù)計(jì)算出的近似值產(chǎn)生近似值。在一個(gè)例子中，在逐次逼近循環(huán)中，搜索范圍首先被分割為前半部分和后半部分。然后比較的結(jié)果判斷搜索的下一步驟是否在前半部分中或是在后半部分中。然后，基于判斷結(jié)果，前半部分或后半部分被分割為另一個(gè)前半部分和后半部分，處理繼續(xù)進(jìn)行，直至找到最后的結(jié)果。在一個(gè)例子中，在逐次逼近方法中，初始的逼近是粗略的，而隨著逐次逼近循環(huán)的進(jìn)展越來(lái)越精確，直至到達(dá)最終碼，如前面詳細(xì)所述的。這些僅為示例，并且這些術(shù)語(yǔ)并非僅限于這些示例。使用條款說(shuō)明主題發(fā)明為方便起見(jiàn)，將本發(fā)明各個(gè)方面的示例用帶有標(biāo)號(hào)的條款(1，2，3等)進(jìn)行說(shuō)明。這些僅作為示例，并不限制主題技術(shù)。下面提供的附圖標(biāo)記和參考數(shù)字僅作為示例和說(shuō)明的目的，并不對(duì)本發(fā)明構(gòu)成限制。1. 一種n比特模數(shù)轉(zhuǎn)換器(ADC)電路(例如圖7中的700)，用于通過(guò)在多個(gè)逐次逼近循環(huán)中的每個(gè)循環(huán)中對(duì)超過(guò)一個(gè)比特進(jìn)行處理將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)，所述n比特ADC電路包括n比特?cái)?shù)模(DAC)電路(例如，圖7中的一些或全部710)，包括相應(yīng)數(shù)量的電容元件，每個(gè)所述電容元件配置為被預(yù)充電到所述模擬輸入信號(hào)，從而獲得誤差信號(hào)，所述相應(yīng)數(shù)量的電容元件被分組為多個(gè)電容子DAC電路(圖7中標(biāo)號(hào)710所示)；多個(gè)比較器(例如，圖7中標(biāo)號(hào)730所示的部分或全部)，每個(gè)比較器連接到所述電容性子DAC電路中的一個(gè)；多個(gè)第一開(kāi)關(guān)(例如圖7中的SM11、SM21和SM31 )，配置為在逐次逼近循環(huán)中的一個(gè)或多個(gè)第一循環(huán)期間對(duì)所述電容子DAC進(jìn)行隔離，并且在逐次逼近循環(huán)的一個(gè)或多個(gè)最后循環(huán)期間對(duì)所述電容子DAC進(jìn)行組合；以及逐次逼近寄存器(SAR)電路(例如，圖7中的標(biāo)號(hào)740)，配置為從所述多個(gè)比較器接收輸出信號(hào)，并且生成至少一個(gè)數(shù)字輸出信號(hào)和多個(gè)DAC數(shù)字信號(hào)(例如前面參照?qǐng)D7所不的 Code-dac1(5:0)，Code_dac2)，其中，n表示大于I的正整數(shù)。2.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述誤差信號(hào)包括所述模擬輸入信號(hào)和參考信號(hào)之間的差值。3.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述相應(yīng)數(shù)量的電容元件基本上等于2n。4.根據(jù)權(quán)利要求1所述的n比特ADC電路，還包括多個(gè)第二開(kāi)關(guān)(例如，圖7中的SM12、SM22和SM32)，每個(gè)所述第二開(kāi)關(guān)配置為實(shí)現(xiàn)所述多個(gè)比較器中的兩個(gè)相鄰比較器的互連。5.根據(jù)權(quán)利要求1所述的n比特ADC電路，還包括放大器電路(圖7中的標(biāo)號(hào)720)，連接在每個(gè)所述電容子DAC電路的輸出端和所述多個(gè)比較器中相應(yīng)比較器的輸入端之間，其中，每個(gè)所述電容子DAC電路配置為接收DAC數(shù)字信號(hào)(例如，Code-dac I (5:0), Code_dac2,如前面參照?qǐng)D1所述)，并且其中，每個(gè)所述電容子DAC電路的多個(gè)比特小于所述數(shù)字輸出信號(hào)的多個(gè)比特。6.根據(jù)權(quán)利要求5所述的n比特ADC電路，還包括多個(gè)分流開(kāi)關(guān)(例如圖7中標(biāo)號(hào)725所示的部分開(kāi)關(guān)或全部開(kāi)關(guān))，每個(gè)所述分流開(kāi)關(guān)配置為當(dāng)對(duì)應(yīng)的一個(gè)或多個(gè)電容元件被預(yù)充電時(shí)閉合以便將對(duì)應(yīng)的一個(gè)放大器電路的輸入端和輸出端短路，所述多個(gè)分流開(kāi)關(guān)中的每個(gè)分流開(kāi)關(guān)配置為當(dāng)對(duì)應(yīng)的一個(gè)放大器電路的輸入端準(zhǔn)備好進(jìn)行比較時(shí)打開(kāi)以便將對(duì)應(yīng)的一個(gè)放大器電路的輸入端和輸出端相互斷開(kāi)連接。7.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述SAR電路配置為在一個(gè)或多個(gè)最后循環(huán)之前的循環(huán)期間每個(gè)逐次逼近循環(huán)計(jì)算一個(gè)以上比特。8.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，n為8，并且每個(gè)電容子DAC電路包括6比特DAC (例如，圖7中的標(biāo)號(hào)710)，并且其中，所述一個(gè)或多個(gè)最后循環(huán)包括逐次逼近循環(huán)的最后兩個(gè)循環(huán)。9.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述n比特ADC電路配置為在小于8個(gè)循環(huán)中計(jì)算數(shù)字輸出信號(hào)，其中，所述n比特ADC電路配置為在前三個(gè)逐次逼近循環(huán)期間計(jì)算2比特的數(shù)字輸出信號(hào)，并且其中，n為8。
10.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述多個(gè)比較器中的每個(gè)比較器配置為執(zhí)行多次比較，并且其中，一個(gè)或多個(gè)比較器配置為在比較次數(shù)之外額外執(zhí)行一次或多次操作，從而允許所述n比特ADC電路對(duì)于判定誤差具有容忍度，所述判定誤差包括與閥值、偏移電壓、設(shè)置時(shí)間和增益值中至少一個(gè)相關(guān)的判定誤差(例如圖9所示)。11. 一種用于通過(guò)在多個(gè)逐次逼近循環(huán)中的每個(gè)循環(huán)中處理超過(guò)I個(gè)比特而將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的n比特模數(shù)轉(zhuǎn)換器(ADC)電路(例如圖10中的1000)，所述n比特ADC電路包括數(shù)模轉(zhuǎn)換器(DAC)電路(例如圖10的1010)，配置為通過(guò)將DAC數(shù)字信號(hào)轉(zhuǎn)換為DAC模擬信號(hào)產(chǎn)生DAC模擬信號(hào)；輸入電容(例如圖10的Cin),配置為被預(yù)充電至所述模擬輸入信號(hào)和所述DAC模擬信號(hào)中的至少一個(gè)；可編程增益放大器(PGA)電路(例如圖10的1020)，配置為對(duì)誤差信號(hào)進(jìn)行放大，所述誤差信號(hào)包括模擬輸入信號(hào)和DAC模擬信號(hào)之間之間的差異，其中，所述PGA電路配置為在至少一些逐次逼近循環(huán)期間改變PGA的增益；多比特閃存ADC電路(例如圖10的1030)，配置為將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)；以及逐次逼近寄存器(SAR)電路(例如圖10的1040)，配置為在至少一些逐次逼近循環(huán)中使用多比特?cái)?shù)字信號(hào)來(lái)產(chǎn)生DAC數(shù)字信號(hào)和數(shù)字輸出信號(hào)中的至少一個(gè)，其中，n表示大于I的正整數(shù)。12.根據(jù)權(quán)利要求11所述的n比特ADC電路，其中，DAC電路包括單個(gè)電荷再分配電容DAC。13.根據(jù)權(quán)利要求11所述的n比特ADC電路，還包括多個(gè)開(kāi)關(guān)，用于在所述PGA電路的輸入端提供誤差信號(hào)。14.根據(jù)權(quán)利要求11所述的n比特ADC電路，還包括控制電路，配置為將控制信號(hào)提供給PGA電路，并且其中，所述PGA電路還配置為響應(yīng)于所述控制信號(hào)改變PGA電路的增益。15.根據(jù)權(quán)利要求11所述的n比特ADC電路，其中，所述SAR電路配置為計(jì)算每個(gè)逐次逼近循環(huán)的一個(gè)以上比特。16.根據(jù)權(quán)利要求11所述的n比特ADC電路，其中，所述多比特閃存ADC電路配置為通過(guò)執(zhí)行多次比較來(lái)對(duì)放大后的誤差信號(hào)進(jìn)行轉(zhuǎn)換，并且其中，所述多比特閃存ADC電路還配置為通過(guò)在上述比較次數(shù)之外額外執(zhí)行一次或多次比較允許n比特ADC電路對(duì)判定誤差具有容忍度，所述判定誤差包括與閥值、偏移電壓、設(shè)置時(shí)間、增益值中的至少一個(gè)相關(guān)聯(lián)的判定誤差。17. 一種將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的方法(例如圖11的1100)，包括以下步驟操作逐次逼近模數(shù)轉(zhuǎn)換器(ADC)電路在每個(gè)循環(huán)處理一個(gè)以上比特，所述循環(huán)為逐次逼近循環(huán)，所述操作(例如圖11的1120)包括在一個(gè)或多個(gè)第一循環(huán)期間操作ADC電路的電容數(shù)模(DAC)陣列作為多個(gè)解析后的電容子DAC電路(例如圖11的1130);以及
在一個(gè)或多個(gè)最后循環(huán)期間將所述電容DAC陣列的多個(gè)解析后的電容子DAC電路進(jìn)行結(jié)合(例如圖11的1140)。18.根據(jù)權(quán)利要求17所述的方法，其中，操作逐次逼近ADC電路的步驟包括執(zhí)行多次比較以便減少判定誤差，其中，比較的次數(shù)大于比較的最小次數(shù)，其中，比較的最小次數(shù)為(2P) - 1，其中，p為每個(gè)循環(huán)利用的比特?cái)?shù)，其中p為大于I的整數(shù)。19.根據(jù)權(quán)利要求18所述的方法，其中，操作逐次逼近ADC電路的步驟包括產(chǎn)生誤差信號(hào)，所述誤差信號(hào)包括模擬輸入信號(hào)和與一個(gè)循環(huán)相關(guān)聯(lián)計(jì)算的信號(hào)之間的差值，還包括在至少一次比較中利用所述誤差信號(hào)，其中，比較的最小次數(shù)與第一數(shù)量的誤差信號(hào)分割間隔相關(guān)，其中，比較的次數(shù)與第二數(shù)量的誤差信號(hào)分割間隔相關(guān)聯(lián)，其中，所述第二數(shù)量的誤差信號(hào)分割間隔大于所述第一數(shù)量的誤差信號(hào)分割間隔。20. 一種將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的方法(例如圖12的1200)，包括操作逐次逼近模數(shù)轉(zhuǎn)換器(ADC)電路在每個(gè)循環(huán)中處理一個(gè)以上比特，所述循環(huán)為逐次逼近循環(huán)，操作步驟(例如圖12的1210)包括將第一數(shù)字信號(hào)轉(zhuǎn)換為第一模擬信號(hào)(例如圖12的1215)；放大誤差信號(hào)，所述誤差信號(hào)包括模擬輸入信號(hào)和第一模擬信號(hào)之間的差值(例如圖12的1220)；將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)(例如圖12的1230);以及基于所述多比特?cái)?shù)字信號(hào)在至少一些循環(huán)中產(chǎn)生數(shù)字信號(hào)和數(shù)字輸出信號(hào)中的至少一個(gè)(例如圖12的1240)，其中，在至少一些循環(huán)中與放大操作相關(guān)的增益被增加。21.根據(jù)權(quán)利要求20所述的方法，其中，將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)的步驟包括執(zhí)行多次操作，并且其中，將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)的步驟包括執(zhí)行額外的比較以便減少判定誤差。22. 一種用于在多個(gè)循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的模數(shù)轉(zhuǎn)換器(ADC)電路，包括數(shù)模(DAC)電路,包括相應(yīng)數(shù)量的電容元件,所述電容元件配置為進(jìn)行預(yù)充電,所述相應(yīng)數(shù)量的電容元件被分組為多個(gè)電容子DAC電路；多個(gè)比較器，連接到所述電容子DAC電路；多個(gè)第一開(kāi)關(guān)，配置為在最后部分循環(huán)期間對(duì)所述電容子DAC電路進(jìn)行結(jié)合；以及處理電路,配置為從至少一些比較器接收輸出信號(hào)，并且產(chǎn)生數(shù)字輸出信號(hào)和一個(gè)或多個(gè)數(shù)字信號(hào)中的至少一個(gè)。23. 一種用于在多個(gè)循環(huán)中將模擬輸入號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的模數(shù)轉(zhuǎn)換器(ADC)電路，所述ADC電路包括數(shù)模轉(zhuǎn)換器(DAC)電路，配置為將DAC數(shù)字信號(hào)轉(zhuǎn)換為DAC模擬信號(hào)；電容器，配置為進(jìn)行預(yù)充電至模擬輸入信號(hào)和DAC模擬信號(hào)中的至少一個(gè)；放大器電路，配置為對(duì)誤差信號(hào)進(jìn)行放大；多比特ADC電路，配置為將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)；以及
處理電路，配置為使用多比特?cái)?shù)字信號(hào)來(lái)產(chǎn)生DAC數(shù)字信號(hào)和數(shù)字輸出信號(hào)中的至少一個(gè)。為方便起見(jiàn)，本發(fā)明的各個(gè)方面列在編號(hào)的權(quán)利要求書(shū)中(1，2，3等)。這些僅作為例子提供，并不對(duì)主題技術(shù)構(gòu)成限制。附圖的標(biāo)號(hào)僅作為示例提供以用作描述，以下權(quán)利要求書(shū)并不受這些標(biāo)號(hào)的限制。1. 一種n比特模數(shù)轉(zhuǎn)換器(ADC)電路(例如圖13中的3700)，用于在多個(gè)逐次逼近循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)，所述n比特ADC電路包括用于對(duì)電容元件進(jìn)行預(yù)充電的裝置，所述電容元件被分組為多個(gè)電容子DAC電路(例如圖13中的1310)；用于執(zhí)行比較的裝置，連接至所述電容子DAC電路(例如圖13的1320);用于在逐次逼近循環(huán)的一個(gè)或多個(gè)第一循環(huán)期間隔離電容子DAC電路并且在逐次逼近循環(huán)的一個(gè)或多個(gè)最后循環(huán)期間結(jié)合電容子DAC電路的裝置(例如圖13中的1330);用于從多個(gè)比較器接收輸出信號(hào)的裝置(例如圖13中的1340);以及用于產(chǎn)生至少一個(gè)數(shù)字輸出信號(hào)和多個(gè)DAC數(shù)字信號(hào)的裝置(例如圖13中的1350),其中，n表示大于I的正整數(shù)。2.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，誤差信號(hào)包括模擬輸入信號(hào)和參考信號(hào)之間的差值。3.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述電容元件基本上包括2n個(gè)元件。4.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，用于執(zhí)行比較的裝置包括多個(gè)比較器，并且其中，n比特ADC電路包括用于將多個(gè)比較器中的相鄰比較器進(jìn)行互連的裝置。5.根據(jù)權(quán)利要求1所述的n比特ADC電路，還包括用于執(zhí)行放大的裝置，其連接在用于預(yù)充電的裝置和用于執(zhí)行比較的裝置之間，其中，每個(gè)電容子DAC電路配置為接收DAC數(shù)字信號(hào)，并且其中，每個(gè)電容子DAC電路的多個(gè)比特小于數(shù)字輸出信號(hào)的多個(gè)比特。6.根據(jù)權(quán)利要求5所述的n比特ADC電路，其中，用于執(zhí)行放大的裝置包括放大器電路，其中，n比特ADC電路包括用于分流的裝置，并且其中，用于分流的裝置配置為當(dāng)對(duì)應(yīng)的一個(gè)或多個(gè)電容兀件被預(yù)充電時(shí)將對(duì)應(yīng)的一個(gè)放大器電路的輸入端和輸出端相短路，并且當(dāng)對(duì)應(yīng)的一個(gè)放大器電路準(zhǔn)備好進(jìn)行比較時(shí)打開(kāi)以便將對(duì)應(yīng)一個(gè)放大器電路的輸入端和輸出端相互斷開(kāi)。7.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，用于產(chǎn)生DAC數(shù)字信號(hào)的裝置配置為在一個(gè)或多個(gè)最后循環(huán)之前的循環(huán)中在每個(gè)逐次逼近循環(huán)計(jì)算超過(guò)一個(gè)比特。8.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，n為8，并且每個(gè)電容子DAC電路包括6比特DAC，并且其中，所述一個(gè)或多個(gè)最后循環(huán)包括所述逐次逼的循環(huán)的最后兩個(gè)循環(huán)。9.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，n比特ADC電路配置為在小于8個(gè)循環(huán)中計(jì)算數(shù)字輸出信號(hào)，其中，n比特ADC電路配置為在逐次逼近循環(huán)的前三個(gè)循環(huán)中的每個(gè)循環(huán)期間計(jì)算2比特的數(shù)字輸出信號(hào)，其中，n為8。10.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，用于執(zhí)行比較的裝置包括多個(gè)比較器，其中，每個(gè)比較器配置為執(zhí)行多次比較，并且其中，一個(gè)或多個(gè)比較器配置為在前面的比較次數(shù)之外附加執(zhí)行一次或多次比較，以便允許n比特ADC電路對(duì)于判定誤差具有容忍度，所述判定誤差包括與閥值、偏移電壓、設(shè)置時(shí)間以及增益值中至少一個(gè)相關(guān)聯(lián)的判
定誤差。11. 一種用于在多個(gè)逐次逼近循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的n比特模數(shù)轉(zhuǎn)換器(ADC)電路，所述n比特ADC電路包括用于通過(guò)將DAC數(shù)字信號(hào)轉(zhuǎn)換為DAC模擬信號(hào)來(lái)產(chǎn)生DAC模擬信號(hào)的裝置(例如圖14中的1410)；用于使用模擬輸入信號(hào)和DAC模擬信號(hào)中的至少一個(gè)對(duì)電容器進(jìn)行預(yù)充電的裝置(例如圖14中的1420)；用于對(duì)誤差信號(hào)進(jìn)行放大的裝置，所述誤差信號(hào)包括模擬輸入信號(hào)和DAC模擬信號(hào)之間的差值，其中，用于放大的裝置配置為在至少一些逐次逼近循環(huán)期間改變用于放大的裝置的增益(例如圖14中的1430)；用于將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)的裝置(例如圖14中的1440)；以及用于基于多比特?cái)?shù)字信號(hào)在至少一些逐次逼近循環(huán)中產(chǎn)生DAC數(shù)字信號(hào)和數(shù)字輸出信號(hào)中的至少一個(gè)的裝置(例如圖14中的1450)，其中，n表示大于I的正整數(shù)。12.根據(jù)權(quán)利要求11所述的n比特ADC電路，其中，用于產(chǎn)生DAC模擬信號(hào)的裝置包括單個(gè)電荷再分配電容DAC。13.根據(jù)權(quán)利要求11所述的n比特ADC電路，還包括用于切換的裝置，其配置為在用于放大的裝置的輸入端口上提供誤差信號(hào)。14.根據(jù)權(quán)利要求11所述的n比特ADC電路，還包括用于控制的裝置，其配置為向用于放大的裝置提供控制信號(hào)，并且其中，用于放大的裝置還配置為響應(yīng)于控制信號(hào)改變用于放大的裝置的增益。15.根據(jù)權(quán)利要求11所述的n比特ADC電路，其中，用于產(chǎn)生DAC數(shù)字信號(hào)和數(shù)字輸出信號(hào)中至少一個(gè)信號(hào)的裝置配置為在每個(gè)逐次逼近循環(huán)中計(jì)算超過(guò)一個(gè)比特。16.根據(jù)權(quán)利要求11所述的n比特ADC電路，其中，用于對(duì)放大后的誤差信號(hào)進(jìn)行轉(zhuǎn)換的裝置配置為通過(guò)執(zhí)行多次比較對(duì)放大后的誤差信號(hào)進(jìn)行轉(zhuǎn)換，并且其中，用于對(duì)放大后的誤差信號(hào)進(jìn)行轉(zhuǎn)換的裝置還配置為通過(guò)在上述比較次數(shù)之外附加執(zhí)行一次或多個(gè)比較來(lái)允許所述n比特ADC電路對(duì)判定誤差具有容忍度，所述判定誤差包括與閥值、偏移電壓、設(shè)置時(shí)間以及增益值中至少一個(gè)相關(guān)聯(lián)的判定誤差。17. 一種用于在多次逐次逼近循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的裝置，包括用于在逐次逼近循環(huán)的一個(gè)或多個(gè)循環(huán)期間操作電容數(shù)模(DAC)陣列作為解析后的多個(gè)子DAC電路的裝置(例如圖15A中的1510);以及用于在逐次逼近循環(huán)的一個(gè)或多個(gè)最后循環(huán)期間對(duì)電容DAC陣列的多個(gè)解析后的電容子DAC電路進(jìn)行結(jié)合的裝置(例如圖15A的1520)。18.根據(jù)權(quán)利要求17所述的裝置，其中，用于操作用于結(jié)合的裝置的裝置包括用于執(zhí)行多次比較以便減少判定誤差的裝置(例如圖15B的1530)，其中，比較的次數(shù)大于比較的最小次數(shù)，而比較的最小次數(shù)為(2P) - 1，其中p為每個(gè)逐次逼近循環(huán)利用的比特?cái)?shù)，P為大于I的整數(shù)。19.根據(jù)權(quán)利要求18所述的裝置，其中，用于操作的裝置和用于結(jié)合的裝置包括用于產(chǎn)生誤差信號(hào)和在至少一次比較中利用所述誤差信號(hào)的裝置(例如圖15B中的1540)，所述誤差信號(hào)包括模擬輸入信號(hào)和與一個(gè)逐次逼近循環(huán)相關(guān)聯(lián)而計(jì)算的信號(hào)之間的差值，其中，比較的最小次數(shù)與誤差信號(hào)的分割間隔的第一個(gè)數(shù)字相關(guān)，其中，比較的次數(shù)與誤差信號(hào)的分割間隔的第二個(gè)數(shù)字相關(guān)，其中，誤差信號(hào)的分割間隔的第二個(gè)數(shù)字大于誤差信號(hào)的分割間隔的第一個(gè)數(shù)字。20. 一種用于在多個(gè)逐次逼近循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的裝置，包括用于將第一數(shù)字信號(hào)轉(zhuǎn)換為第一模擬信號(hào)的裝置(例如圖16A中的1610)；用于放大誤差信號(hào)的裝置，所述誤差信號(hào)包括模擬輸入信號(hào)和第一模擬信號(hào)之間的差值(例如圖16A中的1620)；用于將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)的裝置(例如圖16A中的1630)；以及用于基于多比特?cái)?shù)字信號(hào)在至少一些循環(huán)中產(chǎn)生數(shù)字信號(hào)和數(shù)字輸出信號(hào)中的至少一個(gè)的裝置(例如圖16A的1640)，其中，與用于放大的裝置相關(guān)聯(lián)的增益在至少一些逐次逼近循環(huán)期間得以增加。21.根據(jù)權(quán)利要求20所述的裝置，其中，用于將放大后的誤差信號(hào)轉(zhuǎn)換為多個(gè)比特?cái)?shù)字信號(hào)的裝置包括用于執(zhí)行多次比較的裝置(例如圖16A中的1650)，并且其中，用于將放大后的誤差信號(hào)轉(zhuǎn)換為多個(gè)比特?cái)?shù)字信息的裝置包括用于執(zhí)行附加次數(shù)的比較從而減少判定誤差的裝置。22. 一種用于在多個(gè)循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的模數(shù)轉(zhuǎn)換器(ADC)電路，所述ADC電路包括用于預(yù)充電電容元件的裝置，所述電容元件被分組為多個(gè)電容子DAC電路(例如圖17中的1710)；用于執(zhí)行比較的裝置，其連接到所述電容子DAC電路(例如圖17中的1720)；用于在最后一部分循環(huán)期間結(jié)合所述電容子DAC電路的裝置(例如圖17中的1730);以及用于產(chǎn)生數(shù)字輸出信號(hào)和一個(gè)或多個(gè)數(shù)字信號(hào)中的至少一個(gè)的裝置(例如圖7中的 1740)。23. 一種用于在多個(gè)循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的模數(shù)轉(zhuǎn)換器(ADC)電路，所述ADC電路包括用于將DAC數(shù)字信號(hào)轉(zhuǎn)換為DAC模擬信號(hào)的裝置(例如圖18中的1810)；用于利用模擬輸入信號(hào)和DAC模擬信號(hào)中的至少一個(gè)來(lái)對(duì)電容器進(jìn)行預(yù)充電的裝置(例如圖18中的1820)；用于對(duì)誤差信號(hào)進(jìn)行放大的裝置(例如圖18中的1830)；用于將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)的裝置(例如圖18中的1840)；以及用于基于所述多比特?cái)?shù)字信號(hào)產(chǎn)生DAC數(shù)字信號(hào)和數(shù)字輸出信號(hào)中的至少一個(gè)的裝置(例如圖18中的1850)。其它評(píng)價(jià)一方面，這里的任何權(quán)利要求可以依賴(lài)于任何獨(dú)立權(quán)利要求或任何從屬權(quán)利要求。一方面，任何權(quán)利要求(例如從屬或獨(dú)立權(quán)利要求)可以與任何其它的權(quán)利要求(例如從屬或獨(dú)立權(quán)利要求)相組合。一方面，權(quán)利要求可以包括權(quán)利要求中引用的一些或全部詞匯(例如步驟、操作、裝置或組件)、句子、詞組或段落。一方面，權(quán)利要求可以包括引用在一個(gè)或多個(gè)款項(xiàng)、句子、詞組或段落中引用的一些或全部詞匯。一方面，每個(gè)款項(xiàng)、名子、詞組或段落中的一些詞匯可以刪除。一方面，額外的詞匯或組件可以添加到款項(xiàng)、句子、詞組或段落中。一方面，本專(zhuān)利的主題技術(shù)可以在不使用這里所描述的組件、元件、功能或操作的情況下得以實(shí)現(xiàn)。一方面，本發(fā)明的主題技術(shù)可以利用附加的組件、元件、功能或操作得以實(shí)現(xiàn)。一方面，這里描述或主張權(quán)利的任何方法、指令、代碼、裝置、邏輯、組件、方塊、模塊或類(lèi)似(例如軟件或硬件)可以表示在附圖中(例如流程圖、方框圖)中，這些附圖(無(wú)論其是否明確示出)引入本說(shuō)明書(shū)作為參考，并且這種附圖(如果沒(méi)有明確示出)可以添加到本說(shuō)明書(shū)中而不會(huì)構(gòu)成新的主題。為簡(jiǎn)潔起見(jiàn)，一些(但不是必須為全部)款項(xiàng)/描述/權(quán)利要求書(shū)明確地表示在附圖中，但并非所有的款項(xiàng)/描述/權(quán)利要求書(shū)均可以與類(lèi)似這里明確顯示的附圖的類(lèi)似方式在附圖中表示。例如，可以為方法的任何款項(xiàng)、句子或流程圖繪制流程圖，從而每個(gè)操作或步驟通過(guò)箭頭連接到下一個(gè)操作或步驟。在另一個(gè)例子中，可以為具有組件裝置(例如用于執(zhí)行動(dòng)作的裝置)的款項(xiàng)、句子或權(quán)利要求書(shū)繪制方框示意圖，從而每個(gè)組件裝置可以用組件模塊(例如，用于執(zhí)行動(dòng)作的模塊)來(lái)表示。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，這里所描述的例如各種示意性方塊、模塊、組件、元件、方法、操作、步驟和算法的項(xiàng)目可以實(shí)現(xiàn)為電子硬件或硬件和軟件的組合。為了示出硬件和軟件的可交換性，例如各種示意性方塊、模塊、組件、元件、方法、操作、步驟和算法的項(xiàng)目通過(guò)它們的功能進(jìn)行描述。這些功能是否實(shí)現(xiàn)為硬件或軟件取決于特定的應(yīng)用以及整個(gè)系統(tǒng)的設(shè)計(jì)限制。熟練的技術(shù)人員可以為各種特定的應(yīng)用以各種方式實(shí)現(xiàn)所描述的功能。一方面，“裝置”、方框、模塊、元件、組件或處理器可以是用于執(zhí)行一個(gè)或多個(gè)功能或操作的項(xiàng)目(例如，一個(gè)或多個(gè)方框、模塊、元件、組件或處理器)。一方面，這種項(xiàng)目可以是裝置、硬件或它們的一部分。在一個(gè)例子中，一個(gè)項(xiàng)目可以實(shí)現(xiàn)為一個(gè)或多個(gè)配置為執(zhí)行功能或操作的電路。電路可以包括一個(gè)或多個(gè)電路和/或邏輯。電路可以是模擬和/或數(shù)字。電路可以是電學(xué)電路和/或光學(xué)電路。電路可以包括晶體管。在一個(gè)例子中，一個(gè)或多個(gè)項(xiàng)目可以實(shí)現(xiàn)為處理系統(tǒng)(例如數(shù)字信號(hào)處理器(DSP)、專(zhuān)用集成電路(ASIC)、場(chǎng)可編程門(mén)陣列(FPGA)等)。在一個(gè)例子中，項(xiàng)目可以包括一種結(jié)構(gòu)，其形式例如是用于執(zhí)行功能或操作的指令，其中，指令在機(jī)器可讀媒介、在另一設(shè)備或其一部分上進(jìn)行編碼或存儲(chǔ)，指令可以是軟件、應(yīng)用、子程序或它們的一部分。本領(lǐng)域普通技術(shù)人員將會(huì)認(rèn)識(shí)到如果實(shí)現(xiàn)這些指令、電路和處理系統(tǒng)。對(duì)于以單數(shù)形式表示的元件并非指“一個(gè)并且僅有一個(gè)”，除非特別聲明，而是指“一個(gè)或多個(gè)”。例如，時(shí)鐘信號(hào)可以指一個(gè)或多個(gè)時(shí)鐘信號(hào)，控制信號(hào)可以指一個(gè)或多個(gè)控制信號(hào)，輸入信號(hào)可以指一個(gè)或多個(gè)輸入信號(hào)，輸出信號(hào)可以指一個(gè)或多個(gè)輸出信號(hào)，信號(hào)可以指不同的電壓信號(hào)。除非特別指出，術(shù)語(yǔ)“一些”是指一個(gè)或多個(gè)。以男姓方式表示的代名詞(例如他)包括女性和無(wú)性(例如，她和它)，反之亦然。如果存在，則標(biāo)題和子標(biāo)題用于方便而非對(duì)本發(fā)明構(gòu)成限制。單詞“示例”用于表示“用作例子或圖示”。這里描述的用作“示例”的任何方面或設(shè)計(jì)并非表示優(yōu)選于其它方面或設(shè)計(jì)。一方面，這里描述的各種可替換的配置和操作可以考慮為至少是等同的。例如“方面”的詞組并非暗示這個(gè)方面對(duì)于發(fā)明主題技術(shù)是基本的或者指這個(gè)方面適用于本發(fā)明的所有配置。與一方面相關(guān)的說(shuō)明可以適用于所有配置或者一個(gè)或多個(gè)配置。一個(gè)方面可以提供一個(gè)或多個(gè)例子。例中方面的詞組可以表示一個(gè)或多個(gè)方面，反之亦然。例如“實(shí)施例”的詞組并非暗示這種實(shí)施例對(duì)于發(fā)明主題技術(shù)是基本的，或者這種實(shí)施例適用于發(fā)明的主題的所有配置。與實(shí)施例有關(guān)的描述可以適用于所有實(shí)施例或一個(gè)或多個(gè)實(shí)施例。實(shí)施例可以提供一個(gè)或多個(gè)例子。例如實(shí)施例的詞組可以指一個(gè)或多個(gè)實(shí)施例，反之亦然。例如“配置”的詞組并非暗示這種配置對(duì)于發(fā)明主題是基本的或者這種配置適用于發(fā)明主題的所有配置。與配置相關(guān)的描述可以適用于所有的配置，也可以適用于一個(gè)或多個(gè)配置。一個(gè)配置可以提供一個(gè)或多個(gè)例子。這種配置的詞組可以指一個(gè)或多個(gè)配置，反之亦然。在本發(fā)明的一個(gè)方面，當(dāng)動(dòng)作或功能被描述為由某個(gè)項(xiàng)目執(zhí)行(例如，接收、確定、提供、產(chǎn)生、轉(zhuǎn)換、顯示、通知、接收、選擇、控制、發(fā)送、報(bào)告、傳送或任何其它的動(dòng)作或功能)，應(yīng)當(dāng)理解為這種動(dòng)作或功能可以由項(xiàng)目直接或間接完成。一方面，當(dāng)模塊被描述為執(zhí)行動(dòng)作時(shí)，該模塊可以理解為直接執(zhí)行該動(dòng)作。一方面，當(dāng)模塊被描述為執(zhí)行動(dòng)作時(shí)，模塊可以理解為間接執(zhí)行動(dòng)作，例如，通過(guò)推動(dòng)、促進(jìn)或?qū)е逻@種動(dòng)作。—方面，除非另行聲明，所有的措施、數(shù)值、比率、位置、幅度、大小和其它在本說(shuō)明書(shū)中規(guī)定的規(guī)格包括隨后的權(quán)利要求書(shū)，均是近似值而非準(zhǔn)確值。一方面，它們旨在給出與其有關(guān)的功能相一致的合理的范圍，它們?cè)谄湎嚓P(guān)領(lǐng)域中屬于慣例。一方面，術(shù)語(yǔ)“連接”或類(lèi)似術(shù)語(yǔ)可以表示直接連接。另一方面，術(shù)語(yǔ)“連接”或類(lèi)似術(shù)語(yǔ)可以表示間接連接。例如“頂部”、“底部”、“前部”、“后部”及其類(lèi)似用于本發(fā)明的術(shù)語(yǔ)應(yīng)當(dāng)理解為表示隨意的參照而非從重力角度的參照。因此，頂表面、底表面、前表面、后表面在重力參照系中可以表示向上延伸、向下延伸、對(duì)角延伸或水平延伸。各種項(xiàng)目可以不同安排(例如以不同的順序安排或者以不同的方式分割)，這不會(huì)脫離本發(fā)明的范圍。在本發(fā)明的一個(gè)方面，在所附權(quán)利要求書(shū)中引用的元件可以由一個(gè)或多個(gè)模塊或子模塊執(zhí)行。應(yīng)當(dāng)理解，所公開(kāi)的特定順序或步驟層次、操作或處理僅為示意的方式。基于設(shè)計(jì)的參數(shù)選擇，應(yīng)當(dāng)理解到這些特定的順序或步驟層次、操作或處理可以重新安排。一些步驟、操作或處理可以同時(shí)執(zhí)行。所附的方法權(quán)利要求書(shū)以樣本順序描述出各種步驟、操作或處理，并非意在受限于所描述的特定順序或?qū)哟巍?br> 本說(shuō)明書(shū)用于使得本領(lǐng)域技術(shù)人員對(duì)這里所描述的各個(gè)方面進(jìn)行實(shí)踐。本說(shuō)明書(shū)提供了主題技術(shù)的各種例子，而本發(fā)明的主題技術(shù)并非限于這些例子。對(duì)于這些方面的各種修改對(duì)于本領(lǐng)域普通技術(shù)人員而言是明顯的，并且這里所定義的一般原則可以適用于其它方面。一方面，晶體管可以指雙極結(jié)晶體管、場(chǎng)效應(yīng)晶體管或類(lèi)似。一方面，圖7和圖10提供了具有特定數(shù)量的比特、子DAC、開(kāi)關(guān)、放大器、比較器、SAR、DAC、PGA和其它組件的配置的例子。但是，本發(fā)明的主題并不僅限于這些示例性的數(shù)字，而是可以以其它數(shù)量的比特或組件來(lái)實(shí)現(xiàn)。對(duì)于本領(lǐng)域普通技術(shù)人員而言是已知的或者以后成為已知的在本說(shuō)明書(shū)中描述的各個(gè)方面的元件的所有等同的結(jié)構(gòu)和功能在本說(shuō)明書(shū)中作為參考引入，它們包含在權(quán)利要求書(shū)中，另外，這里沒(méi)有公開(kāi)的內(nèi)容意在向公眾開(kāi)放，無(wú)論這樣的披露是否明確地表示在權(quán)利要求書(shū)中。沒(méi)有權(quán)利要求元素基于35 U.S.C.§112第六段的規(guī)定，不需要解釋任何權(quán)利要求元素，除非該元素已經(jīng)使用詞組“用于…….的裝置”明確加以引用，而在方法權(quán)利要求中，則使用詞組“……的步驟”加以引用。另外，就術(shù)語(yǔ)“包括”、“具有”或類(lèi)似術(shù)語(yǔ)而言，當(dāng)這樣的術(shù)語(yǔ)在權(quán)利要求中用作過(guò)渡語(yǔ)時(shí)表示以類(lèi)似于術(shù)語(yǔ)“包括”的解釋方式。本說(shuō)明書(shū)的標(biāo)題、背景、發(fā)明內(nèi)容
和摘要引入本說(shuō)明書(shū)并且作為本說(shuō)明書(shū)的示例而非用于限制本發(fā)明或權(quán)利要求書(shū)的范圍。另外，在詳細(xì)描述中，可以看出，描述提供了示例并且各種特征組合在各個(gè)實(shí)施例中用于對(duì)本發(fā)明進(jìn)行說(shuō)明。這種描述方法不應(yīng)當(dāng)解釋為除了權(quán)利要求書(shū)明確引用的特征之后還需要更多的特征。而是如所附權(quán)利要求所反映的，本發(fā)明的主題少于所描述的單個(gè)配置或操作的所有特征。所附的權(quán)利要求書(shū)引入詳細(xì)描述，每個(gè)權(quán)利要求單 獨(dú)構(gòu)成一個(gè)主題。權(quán)利要求書(shū)并非旨在受限于這里所描述的方面，而是與權(quán)利要求書(shū)的整個(gè)范圍相一致并且包含所有的等同方案。然而，沒(méi)有權(quán)利要求意在包含不符合35 U.S.C.§ 101，102，or 103規(guī)定的主題，并且也不應(yīng)當(dāng)以此方式進(jìn)行解釋。這種主題在這里予以放棄。
權(quán)利要求
1.一種n比特模數(shù)轉(zhuǎn)換器(ADC)電路，用于通過(guò)在多個(gè)逐次逼近循環(huán)中的每個(gè)循環(huán)中對(duì)超過(guò)一個(gè)比特進(jìn)行處理將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)，所述n比特ADC電路包括: n比特?cái)?shù)模(DAC)電路,包括相應(yīng)數(shù)量的電容元件,每個(gè)所述電容元件配置為被預(yù)充電到所述模擬輸入信號(hào)，從而獲得誤差信號(hào)，所述相應(yīng)數(shù)量的電容元件被分組為多個(gè)電容子DAC電路； 多個(gè)比較器，每個(gè)比較器連接到所述電容性子DAC電路中的一個(gè)； 多個(gè)第一開(kāi)關(guān)，配置為在逐次逼近循環(huán)中的一個(gè)或多個(gè)第一循環(huán)期間對(duì)所述電容子DAC進(jìn)行隔離，并且在逐次逼近循環(huán)的一個(gè)或多個(gè)最后循環(huán)期間對(duì)所述電容子DAC進(jìn)行組合；以及 逐次逼近寄存器(SAR)電路，配置為從所述多個(gè)比較器接收輸出信號(hào)，并且生成至少一個(gè)數(shù)字輸出信號(hào)和多個(gè)DAC數(shù)字信號(hào)， 其中，n表示大于I的正整數(shù)。
2.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述誤差信號(hào)包括所述模擬輸入信號(hào)和參考信號(hào)之間的差值。
3.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述相應(yīng)數(shù)量的電容元件基本上等于2\
4.根據(jù)權(quán)利要求1所述的n比特ADC電路，還包括多個(gè)第二開(kāi)關(guān)，每個(gè)所述第二開(kāi)關(guān)配置為實(shí)現(xiàn)所述多個(gè)比較器中的兩個(gè)相鄰比較器的互連。
5.根據(jù)權(quán)利要求1所述的n比特ADC電路，還包括放大器電路，所述放大器電路連接在每個(gè)所述電容子DAC電路的輸出端和所述多個(gè)比較器中相應(yīng)比較器的輸入端之間，其中，每個(gè)所述電容子DAC電路配置為接收一路DAC數(shù)字信號(hào)，并且其中，每個(gè)所述電容子DAC電路的多個(gè)比特小于所述數(shù)字輸出信號(hào)的多個(gè)比特。
6.根據(jù)權(quán)利要求5所述的n比特ADC電路，還包括多個(gè)分流開(kāi)關(guān)，每個(gè)所述分流開(kāi)關(guān)配置為當(dāng)對(duì)應(yīng)的一個(gè)或多個(gè)電容元件被預(yù)充電時(shí)閉合以便將對(duì)應(yīng)的一個(gè)放大器電路的輸入端和輸出端短路，所述多個(gè)分流開(kāi)關(guān)中的每個(gè)分流開(kāi)關(guān)配置為當(dāng)對(duì)應(yīng)的一個(gè)放大器電路的輸入端準(zhǔn)備好進(jìn)行比較時(shí)打開(kāi)以便將對(duì)應(yīng)的一個(gè)放大器電路的輸入端和輸出端相互斷開(kāi)連接。
7.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述SAR電路配置為在一個(gè)或多個(gè)最后循環(huán)之前的循環(huán)期間的每個(gè)逐次逼近循環(huán)計(jì)算一個(gè)以上比特。
8.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，n為8，并且每個(gè)電容子DAC電路包括6比特DAC，并且其中，所述一個(gè)或多個(gè)最后循環(huán)包括逐次逼近循環(huán)的最后兩個(gè)循環(huán)。
9.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述n比特ADC電路配置為在小于8個(gè)循環(huán)中計(jì)算數(shù)字輸出信號(hào)，其中，所述n比特ADC電路配置為在前三個(gè)逐次逼近循環(huán)期間計(jì)算2比特的數(shù)字輸出信號(hào)，并且其中，n為8。
10.根據(jù)權(quán)利要求1所述的n比特ADC電路，其中，所述多個(gè)比較器中的每個(gè)比較器配置為執(zhí)行多次比較，并且其中，一個(gè)或多個(gè)比較器配置為在比較次數(shù)之外額外執(zhí)行一次或多次操作，從而允許所述n比特ADC電路對(duì)于判定誤差具有容忍度，所述判定誤差包括與閥值、偏移電壓、設(shè)置時(shí)間和增益值中至少一個(gè)相關(guān)的判定誤差。
11.一種用于通過(guò)在多個(gè)逐次逼近循環(huán)中的每個(gè)循環(huán)中處理超過(guò)I個(gè)比特而將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的n比特模數(shù)轉(zhuǎn)換器(ADC)電路，所述n比特ADC電路包括: 數(shù)模轉(zhuǎn)換器(DAC)電路，配置為通過(guò)將DAC數(shù)字信號(hào)轉(zhuǎn)換為DAC模擬信號(hào)產(chǎn)生DAC模擬信號(hào)； 輸入電容，配置為被預(yù)充電至所述模擬輸入信號(hào)和所述DAC模擬信號(hào)中的至少一個(gè)；可編程增益放大器(PGA)電路，配置為對(duì)誤差信號(hào)進(jìn)行放大，所述誤差信號(hào)包括模擬輸入信號(hào)和DAC模擬信號(hào)之間之間的差值，其中，所述PGA電路配置為在至少一些逐次逼近循環(huán)期間改變PGA的增益； 多比特閃存ADC電路，配置為將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)；以及逐次逼近寄存器(SAR)電路，配置為在至少一些逐次逼近循環(huán)中使用多比特?cái)?shù)字信號(hào)來(lái)產(chǎn)生DAC數(shù)字信號(hào)和數(shù)字輸出信號(hào)中的至少一個(gè)， 其中，n表示大于I的正整數(shù)。
12.根據(jù)權(quán)利要求11所述的n比特ADC電路，其中，DAC電路包括單個(gè)電荷再分配電容 DAC。
13.根據(jù)權(quán)利要求11所述的n比特ADC電路，還包括多個(gè)開(kāi)關(guān)，用于在所述PGA電路的輸入端提供誤差信號(hào)。
14.根據(jù)權(quán)利要求11所述的n比特ADC電路，還包括控制電路，配置為將控制信號(hào)提供給PGA電路，并且其中，所述PGA電路還配置為響應(yīng)于所述控制信號(hào)改變PGA電路的增益。
15.根據(jù)權(quán)利要求11所述的n比特ADC電路，其中，所述SAR電路配置為在每個(gè)逐次逼近循環(huán)計(jì)算一個(gè)以上比特。
16.根據(jù)權(quán)利要求11所述的n比特ADC電路，其中，所述多比特閃存ADC電路配置為通過(guò)執(zhí)行多次比較來(lái)對(duì)放大后的誤差信號(hào)進(jìn)行轉(zhuǎn)換，并且其中，所述多比特閃存ADC電路還配置為通過(guò)在上述比較次數(shù)之外額外執(zhí)行一次或多次比較以允許n比特ADC電路對(duì)判定誤差具有容忍度，所述判定誤差包括與閥值、偏移電壓、設(shè)置時(shí)間、增益值中的至少一個(gè)相關(guān)聯(lián)的判定誤差。
17.一種將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的方法，包括以下步驟: 操作逐次逼近模數(shù)轉(zhuǎn)換器(ADC)電路在每個(gè)循環(huán)中處理一個(gè)以上比特，所述循環(huán)為逐次逼近循環(huán)，所述操作包括: 在一個(gè)或多個(gè)第一循環(huán)期間操作ADC電路的電容數(shù)模(DAC)陣列作為多個(gè)分解后的電容子DAC電路；以及 在一個(gè)或多個(gè)最后循環(huán)期間將所述電容DAC陣列的多個(gè)分解后的電容子DAC電路進(jìn)行結(jié)合。
18.根據(jù)權(quán)利要求17所述的方法，其中，操作逐次逼近ADC電路的步驟包括執(zhí)行多次比較以便減少判定誤差，其中，比較的次數(shù)大于比較的最小次數(shù)，其中，比較的最小次數(shù)為(2P) - 1，其中，p為每個(gè)循環(huán)的比特?cái)?shù)，其中p為大于I的整數(shù)。
19.根據(jù)權(quán)利要求18所述的方法，其中，操作逐次逼近ADC電路的步驟包括產(chǎn)生誤差信號(hào)，所述誤差信號(hào)包括模 擬輸入信號(hào)和與一個(gè)循環(huán)相關(guān)聯(lián)計(jì)算的信號(hào)之間的差值，還包括在至少一次比較中利用所述誤差信號(hào)， 其中，比較的最小次數(shù)與第一數(shù)量的誤差信號(hào)分割間隔相關(guān)，其中，比較的次數(shù)與第二數(shù)量的誤差信號(hào)分割間隔相關(guān)聯(lián)，其中，所述第二數(shù)量的誤差信號(hào)分割間隔大于所述第一數(shù)量的誤差信號(hào)分割間隔。
20.一種將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的方法，包括: 操作逐次逼近模數(shù)轉(zhuǎn)換器(ADC)電路在每個(gè)循環(huán)中處理一個(gè)以上比特，所述循環(huán)為逐次逼近循環(huán)，操作步驟包括: 將第一數(shù)字信號(hào)轉(zhuǎn)換為第一模擬信號(hào)； 放大誤差信號(hào)，所述誤差信號(hào)包括模擬輸入信號(hào)和第一模擬信號(hào)之間的差值； 將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)；以及 基于所述多比特?cái)?shù)字信號(hào)在至少一些循環(huán)中產(chǎn)生數(shù)字信號(hào)和數(shù)字輸出信號(hào)中的至少一個(gè)， 其中，在至少一 些循環(huán)中與放大操作相關(guān)的增益被增加。
21.根據(jù)權(quán)利要求20所述的方法，其中，將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)的步驟包括執(zhí)行多次操作，并且其中，將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)的步驟包括執(zhí)行額外的比較以便減少判定誤差。
22.一種用于在多個(gè)循環(huán)中將模擬輸入信號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的模數(shù)轉(zhuǎn)換器(ADC)電路，包括: 數(shù)模(DAC)電路,包括相應(yīng)數(shù)量的電容元件,所述電容元件配置為進(jìn)行預(yù)充電,所述相應(yīng)數(shù)量的電容元件被分組為多個(gè)電容子DAC電路； 多個(gè)比較器，連接到所述電容子DAC電路； 多個(gè)第一開(kāi)關(guān)，配置為在最后部分循環(huán)期間對(duì)所述電容子DAC電路進(jìn)行結(jié)合；以及處理電路，配置為從至少一些比較器接收輸出信號(hào)，并且產(chǎn)生數(shù)字輸出信號(hào)和一個(gè)或多個(gè)數(shù)字信號(hào)中的至少一個(gè)。
23.一種用于在多個(gè)循環(huán)中將模擬輸入號(hào)轉(zhuǎn)換為數(shù)字輸出信號(hào)的模數(shù)轉(zhuǎn)換器(ADC)電路，所述ADC電路包括: 數(shù)模轉(zhuǎn)換器(DAC)電路，配置為將DAC數(shù)字信號(hào)轉(zhuǎn)換為DAC模擬信號(hào)； 電容器，配置為預(yù)充電至模擬輸入信號(hào)和DAC模擬信號(hào)中的至少一個(gè)； 放大器電路，配置為對(duì)誤差信號(hào)進(jìn)行放大； 多比特ADC電路，配置為將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)；以及 處理電路，配置為使用多比特?cái)?shù)字信號(hào)來(lái)產(chǎn)生DAC數(shù)字信號(hào)和數(shù)字輸出信號(hào)中的至少一個(gè)。
全文摘要
本發(fā)明提供用于通過(guò)在多個(gè)逐次逼近循環(huán)中的每個(gè)循環(huán)中處理一個(gè)以上比特來(lái)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信的例子。系統(tǒng)可以包括電容子DAC電路和比較器。開(kāi)關(guān)可以在一個(gè)或多個(gè)第一循環(huán)期間隔離電容子DAC電路，并且在一個(gè)或多個(gè)最后循環(huán)期間結(jié)合這些子DAC電路。逐次逼近寄存器(SAR)可以生成數(shù)字輸出信號(hào)或DAC數(shù)字信號(hào)。在另一個(gè)例子中，系統(tǒng)可以包括DAC電路。輸入電容可以預(yù)充電至模擬輸入信號(hào)和DAC模擬信號(hào)民中的至少一個(gè)。可編程增益放大器可以放大誤差信號(hào)。多比特ADC可以將放大后的誤差信號(hào)轉(zhuǎn)換為多比特?cái)?shù)字信號(hào)。SAR可以使用多比特?cái)?shù)字信號(hào)來(lái)生成DAC數(shù)字信號(hào)或數(shù)字輸出信號(hào)。
文檔編號(hào)H03M1/28GK103078642SQ201210417548
公開(kāi)日2013年5月1日 申請(qǐng)日期2012年10月26日 優(yōu)先權(quán)日2011年10月26日
發(fā)明者奧利維耶尼斯, 阿秋翁 申請(qǐng)人:商升特公司