專利名稱：一種基于fpga的可編程精確時鐘電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于一種時鐘電路，特別是一種基于FPGA的可編程精確時鐘電路。
背景技術(shù)：
時鐘源是雷達(dá)、通信、測試儀器等電子系統(tǒng)實(shí)現(xiàn)的關(guān)鍵，很多現(xiàn)代電子設(shè)備和系統(tǒng)功能的實(shí)現(xiàn)都直接依賴所用的時鐘源的性能。通常數(shù)字系統(tǒng)利用片外石英晶體振蕩器來得到時鐘源信號，石英晶振擁有優(yōu)越的電壓和溫度特性，能夠穩(wěn)定地工作，但難以集成到芯片內(nèi)部，且增加了器件成本，阻礙了芯片的高度集成化。目前從片外晶體振蕩器得到的時鐘頻率都是固定的，只有通過DDS或PLL等電路才能改變頻率。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種無晶振的時鐘電路，這種電路能實(shí)現(xiàn)頻率達(dá)吉赫茲的時鐘，適用于數(shù)字電路中的各種時鐘需求。實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為一種基于FPGA的可編程精確時鐘電路，包括振蕩單元及可編程延時單元，振蕩單元的輸出信號經(jīng)過可編程延時單元的延時再輸入振蕩單元；振蕩單元由2個D觸發(fā)器及2個非門構(gòu)成，完成輸出時鐘信號的翻轉(zhuǎn)；振蕩單元中第一 D觸發(fā)器I的輸出Q接可編程延時單元的輸入端，可編程延時單元的輸出接第二 D觸發(fā)器2的置位端SET，并經(jīng)過一個非門接第二 D觸發(fā)器2的復(fù)位端CLR，第二 D觸發(fā)器2的輸出Q為輸出時鐘，同時第二 D觸發(fā)器2的輸出Q接入第一 D觸發(fā)器I的復(fù)位端，并經(jīng)過一個非門接第一D觸發(fā)器I的置位端；可編程延時單元由若干個二選一選擇器及基本延時單元構(gòu)成，二選一選擇器的一個選擇輸入端接基本延時單兀的輸出端，另一個選擇輸入端與基本延時單元的輸入端相連，直接作為可編程延時單元的輸入端；采用布局布線約束技術(shù)將振蕩單元及可編程延時單元約束在FPGA內(nèi)部相鄰的查找表內(nèi)，使時鐘周期精確可控。非門及二選一選擇器由FPGA查找表實(shí)現(xiàn)，從而實(shí)現(xiàn)系統(tǒng)延時時間最小。所述基本延時單元由FPGA的查找表實(shí)現(xiàn)，可實(shí)現(xiàn)信號的納秒級精確延時?？删幊萄訒r單元可進(jìn)行拓展，即改變二選一選擇器與基本延時單元的個數(shù)。本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn)(I)基于FPGA的可編程精確時鐘電路可精確設(shè)置頻率達(dá)吉赫茲的時鐘；(2)節(jié)省FPGA資源。利用基于FPGA的可編程精確時鐘電路來取代片外的晶振，可降低系統(tǒng)的成本，提高系統(tǒng)的集成度。


圖1是時鐘電路的總體結(jié)構(gòu)。圖2是振蕩單元電路。圖3是二選一選擇器。圖4是非門。
圖5是基本延時單元。圖6是可編程延時單元。
具體實(shí)施例方式本發(fā)明一種基于FPGA的可編程精確時鐘電路，包括振蕩單元和可編程延時單元，所描述的振蕩單元由2個D觸發(fā)器及2個非門構(gòu)成，實(shí)現(xiàn)輸出時鐘信號的翻轉(zhuǎn)；所描述的可編程延時單元由若干個二選一選擇器及基本延時單元構(gòu)成，并使用布局布線約束技術(shù)，使時鐘周期精確可控。所描述的基本延時單元由FPGA的查找表實(shí)現(xiàn)，能夠延時固定的時間。可實(shí)現(xiàn)納秒級精確延時。所描述的二選一選擇器及非門由FPGA的查找表實(shí)現(xiàn)，從而實(shí)現(xiàn)系統(tǒng)的延時時間最小。所描述的可編程延時單元由若干個二選一選擇器及基本延時單元構(gòu)成，二選一選擇器選擇是否經(jīng)過基本延時單元，可實(shí)現(xiàn)輸出不同周期的時鐘信號。所描述的布局布線約束技術(shù)使延時電路的陣列結(jié)構(gòu)固定在FPGA內(nèi)部，使用布局布線約束技術(shù)使延時精度可控。本時鐘電路可對可編程延時單元進(jìn)行拓展，比如增加二選一選擇器和基本延時單元的個數(shù)，來實(shí)現(xiàn)各種周期時鐘信號。為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明確，以下參照附圖對本發(fā)明進(jìn)一步詳細(xì)說明。本發(fā)明提供了一種基于FPGA的可編程精確時鐘電路，由振蕩單元和可編程延時單元組成，具體結(jié)構(gòu)如圖1所示。圖1所示的時鐘電路能實(shí)現(xiàn)頻率達(dá)吉赫茲的時鐘，本發(fā)明以圖1所示結(jié)構(gòu)為例，說明發(fā)明的具體實(shí)施方式
。其中振蕩單元產(chǎn)生振蕩信號，可編程延時單元確定時鐘的周期。下面對各部分結(jié)構(gòu)進(jìn)行詳細(xì)介紹
振蕩單元，如圖2所示，由2個D觸發(fā)器及2個非門組成。振蕩單元D觸發(fā)器I的輸出Q接可編程延時單元的輸入端，可編程延時單元的輸出接D觸發(fā)器2的置位端(SET)，并經(jīng)過一個非門接D觸發(fā)器2的復(fù)位端(CLR)，D觸發(fā)器2的輸出Q為輸出時鐘，同時D觸發(fā)器2的輸出Q接入D觸發(fā)器I的復(fù)位端，并經(jīng)過一個非接D觸發(fā)器I的置位端。二選一選擇器，如圖3所示，由FPGA內(nèi)部的查找表實(shí)現(xiàn)，對其編程使A0、A1端為信號輸入端，分別連接經(jīng)過延時與未經(jīng)過延時的信號，A3端為信號選擇控制端，可選擇從Al或A2輸入的信號，信號經(jīng)過查找表后從O端輸出。非門，如圖4所示，由FPGA內(nèi)部的查找表實(shí)現(xiàn)，對其編程使A1、A2、A3端輸入為0，信號從AO端輸入,經(jīng)過查找表后從O端輸出相反值?；狙訒r單元，如圖4所示，由FPGA內(nèi)部的查找表實(shí)現(xiàn)，對其編程使Al、A2、A3端輸入為O,信號從AO端輸入,經(jīng)過查找表后延時，從O端輸出。信號經(jīng)過查找表后延時最小延時時間，不同型號的FPGA芯片，最小延時時間略有差異?？删幊萄訒r單元，如圖5所示，由若干個二選一選擇器及基本延時單元構(gòu)成。信號從S端輸入可編程延時單元，從S_delay端輸出，可通過編程選擇經(jīng)過基本延時單元的個數(shù)，每經(jīng)過一個基本延時單元就會延時最小延時時間，若不通過基本延時單元則延時系統(tǒng)最小延時，連續(xù)通過η個基本延時單元就會延時η個最小延時時間加上系統(tǒng)最小延時。通過對二選一選擇器分別實(shí)現(xiàn)不同時間的延時，最終輸出時鐘信號的周期就是2倍的延時時間。通過布局布線技術(shù)，將振蕩單元、延時單元分別固定在FPGA內(nèi)部相鄰的查找表單元中，使延時精度可控。

可編程延時單元拓展，如圖5所示，該電路由η個二選一選擇器和基本延時單元構(gòu)成，設(shè)計時選取不同的η，最終的時鐘信號將會有不同的最小周期和最大周期。經(jīng)實(shí)驗(yàn)，選取η為20的時候，經(jīng)編程可實(shí)現(xiàn)8ns到16ns周期的時鐘。
權(quán)利要求
1.一種基于FPGA的可編程精確時鐘電路，其特征在于包括振蕩單元及可編程延時單元，振蕩單元的輸出信號經(jīng)過可編程延時單元的延時再輸入振蕩單元；振蕩單元由2個D觸發(fā)器及2個非門構(gòu)成，完成輸出時鐘信號的翻轉(zhuǎn)；振蕩單元中第一 D觸發(fā)器[I]的輸出Q接可編程延時單元的輸入端，可編程延時單元的輸出接第二 D觸發(fā)器[2]的置位端SET，并經(jīng)過一個非門接第二 D觸發(fā)器[2]的復(fù)位端CLR，第二 D觸發(fā)器[2]的輸出Q為輸出時鐘，同時第二 D觸發(fā)器[2]的輸出Q接入第一 D觸發(fā)器[1]的復(fù)位端，并經(jīng)過一個非門接第一D觸發(fā)器[I]的置位端；可編程延時單元由若干個二選一選擇器及基本延時單元構(gòu)成，二選一選擇器的一個選擇輸入端接基本延時單兀的輸出端，另一個選擇輸入端與基本延時單兀的輸入端相連，直接作為可編程延時單元的輸入端；采用布局布線約束技術(shù)將振蕩單元及可編程延時單元約束在FPGA內(nèi)部相鄰的查找表內(nèi)，使時鐘周期精確可控。
2.根據(jù)權(quán)利要求1所描述的基于FPGA的可編程精確時鐘電路，其特征在于非門及二選一選擇器由FPGA查找表實(shí)現(xiàn)，從而實(shí)現(xiàn)系統(tǒng)延時時間最小。
3.根據(jù)權(quán)利要求1所描述的基于FPGA的可編程精確時鐘電路，其特征在于所述基本延時單元由FPGA的查找表實(shí)現(xiàn)，可實(shí)現(xiàn)信號的納秒級精確延時。
4.根據(jù)權(quán)利要求1所描述的基于FPGA的可編程精確時鐘電路，其特征在于可編程延時單元可進(jìn)行拓展，即改變二選一選擇器與基本延時單元的個數(shù)。
全文摘要
本發(fā)明公開了一種基于FPGA的可編程精確時鐘電路。時鐘電路由振蕩單元及可編程延時單元組成。振蕩單元由2個D觸發(fā)器及2個非門構(gòu)成，完成輸出時鐘信號的翻轉(zhuǎn)；可編程延時單元由若干個二選一選擇器及基本延時單元級聯(lián)構(gòu)成，并使用布局布線約束技術(shù)，使時鐘周期精確可控。本發(fā)明通過編程可產(chǎn)生頻率達(dá)吉赫茲的時鐘，并使用FPGA設(shè)計實(shí)現(xiàn)，具有很高的精確度、較強(qiáng)的通用性和適用性。
文檔編號H03K19/173GK103036555SQ20121048165
公開日2013年4月10日 申請日期2012年11月23日 優(yōu)先權(quán)日2012年11月23日
發(fā)明者李洪濤, 朱曉華, 洪弘, 陳誠 申請人:南京理工大學(xué)