一種基于fgpa的高性能查找表電路的制作方法
【專利摘要】本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，具體為一種基于FPGA的高性能查找表電路。本發(fā)明采用邏輯門單元和傳輸門混合設(shè)計(jì)；以4輸入查找表電路為例，由三個(gè)反相器，2個(gè)CMOS傳輸門以及一個(gè)與非門組成。本發(fā)明將電路關(guān)鍵路徑上的傳輸管由4級(jí)減到2級(jí)，極大的降低了關(guān)鍵路徑的延時(shí)；采用低閾值CMOS傳輸門，避免閾值損失造成的延時(shí)不對(duì)稱，從而降低對(duì)后續(xù)時(shí)序電路設(shè)計(jì)的困難；將CMOS傳輸管中的PMOS和NMOS管的尺寸設(shè)計(jì)為相同，使傳輸管部分PMOS管的面積減小50%。本發(fā)明通過(guò)對(duì)電路架構(gòu)的改進(jìn)，在速度、功耗和面積三方面的性能上都有明顯的提高，使得在查找表邏輯所支持的可編程邏輯資源能有更加廣泛的運(yùn)用。
【專利說(shuō)明】—種基于FGPA的高性能查找表電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于FPGA電路【技術(shù)領(lǐng)域】，具體涉及一種高性能的查找表電路。
技術(shù)背景
[0002]作為被廣泛應(yīng)用于集成電路設(shè)計(jì)和驗(yàn)證的FPGA，由于其強(qiáng)大的可編程特性以及不斷加入Block RAM、DSP、高速IO以及PLL等IP核而逐漸強(qiáng)大的備選功能系統(tǒng)，使得其在今后的集成電路設(shè)計(jì)領(lǐng)域占有舉足輕重的地位。但是隨著工藝尺寸的不斷減小，數(shù)字集成電路的規(guī)模越來(lái)越大，功能集成度的要求和芯片性能的要求也越來(lái)越高。為了能對(duì)功能更全面、性能要求更高的設(shè)計(jì)進(jìn)行驗(yàn)證，F(xiàn)PGA經(jīng)過(guò)幾十年的發(fā)展，結(jié)構(gòu)已經(jīng)發(fā)生了較大的變化，規(guī)模也增加了幾個(gè)數(shù)量級(jí)，應(yīng)用范圍也越來(lái)越廣，F(xiàn)PGA的設(shè)計(jì)在追求更完善的存儲(chǔ)、運(yùn)算、通信功能的同時(shí)，對(duì)性能的不斷提升確是又一個(gè)不容忽視的挑戰(zhàn)。
[0003]FPGA是一種能根據(jù)位流信息來(lái)配置內(nèi)部編程點(diǎn)實(shí)現(xiàn)任意輸入函數(shù)發(fā)生并將其構(gòu)成各種組合或者時(shí)序邏輯電路的陣列，而能實(shí)現(xiàn)各種函數(shù)發(fā)生功能的單元，可編程邏輯塊，正是這個(gè)現(xiàn)場(chǎng)可編程門陣列的核心和重要組成部分。典型的可編程邏輯塊(以下簡(jiǎn)稱CLB)主要是由三部分組成:查找表電路、觸發(fā)器電路和其他組合邏輯電路。觸發(fā)器電路是為實(shí)現(xiàn)時(shí)序邏輯提供的時(shí)序單元，而其他組合邏輯則是配合查找表電路實(shí)現(xiàn)一些輸入較少的組合邏輯，比如，2輸入與邏輯、2輸入異或邏輯。而實(shí)現(xiàn)任意輸入的函數(shù)發(fā)生功能的單元?jiǎng)t是查找表電路。所以，對(duì)查找表電路的優(yōu)化，在速度、功耗、面積等方面各項(xiàng)性能的提升對(duì)實(shí)現(xiàn)高速低功耗的FPGA有著重要意義。
[0004]查找表電路通常由4到6個(gè)用戶輸入、相應(yīng)的譯碼電路和SRAM存儲(chǔ)點(diǎn)構(gòu)成，可以實(shí)現(xiàn)任意的4到6輸入I輸出的組合邏輯或ROM功能；在FPGA過(guò)去的發(fā)展中，查找表的結(jié)構(gòu)有幾種，圖1為一個(gè)三輸入的查找表結(jié)構(gòu)，是一種由NMOS傳輸管做成的八選一的譯碼器，傳輸管的數(shù)量是以二進(jìn)制樹的拓?fù)浣Y(jié)構(gòu)展開的。隨著查找表輸入端數(shù)目的增加，其電路規(guī)模將按2k規(guī)律急劇增加，因此高輸入查找表電路并不具備實(shí)用價(jià)值。圖2為基于CMOS傳輸管的查找表結(jié)構(gòu)，可以避免使用NMOS單管傳輸造成的閾值損失問(wèn)題，但通常Q端要驅(qū)動(dòng)很大的負(fù)載(可編程互連線)，所以最后一級(jí)的反相器通常做得很大，加上多級(jí)級(jí)聯(lián)的CMOS傳輸門，使SRAM輸出的反相器的負(fù)載很大，這樣會(huì)極大的增加電路的延時(shí)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種能夠降低查找表電路級(jí)數(shù)、減小關(guān)鍵路徑延時(shí)、降低漏電電流，從而解決上升下降時(shí)間不對(duì)稱等問(wèn)題的基于FPGA的查找表電路。
[0006]本發(fā)明提供的基于FPGA的查找表電路(即FPGA中可編程邏輯塊(ConfigurationLogic Block,簡(jiǎn)稱CLB)中的查找表電路)，通過(guò)改進(jìn)查找表電路的結(jié)構(gòu)、采用低閾值管構(gòu)成的CMOS傳輸管，并且優(yōu)化MOS管尺寸，來(lái)降低查找表電路級(jí)數(shù)，減小關(guān)鍵路徑延時(shí)，降低漏電電流，解決上升下降時(shí)間不對(duì)稱等問(wèn)題，使得FPGA中查找表電路能夠支持更加高性能的數(shù)字電路設(shè)計(jì)和驗(yàn)證。[0007]本發(fā)明設(shè)計(jì)的查找表電路，采用邏輯門單元和CMOS傳輸管混合設(shè)計(jì)。以 4輸入查找表為例，由一級(jí)反相器、一級(jí)緩沖器、兩級(jí)CMOS低閾值傳輸管以及一 個(gè)與非門組成。如圖3所示，由兩個(gè)反相器構(gòu)成的緩沖器116設(shè)置于查找表輸 出端Q前，一級(jí)反相器10?115,設(shè)置于查找表的數(shù)據(jù)存儲(chǔ)單兀SRAM的反相輸出
P0?后；兩級(jí)CMOS低閾值傳輸管C(TC15和C16?C19分別設(shè)置于一級(jí)反相器I(Tll5后
和緩沖器116前。一級(jí)與非門輸出設(shè)置于CMOS低閾值傳輸管的控制端。
[0008]設(shè)：P0、P1?P15代表16個(gè)SRAM編程點(diǎn)的存儲(chǔ)值，但是編程點(diǎn)的值都是從SRAM
的反相端輸出端，即兩?MI ;A1、A2、A3、A4代表查找表的4個(gè)函數(shù)輸入端，A1B、A2B、A3B、
A4B依次代表查找表的4個(gè)函數(shù)輸入端A1、A2、A3、A4取反之后的信號(hào)，Q是查找表輸出端； 對(duì)輸入AfA4的譯碼采用兩位譯碼的方式，即查找表的函數(shù)輸入端A1、A2，以及取反之后的 信號(hào)A1B和A2B的組合經(jīng)過(guò)一個(gè)與門實(shí)現(xiàn)對(duì)第一級(jí)CMOS低閾值傳輸管電路C(TC15的控制， 查找表的函數(shù)輸入端A3、A4，以及取反之后的信號(hào)A3B和A4B的組合經(jīng)過(guò)一個(gè)與門實(shí)現(xiàn)對(duì) 第二級(jí)CMOS低閾值傳輸管電路C16?C19的控制；其中，CMOS低閾值傳輸管C(TC19是由低 閾值NM0S管和PM0S并聯(lián)而成，并且NM0S管和PM0S管尺寸相同。最后，SRAM存儲(chǔ)的值經(jīng)
過(guò)反相端輸出兩?FM,經(jīng)過(guò)1級(jí)反相器I(TI15和1級(jí)緩沖器116 (緩沖器116由2個(gè)反
相器組成)，2級(jí)CMOS低閾值傳輸管C(TC15、C16飛19，最終到達(dá)查找表輸出端Q。
[0009]在電路設(shè)計(jì)上考慮到了一種將本設(shè)計(jì)擴(kuò)展為帶控制功能的查找表電路的設(shè)計(jì)方 法。當(dāng)查找表電路中出現(xiàn)一個(gè)置位信號(hào)時(shí)，傳統(tǒng)的方法如圖5中在Q端加入一個(gè)與門E1實(shí) 現(xiàn)置位功能，而本設(shè)計(jì)則是將圖3中的一個(gè)反相器115改為一個(gè)如圖4中的與非門D1，將 置位信號(hào)加入到與門的一個(gè)輸入端。這樣只要A4?A1輸入為全1從而R1=1、R5=1選通C15 和C16兩個(gè)CMOS傳輸管，則置位信號(hào)SET即可對(duì)輸出端Q進(jìn)行置位了。本設(shè)計(jì)相比于圖5 的傳統(tǒng)加入控制信號(hào)的方法減少了關(guān)鍵路徑上一級(jí)與門的延時(shí)。
[0010]設(shè)計(jì)的速度優(yōu)化說(shuō)明
本設(shè)計(jì)的查找表電路中，對(duì)于速度優(yōu)化的考慮有以下幾個(gè)方面：
(1)在電路結(jié)構(gòu)上，改變了傳統(tǒng)的對(duì)4位輸入按位譯碼的方式，本發(fā)明變?yōu)榱藢?duì)4位輸 入按兩位譯碼的方式。具體來(lái)說(shuō)，傳統(tǒng)的譯碼方式是逐個(gè)根據(jù)A1到A4的0/1的值控制傳 輸管的開關(guān)，總共需要進(jìn)行4級(jí)傳輸管譯碼來(lái)完成相應(yīng)的函數(shù)發(fā)生。而本發(fā)明則是同時(shí)考 慮兩位地址，用與非門進(jìn)行一次初步譯碼，再將初步譯碼后的值來(lái)控制CMOS傳輸管，實(shí)現(xiàn) SRAM數(shù)據(jù)的選擇，這時(shí)，數(shù)據(jù)只需要經(jīng)過(guò)兩級(jí)CMOS傳輸管即可輸出。從而將關(guān)鍵路徑上的 傳輸管從4級(jí)降低為2級(jí)，這減小了關(guān)鍵路徑延時(shí)，提高了查找表的速度。
[0011](2)在電路設(shè)計(jì)時(shí)，考慮到CMOS傳輸門在多級(jí)級(jí)聯(lián)時(shí)驅(qū)動(dòng)能力會(huì)存在很大的問(wèn) 題，從而影響到數(shù)據(jù)傳輸速度。所以需要在關(guān)鍵路徑上插入了反相器以提高驅(qū)動(dòng)能力，但是 反相器是會(huì)改變信號(hào)極性的，所以必須成對(duì)插入。為了減小多級(jí)反相器所造成的延遲，本發(fā)
明在SRAM存儲(chǔ)點(diǎn)的輸出，采用從反相端輸出，即兩到輸出。相反如果從SRAM存儲(chǔ)點(diǎn)的
正相端輸出（P0到P15)的話，則數(shù)據(jù)傳輸路徑上就需要4級(jí)反相器。通過(guò)從SRAM反相端輸出這樣的設(shè)計(jì)，可以減少一級(jí)數(shù)據(jù)傳輸路徑的一級(jí)反相器，提高數(shù)據(jù)從存儲(chǔ)單元到Q的延時(shí)，對(duì)查找表的速度做到一定的提高。
[0012](3)在電路設(shè)計(jì)上，在考慮到反相器可以解決CMOS傳輸管驅(qū)動(dòng)能力弱這個(gè)問(wèn)題的同時(shí)，還有一個(gè)擴(kuò)展應(yīng)用，對(duì)比圖4和圖5。當(dāng)查找表電路中出現(xiàn)一個(gè)置位信號(hào)時(shí)，如果將置位信號(hào)單獨(dú)以一級(jí)與門/或門加入到Q端，這樣會(huì)增加一級(jí)關(guān)鍵路徑延時(shí)。本發(fā)明的考慮，若要將使能信號(hào)并入某一個(gè)反相器，那么會(huì)選擇并入第一個(gè)反相器，因?yàn)?，Q端的一級(jí)緩沖器由于考慮到后續(xù)電路可能有大的負(fù)載，那么尺寸會(huì)設(shè)計(jì)的比較大，所以并入最后一級(jí)緩沖器會(huì)造成面積的大大增加。而第一級(jí)反相器的負(fù)載很小，尺寸也就很小，那么將其做成一個(gè)與門或者或門將控制信號(hào)并入，不僅可以減小一級(jí)門級(jí)延遲，也可以做到面積只有少量的增加。只是當(dāng)置位信號(hào)有效時(shí)，4輸入端就應(yīng)該為某個(gè)固定的值以保證置位信號(hào)傳輸?shù)絈端。
[0013](4)在CMOS傳輸管的設(shè)計(jì)時(shí)，本發(fā)明采用低閾值管，這樣數(shù)據(jù)傳輸延時(shí)可以做到一定的減小，但是對(duì)漏電的影響卻是很小的，不會(huì)造成功耗的增加。
[0014]設(shè)計(jì)的功耗和面積優(yōu)化說(shuō)明
本設(shè)計(jì)的查找表電路中，對(duì)功耗和面積的優(yōu)化的考慮有以下幾個(gè)方面:
(I)在電路結(jié)構(gòu)上，與圖2對(duì)比，本發(fā)明選用CMOS傳輸管電路而不是NMOS傳輸管，避免了由NMOS傳輸管的閾值損失而造成的信號(hào)延時(shí)不對(duì)稱的問(wèn)題和漏電引起的功耗增加的問(wèn)題。
[0015](2)在尺寸設(shè)計(jì)上，一般來(lái)說(shuō)，CMOS傳輸管的PMOS尺寸會(huì)是NMOS管的2?3倍，以使得電路的上升和下降時(shí)間保持對(duì)稱，但這樣會(huì)大大地增加查找表的版圖面積。由于Q端加入了一級(jí)緩沖器116，如圖3，我們可以不用保證電路的上升下降時(shí)間的對(duì)稱問(wèn)題，而把PMOS和NMOS的尺寸做到一樣大。這樣極大的減小了查找表的面積。
[0016]技術(shù)效果
本發(fā)明通過(guò)改進(jìn)查找表電路的結(jié)構(gòu)、采用低閾值管構(gòu)成的CMOS傳輸管并且優(yōu)化MOS管尺寸的方法，設(shè)計(jì)出了一種高性能查找表電路。速度上，在65nm SMIC工藝下，該查找表電路的延時(shí)可以達(dá)到只有0.22ns;在250MHZ工作頻率下，動(dòng)態(tài)漏電流可以只有82.5uA。面積上，對(duì)晶體管尺寸的優(yōu)化，使得PMOS管所占的面積縮小了 30%到50%。
【專利附圖】

【附圖說(shuō)明】
[0017]圖1三輸入查找表結(jié)構(gòu)。
[0018]圖2基于CMOS傳輸管的查找表結(jié)構(gòu)。
[0019]圖3本發(fā)明的查找表結(jié)構(gòu)。
[0020]圖4置位信號(hào)嵌入反相器的查找表結(jié)構(gòu)。
[0021]圖5置位信號(hào)加入單獨(dú)一級(jí)邏輯門的查找表結(jié)構(gòu)。
[0022]圖6SRAM存儲(chǔ)單元結(jié)構(gòu)。
【具體實(shí)施方式】
[0023]以4輸入查找表為例，如圖3，通過(guò)按Al到A4四位地址的邏輯值來(lái)控制CMOS傳輸門的開關(guān)，使得SRAM端到Q端出現(xiàn)一條導(dǎo)通路徑，從而Q端輸出所需要實(shí)現(xiàn)的函數(shù)值。[0024]原理上，16個(gè)SRAM編程點(diǎn)就構(gòu)成了任意4輸入組合邏輯的真值表。以查找表實(shí)現(xiàn)一個(gè)4輸入異或邏輯為例，4個(gè)輸入信息與16個(gè)編程點(diǎn)的存儲(chǔ)信息如表1，當(dāng)有效的Al到A4輸入時(shí)，Q才輸出對(duì)應(yīng)的SRAM的存儲(chǔ)點(diǎn)的值。
[0025]FPGA中查找表的功能實(shí)現(xiàn)過(guò)程如下:
首先，在FPGA下載位流的過(guò)程中，就會(huì)通過(guò)字線和位線對(duì)設(shè)計(jì)會(huì)使用到的查找表的這16個(gè)存儲(chǔ)點(diǎn)進(jìn)行寫入，SRAM存儲(chǔ)單元結(jié)構(gòu)如圖6。
[0026]下載完成后，如圖3，16個(gè)SRAM單元這時(shí)按位存儲(chǔ)著待實(shí)現(xiàn)函數(shù)的真值表的值，SRAM單元的正相輸出端是PO到P15，SRAM單元的反相輸出端即是兩到FiS。
[0027]這時(shí)，在Af A4端加入不同的值，會(huì)導(dǎo)致打開不同的CMOS傳輸管，從而Q端將輸出導(dǎo)通的CMOS管所在路徑上的SRAM的值。例如圖3中，當(dāng)A1A2A3A4=0011時(shí)，
R1=R2=R3=0, R4=l，這使得由R4控制的CMOS傳輸管打開，從而兩的值和Ρ?3的值可以傳過(guò)
第一級(jí)CMOS傳輸管。由于A3A4=11，所以R6=R7=R8=0，R5=l，這使得由R5控制的CMOS傳輸
管打開，將傳過(guò)第一級(jí)的FTI的值傳到最后兩級(jí)反相器最終到達(dá)Q端輸出，而由于R8=0，R8
控制的CMOS傳輸管關(guān)閉，使得已經(jīng)通過(guò)第一級(jí)傳輸管的兩的值不能到達(dá)Q端輸出。這樣就實(shí)現(xiàn)了一個(gè)查找表邏輯。
[0028]另外，如果電路中需要加入置位信號(hào)等擴(kuò)展功能的邏輯，圖5說(shuō)明了在電路中加入置位功能的傳統(tǒng)方式。而本發(fā)明的方法是，如圖4，將數(shù)據(jù)通路上第一個(gè)反相器改為一個(gè)與非門。當(dāng)置位信號(hào)有效(O有效)時(shí)，將查找表的4個(gè)輸入Al到A4的值全置為1，則將置位信號(hào)所在的通路選通，數(shù)據(jù)輸出端Q則被置為I。這樣就實(shí)現(xiàn)了支持置位等擴(kuò)展功能的查找表邏輯。表1為4輸入異或邏輯與編程點(diǎn)SRAM值。
[0029]表1
【權(quán)利要求】
1.一種基于FPGA的高性能查找表電路，其特征在于采用邏輯門單元和CMOS傳輸管混合設(shè)計(jì)，對(duì)于4輸入查找表，由一級(jí)反相器、一級(jí)緩沖器、兩級(jí)CMOS低閾值傳輸管以及一個(gè)與非門組成；其中，所述一級(jí)緩沖器(116)由兩個(gè)反相器構(gòu)成，設(shè)置于查找表輸出端Q前；一級(jí)反相器(Ι0-Ι15)，設(shè)置于查找表的數(shù)據(jù)存儲(chǔ)單元SRAM的反相輸出兩~MS后；兩級(jí)CMOS低閾值傳輸管(C(TC15和C16~C19)分別設(shè)置于一級(jí)反相器(Ι0-?15)后和緩沖器(116)前；一級(jí)與非門輸出設(shè)置于CMOS低閾值傳輸管的控制端；設(shè):P0、Pl~P15代表16個(gè)SRAM編程點(diǎn)的存儲(chǔ)值，但是編程點(diǎn)的值都是從SRAM的反相端輸出端，即兩~M5 ;A1、A2、A3、A4代表查找表的4個(gè)函數(shù)輸入端，A1B、A2B、A3B、A4B依次代表查找表的4個(gè)函數(shù)輸入端Al、A2、A3、A4取反之后的信號(hào)，Q是查找表輸出端；對(duì)4個(gè)輸入AfA4的譯碼采用兩位譯碼的方式，即查找表的第一、第二函數(shù)輸入端(A1、A2)，以及取反之后的信號(hào)(AlB和A2B)的組合經(jīng)過(guò)一個(gè)與門實(shí)現(xiàn)對(duì)第一級(jí)CMOS低閾值傳輸管電路(C(TC15)的控制，查找表的第三、第四函數(shù)輸入端(A3、A4)，以及取反之后的信號(hào)(A3B和A4B)的組合經(jīng)過(guò)一個(gè)與門實(shí)現(xiàn)對(duì)第二級(jí)CMOS低閾值傳輸管電路(C16飛19)的控制；其中，CMOS低閾值傳輸管(C(TC19)是由低閾值NMOS管和PMOS并聯(lián)而成，并且NMOS管和PMOS管尺寸相同；SRAM存儲(chǔ)的值經(jīng)過(guò)反相端輸出而~M5,經(jīng)過(guò)一級(jí)反相器(Ι0-Ι 15)和一級(jí)緩沖器(I16)，2級(jí)CMOS低閾值傳 輸管(C(TC15、C16飛19)，最終到達(dá)查找表輸出端Q。
【文檔編號(hào)】H03K19/177GK103580678SQ201310536697
【公開日】2014年2月12日 申請(qǐng)日期:2013年11月4日 優(yōu)先權(quán)日:2013年11月4日
【發(fā)明者】來(lái)金梅, 袁靖茹, 葉海江 申請(qǐng)人:復(fù)旦大學(xué)