一種時鐘發(fā)生器的制造方法
【專利摘要】一種時鐘發(fā)生器，可以應(yīng)用在充電泵中的四相時鐘發(fā)生器，由耦合元件構(gòu)成，保證了四相的不重疊。產(chǎn)生四相時鐘信號中的一相的電路由一個邏輯塊，一個延時可控的緩沖塊，以及一個用于放大電路產(chǎn)生的信號的共源共柵反相器構(gòu)成。緩沖塊既對邏輯塊產(chǎn)生的信號進行反相，還根據(jù)控制信號的變化對邏輯塊的輸出信號進行延時，控制信號鏡像對稱于電流源。
【專利說明】一種時鐘發(fā)生器
【技術(shù)領(lǐng)域】:
[0001]本發(fā)明是針對用于產(chǎn)生高電壓充電泵的，其產(chǎn)生的高電壓是可擦除可編程只讀存儲器集成電路芯片所需要的，更特別的是，四相時鐘發(fā)生器可以驅(qū)動這樣的充電泵。
【背景技術(shù)】:
[0002]充電泵被廣泛用作電壓倍增器，產(chǎn)生可擦可編程只讀存儲器(EEPROM)集成電路芯片需要的高電壓?；镜腅EPROM電路工作在相對較低的電壓下，例如3伏或5伏，但是有些電路的工作需要相當(dāng)高的電壓，例如15伏。該高電壓一般由片裝電壓倍增器，以充電泵的形式提供。充電泵由多級裝置構(gòu)成，多級裝置由多相時鐘驅(qū)動。特別的是，時鐘工作在預(yù)先決定的頻率下，并且是連續(xù)的，這樣就能獲得最高的升高電壓。通常還會使用穩(wěn)壓器將電壓降至所需要的水平。由于升高電壓所需要的電流通常很小，因此還需要使用一個并聯(lián)穩(wěn)壓器。
[0003]這些在芯片內(nèi)產(chǎn)生高電壓的方法是不經(jīng)濟的，因為多余的電壓由于電壓損耗而降低了。結(jié)果就成了低效的(功率消耗上)倍增電壓的方法。
[0004]我們需要的是一個多相時鐘發(fā)生器，可以用來驅(qū)動充電泵，比已知的實現(xiàn)該目的的時鐘發(fā)生器更高效。

【發(fā)明內(nèi)容】
:
[0005]本發(fā)明是針對一個適合驅(qū)動充電泵的四相時鐘發(fā)生器。時鐘發(fā)生器的頻率可以通過改變輸入電流來改變。通過改變輸入電流，由此改變時鐘信號的頻率，充電泵的輸出電壓可以得到有效控制。
[0006]本發(fā)明的技術(shù)解決方案:
[0007]四相時鐘電路基于由極限電流控制的CMOS門。當(dāng)柵極電流增大，元件中固有的階段延時就會減小。每一個時鐘相信號發(fā)生器包括一個延時級，四個時鐘相信號發(fā)生器包括用來觸發(fā)其他時鐘相信號躍遷的躍遷電壓?；镜拈T延時在變化時鐘相信號相鄰沿之間提供合適的時間間隔。一個簡單的邏輯電路用來檢測四相時鐘信號的狀態(tài)，切換門的開關(guān)，以此來獲得所需要的時鐘信號沿序列，并且維持由一系列邏輯關(guān)系所描述的沿與沿之間的關(guān)系，邏輯關(guān)系由邏輯電路實現(xiàn)。結(jié)果就是一個電流響應(yīng)的控制調(diào)節(jié)了時鐘頻率以及由時鐘電路驅(qū)動的充電泵的輸出。在電流為零時，時鐘停止工作(頻率為零)，電流為最大值時，時鐘頻率最高。因為高電壓的實現(xiàn)需要大量的周期循環(huán)，因此在本發(fā)明中，啟動是在最大電流也就是最大頻率下的。在沒有電流損耗的情況下，一旦獲得充電泵的輸出，時鐘就立即停止工作。當(dāng)電壓下降時，時鐘重新啟動，并且很快地恢復(fù)到其所需要的電壓值，以此來調(diào)節(jié)電壓值。如果有固定的電流損耗，時鐘將以一定頻率工作，產(chǎn)生一個穩(wěn)定的電壓值，并相對于電流損耗來調(diào)節(jié)電壓。任何電流損耗的增加都會引起時鐘頻率的上升，并產(chǎn)生額外的費用。
[0008]本發(fā)明的進一步目的以及優(yōu)點將在接下來的詳細描述及附圖中說明。
[0009]對比專利文獻:CN202424651U —種可調(diào)非重疊時鐘發(fā)生器201220004969.2【專利附圖】

【附圖說明】:
[0010]圖1是展示了本發(fā)明時鐘信號發(fā)生器電路是如何用來控制由充電泵產(chǎn)生的電壓的框圖；
[0011]圖2 (a)-2 (e)展示了本發(fā)明時鐘信號發(fā)生器四個所需要的時鐘相信號之間的時間關(guān)系，邏輯信號(Q)用來控制時鐘信號的產(chǎn)生；
[0012]圖3展示了圖2 (a) -2 (e)中時鐘信號和邏輯信號波形的躍遷序列；
[0013]圖4是產(chǎn)生圖2 Ca)時鐘相信號A的電路的原理圖；
[0014]圖5是產(chǎn)生圖2 (C)時鐘相信號C的電路的原理圖；
[0015]圖6是產(chǎn)生圖2 (b)時鐘相信號B的電路的原理圖；
[0016]圖7是產(chǎn)生圖2 Cd)時鐘相信號D的電路的原理圖；
[0017]圖8是控制圖3-6時鐘電路工作的邏輯電路的框圖。
【具體實施方式】:
[0018]圖1展示了本發(fā)明時鐘信號發(fā)生器電路2是如何用來控制由充電泵4產(chǎn)生的電壓的。充電泵4用來驅(qū)動一個可擦除可編程只讀存儲器(EEPROM)(圖中未給出)。文章“一個使用三阱結(jié)構(gòu)行解碼器方案的5伏0.6微米閃存式EEPR0M”說明了一個使用了四相時鐘信號的高效充電泵，作者為Kuriyama等，1992年IEEE國際固態(tài)電路會議。
[0019]如圖1所示，充電泵4輸出中固定的一部分用在反饋控制電路中作為電壓比較器6的輸入。參考電壓發(fā)生器8提供電壓比較器6的第二輸入。比較器6的輸出是充電泵4的輸出與參考電壓發(fā)生器8的輸出的差值信號。該差值信號用來決定由包含在比較器6中的控制電流發(fā)生器模塊產(chǎn)生的電流?？刂齐娏靼l(fā)生器產(chǎn)生的電流，之后又用作時鐘發(fā)生器2的輸入電流，電流的大小決定了時鐘發(fā)生器2產(chǎn)生的時鐘信號的頻率。
[0020]圖2 (a)-2 (e)展示了本發(fā)明時鐘信號發(fā)生器2的四個所需要的時鐘相信號(A到D)之間的時間關(guān)系，邏輯信號(Q)用來控制時鐘信號的產(chǎn)生。如圖2 (a)-2 (e)所示，一個特定的時鐘信號最初的上升或下降躍遷與其余時鐘信號和控制信號的狀態(tài)之間存在著特定的關(guān)系。此外，在B時鐘信號上升和控制信號上升之間需要延時，D時鐘信號上升和控制信號下降之間也需要延時。所有需要的時鐘信號序列以及時鐘信號和控制信號之間所需的延時可以通過本發(fā)明的時鐘信號發(fā)生器實現(xiàn)。
[0021]圖3展示了圖2 (a) -2 (e)中時鐘信號和邏輯信號波形的躍遷序列。如圖所示，14處的上升躍遷表示圖2 (a)中的第一時鐘A躍遷。A時鐘信號的上升躍遷用來在15處產(chǎn)生躍遷，即為時鐘C的第一個下降躍遷。C時鐘信號的下降躍遷用來在16處產(chǎn)生時鐘B的上升躍遷。時鐘B的上升躍遷用來產(chǎn)生控制信號Q的上升躍遷，進而控制時鐘B的下降躍遷。一個在17處的第一延時周期在位于18處的控制信號Q的上升躍遷之前被引入。19處的時鐘B的下降躍遷之后又觸發(fā)了 20處的時鐘C的上升躍遷。這使得21處的時鐘A產(chǎn)生下降躍遷。時鐘A的下降躍遷之后又用來產(chǎn)生22處時鐘D的上升躍遷。時鐘D的上升躍遷用來控制控制信號Q的下降躍遷，并進而控制25處時鐘D的下降躍遷。這就完成了一個時鐘循環(huán)。一個在23處的第二延時在位于24處的控制信號Q的下降躍遷之前被引入。時鐘D的下降躍遷成為觸發(fā)14處時鐘A上升躍遷的信號，并由此開始新的時鐘周期。[0022]時鐘的連續(xù)躍遷是極性相反的，有稍稍的延時，該延時是由CMOS反相器閘固有的延時而產(chǎn)生的。一般來說，該延時是納秒級的。在本發(fā)明中，該延時由電流鏡控制信號調(diào)制，用來決定產(chǎn)生的時鐘信號的頻率。
[0023]圖2和圖3中所示的多個時鐘信號躍遷之間的關(guān)系可以由一組準(zhǔn)邏輯方程表示:
[0024]當(dāng)D丨并使得Q為低電平時，A丨，并且只要C為低電平就一直保持高電平，即:
[0025]矣=DQ+ C ( j ).[0026]當(dāng)C丨并使得Q為低電平時，B丨，當(dāng)Q丨時B丨，即:
[0027]B = CQ (2)
[0028]當(dāng)B丨并且使得Q為高電平時，C丨，并且在A為低電平時一直保持，SP:
[0029]C = B Q + A ⑴
[0030]當(dāng)A I并使得Q為高電平時，D t，當(dāng)Q I時D丨，即:
[0031]D = il Q (4)
[0032]此外，控制信號Q和奪的定義為:
[0033](6= AB2CD (5)
[0034]Q = CD2 AB
[0035]B2和D2是B時鐘和D時 鐘信號的電流鏡延時。接下來將要對實現(xiàn)這些準(zhǔn)邏輯方程的電路進行描述。
[0036]圖4是產(chǎn)生圖2 Ca)中時鐘相信號A的電路的原理圖。虛線框LI中的電路元件用于實現(xiàn)信號A的準(zhǔn)邏輯方程。虛線框LI具有如圖所示的輸入信號D，Q和C。虛線框LI的輸出信號為Al，滿足方程(I)。
[0037]例如，如果信號Q和信號D為低電平，由P型晶體管31和32構(gòu)成的一系列通道就會導(dǎo)通，節(jié)點Al就會被上拉。類似地，如果信號C為低電平，平行P型晶體管33就會導(dǎo)通，會使得節(jié)點Al被上拉。因此，晶體管31，32和33通過P溝道元件實現(xiàn)了準(zhǔn)邏輯方程(I)。
[0038]傳統(tǒng)CMOS中P溝道和N溝道元件的雙重關(guān)系意味著上述P型元件的互反函數(shù)可以由使用N溝道元件的電路的一個支路表示。例如，晶體管31和32串聯(lián)在P溝道支路上，晶體管34和35并聯(lián)在N溝道支路。晶體管36與晶體管34串聯(lián)，在P溝道支路上的作用與晶體管30相同，也就是提供控制電路支路電流的端子。這些限流晶體管響應(yīng)控制信號，并且調(diào)整由本發(fā)明電路產(chǎn)生的時鐘信號的頻率。晶體管37根據(jù)N溝道支路的C信號部分實現(xiàn)了方程(I)。最終，晶體管30到37通過P溝道和N溝道結(jié)構(gòu)實現(xiàn)了由方程(I)表示的操作。
[0039]模塊LI的輸出為信號Al,即方程(I)的結(jié)果。該信號作為模塊BI的輸入,模塊BI由晶體管41到45構(gòu)成。模塊BI作為緩沖級，對Al進行反相，產(chǎn)生2并且在反相信號傳







9至下一級前提供一個延時。晶體管42和43完成信號的反相，晶體管41和44決定了通過該級的延時，晶體管41和44受控于P控制和N控制信號。晶體管45根據(jù)允許信號B來控制模塊BI的工作與否。因此，允許信號B可以用來調(diào)整時鐘電路的工作與否。允許信號由外部控制器產(chǎn)生，圖中未畫出。
[0040]時鐘信號A電路的最后一級是一個第二緩沖級，即模塊B2。模塊B2由三個反相器組成，即圖中所示的晶體管51，52和53。反相器51接收來自模塊BI的輸出信號Al，并且
產(chǎn)生一個輸出信號A。類似的是，反相器52接收輸入信號A，產(chǎn)生輸出信號3晶體管53接
收輸入信號]產(chǎn)生輸出信號A，即時鐘信號A。三個反相器提供了信號的傳播延時，但是更 重要的是放大了信號。三個反相器是依次增大的，因此可以構(gòu)成一個級聯(lián)反相器，用來放大信號并且增大時鐘信號A的驅(qū)動能力。需要說明的是，與模塊LI和B2不同，模塊B2不受P控制和N控制信號的控制。
[0041]之前提到的P控制和N控制信號用來控制模塊LI中由晶體管30和36，以及模塊BI中晶體管41和44導(dǎo)通的電流的大小。P控制和N控制信號來自于外部電流源，該電流源包含在圖1中的電壓比較器6，電壓比較器6還包含一個晶體管，該晶體管與模塊LI中的晶體管30或36，或者與模塊BI中的晶體管41或44構(gòu)成電流鏡。鏡像電流的大小決定了由電流控制的模塊的輸出變化的速率，因此就決定了通過這些級的延時的大小。所以，當(dāng)控制電流發(fā)生器產(chǎn)生的電流發(fā)生改變，時鐘電路A中由模塊LI到BI的延時的大小也會改變。結(jié)果就是，由時鐘電路A產(chǎn)生的信號的頻率可以根據(jù)電壓比較器6產(chǎn)生的電流的變化而變化。因此，產(chǎn)生的電流就是充電泵4的輸出電壓10的函數(shù)，時鐘信號A的頻率可以通過使用P控制和N控制信號而改變，知道輸出電壓充分接近于所需要的參考電壓。這就可以通過圖1中的反饋電路來保證高電壓。
[0042]圖5是由產(chǎn)生圖2 (C)中時鐘相信號C的電路的原理圖。用于產(chǎn)生時鐘信號C的電路與圖4中產(chǎn)生時鐘信號A十分相似。模塊L2中包含的電路元件實現(xiàn)了信號C的準(zhǔn)邏輯方程(3)。模塊L2的輸入信號為B，Q和A。模塊L2的輸出為信號Cl，即方程(3)的結(jié)果。
[0043]參考圖5，晶體管61和62串聯(lián)后又與晶體管63并聯(lián)，實現(xiàn)了方程(3)所表示的邏輯關(guān)系的P型支路。晶體管64和65并聯(lián)后又與晶體管67串聯(lián)，實現(xiàn)了方程(3)的N型支路。晶體管60和66又作為電路的限流晶體管，由之前提到的合適的P控制和N控制信號來控制。
[0044]模塊L2的輸出為信號Cl,即為方程(3)的結(jié)果。該信號作為模塊B3的輸入,模塊B3由晶體管71到75組成。模塊B3作為緩沖級，對Cl進行反相，產(chǎn)生&并且在反相信號







J
傳至下一級前提供一個延時。晶體管72和73完成信號的反相，晶體管71和74決定了通過該級的延時，晶體管71和74受控于P控制和N控制信號。與之前一樣，晶體管75通過允許信號來控制模塊B3的工作與否以及產(chǎn)生的時鐘信號C。
[0045]時鐘信號C電路的最后一級是一個第二緩沖級，即模塊B4。模塊B4由三個反相器組成，即圖中所示的晶體管81，82和83。反相器81，82和83產(chǎn)生Cl的過程與圖4中的反相器一樣。三個反相器提供了信號的傳播延時，但是更重要的是放大了信號。三個反相器是依次增大的，因此可以構(gòu)成一個級聯(lián)反相器，用來放大信號并且增大時鐘信號A的驅(qū)動能力。
[0046]圖6是由產(chǎn)生圖2(b)中時鐘相信號B的電路的原理圖。模塊L3中包含的電路元件實現(xiàn)了信號B的準(zhǔn)邏輯方程。模塊L3的輸入信號為Q和C。模塊L3的輸出為信號BI，即方程(2)的結(jié)果。
[0047]例如，如果f和&為高電平即C和C為低電平，串聯(lián)P型晶體管102和104就會導(dǎo)
通，并對節(jié)點BI處電壓進行上拉。如之前所述的，并聯(lián)N型晶體管106和108構(gòu)成N溝道支路，與之前晶體管102和104實現(xiàn)的準(zhǔn)邏輯方程一樣。晶體管100與P溝道邏輯支路串聯(lián)，在P控制信號的控制下提供限流功能。晶體管110在模塊3的N溝道支路中具有類似的功能，其控制信號為N控制信號。
[0048]模塊L3的輸出為信號BI,即為方程(2)的結(jié)果。該信號作為模塊B5的輸入,模塊
B5由晶體管112到115組成。模塊B5作為緩沖級，對BI進行反相，產(chǎn)生并且在反相信
號傳至下一級前提供一個延時。晶體管113和114完成信號的反相，晶體管112和115決定了通過該級的延時，晶體管112和115受控于P控制和N控制信號。
[0049]與圖4和圖5中所不電路不同，時鐘B電路在最后一個反相模塊前還有額外的一級，即圖6中的B6，設(shè)置該級的目的可以通過參考圖2和圖3來理解。如圖2 (b)所示，在時鐘信號B的上升沿之后，控制信號Q之前有一定的延時。這顯然是來自方程(1)，(2)和
(5)的，這三個方程表明了 Q狀態(tài)的變化是如何決定時鐘信號B下降沿出現(xiàn)的時間的。為了在時鐘信號B上升沿和控制信號Q上升沿間提供一定的延時，圖6中所示的時鐘B電路中
的模塊B6就具有兩條來自模塊B5的輸入信號線。第一條信號線BlB (用于產(chǎn)生B )連接
了模塊B5的輸出和模塊B7的輸入，構(gòu)成了級聯(lián)的反相器。第二條信號線作為模塊B6的輸入，對其進行反相以及可控量的延時，形成信號B2。信號B2作為邏輯門的一個輸入，邏輯門
控制著信號Q和i狀態(tài)變化的時間，其過程將在下面進行描述。
[0050]模塊B6包括晶體管112和114，晶體管112和114構(gòu)成了反相器，對來自B5的輸入信號II進行反相，產(chǎn)生信號B2。晶體管120和126為限流晶體管，根據(jù)時鐘發(fā)生器電路
的P控制和N控制信號的狀態(tài)進行限流。這些晶體管控制由模塊B6在輸入M處引入的延
遲的量。晶體管128和130通過允許信號來控制模塊B6的工作與否以及產(chǎn)生的時鐘信號B0
[0051]未延遲的信號互！作為模塊B7的輸入，模塊B7為由晶體管132，134和136構(gòu)成
的級聯(lián)反相器。如之前所描述的，三個反相器提供一定的傳播延時，但是主要是用來放大信號。三個反相器是依次增大的，因此可以構(gòu)成一個級聯(lián)反相器，用來放大信號并且增大時鐘信號B的驅(qū)動能力。圖6所不時鐘B電路最后的輸出為時鐘信號B和延時信號B2,延時的量可以通過P控制和N控制信號調(diào)整。
[0052]圖7是產(chǎn)生圖2 (d)時鐘相信號D的電路的原理圖。產(chǎn)生時鐘D信號的電路與圖6所示產(chǎn)生時鐘B信號的電路十分類似。模塊L4中包含的元件實現(xiàn)信號D的準(zhǔn)邏輯方程(4)。模塊L4的輸入信號為A和丨殳輸出信號為D1，即方程(4)的結(jié)果。
[0053]參考圖7,晶體管142和144互相串聯(lián)后又與晶體管140串聯(lián),實現(xiàn)了方程(4)所述邏輯關(guān)系的P型支路。晶體管146和148并聯(lián)后又與晶體管150串聯(lián)，實現(xiàn)了方程(4)所述邏輯關(guān)系的N型支路。晶體管140和150又作為限流晶體管，受控于P控制和N控制信號。
[0054]模塊L4的輸出為信號Dl,即為方程(4)的結(jié)果。該信號作為模塊B8的輸入,模塊B8由晶體管152到155組成。模塊B8作為緩沖級，對Dl進行反相，產(chǎn)生Dl并且在反相信








9
號傳至下一級前提供一個延時。晶體管153和154完成信號的反相，晶體管152和155決定了通過該級的延時，晶體管152和155受控于P控制和N控制信號。
[0055]正如在討論圖6中時鐘B電路時提到的，時鐘D電路在最后的反相器之前還有額外的一級。設(shè)置該級的目的與時鐘B電路類似，即提供一定的時鐘D信號的延時，這樣時鐘D信號的下降沿就能與Q控制信號的下降沿相協(xié)調(diào)。
[0056]為了在時鐘信號D下降沿和控制信號Q下降沿間提供一定的延時，圖7中所示的時鐘D電路中的模塊B9就具有兩條來自模塊B8的輸入信號線。第一條信號線DlB連接了模塊B8的輸出和模塊B9的輸入，構(gòu)成了級聯(lián)的反相器。第二條信號線作為模塊B9的輸入，對其進行反相以及可控量的延時，形成信號D2。信號D2作為邏輯門的一個輸入，邏輯門控 制著信號Q和|@、狀態(tài)變化的時間。
[0057]模塊B6包括晶體管162和164,晶體管162和164構(gòu)成了反相器，對來自B8的輸入信號M進行反相，產(chǎn)生信號D2。晶體管160和166為限流晶體管，根據(jù)時鐘發(fā)生器電路
的P控制和N控制信號的狀態(tài)進行限流。這些晶體管控制由模塊B9在輸入Bi處引入的延
遲的量。晶體管168和170通過允許信號來控制模塊B8的工作與否以及產(chǎn)生的時鐘信號D0
[0058]未延遲的信號Dlj乍為模塊BlO的輸入，模塊BlO為由晶體管182，184和186構(gòu)成
的級聯(lián)反相器。如之前所描述的，三個反相器提供一定的傳播延時，但是主要是用來放大信號。三個反相器是依次增大的，因此可以構(gòu)成一個級聯(lián)反相器，用來放大信號并且增大時鐘信號D的驅(qū)動能力。圖7所示時鐘D電路最后的輸出為時鐘信號D和延時信號D2，延時的量可以通過P控制和N控制信號調(diào)整。
[0059]圖8為與圖3-6中電路相關(guān)的邏輯電路的原理圖。如圖8所示，本發(fā)明包括與非門電路，輸入信號為一個支路上的A，B2,亡和萬以及另一個支路上的C,D2, Z和P。四個與
非門電路的輸出為信號Q和^同時也用作部分時鐘發(fā)生器電路中某些級的輸入。兩輸入



9
與非門200和202構(gòu)成一個鎖存器。四輸入與非門204提供鎖存器的置位脈沖，四輸入與非門206提供復(fù)位脈沖。當(dāng)A和B2都為高電平時，控制信號Q置位，當(dāng)C和D2都為高電平時，Q復(fù)位。電路額外的輸入用來避免任何不需要的，會鎖定自由運行時鐘振蕩器的邏輯狀態(tài)的出現(xiàn)。輸出Q驅(qū)動圖4中晶體管31和34以及圖6中晶體管104，輸出g驅(qū)動圖5中晶體管61和64以及圖7中的晶體管144。
[0060]如之前提到的，本發(fā)明是針對用于驅(qū)動充電泵的四相時鐘發(fā)生器的。時鐘信號發(fā)生器由四個電路組成，用于產(chǎn)生四相信號，產(chǎn)生控制信號的邏輯電路塊用來時鐘相信號進行初始化。
[0061]產(chǎn)生四相時鐘信號的電路都包括一個邏輯塊，一個延時可控的邏輯塊，以及一個用于放大電路產(chǎn)生信號的級聯(lián)反相器。邏輯塊實現(xiàn)準(zhǔn)邏輯方程，準(zhǔn)邏輯方程描述了控制信號Q與其他時鐘相信號上升沿和下降沿間所需要的關(guān)系。緩沖塊用來對邏輯塊產(chǎn)生的信號進行反相，更重要的是對邏輯塊輸出的信號進行一定量的延時，延時的量可以通過控制信號改變，控制信號由電流源鏡像對稱。邏輯塊還包括受控于控制信號的晶體管(通過的電流的量)。由緩沖塊產(chǎn)生的延時信號用來調(diào)整四相時鐘信號每一相的上升沿和下降沿出現(xiàn)的相對時間(即信號的頻率)，以滿足由時鐘信號發(fā)生器驅(qū)動的充電泵的需求。級聯(lián)反相器提供極小量的信號延時，并且用來放大最后的信號，這樣它就能驅(qū)動充電泵或是其他設(shè)備。
[0062]控制邏輯塊和緩沖塊中晶體管導(dǎo)通電流量的控制信號由時鐘信號發(fā)生器外部的電流源鏡像對稱而來。讓邏輯塊和緩沖塊都由該控制信號來控制可以獲得統(tǒng)一的電流響應(yīng)。該響應(yīng)決定了由這些模塊產(chǎn)生的延時以及時鐘信號最終的頻率。
[0063]產(chǎn)生控制信號Q和丨5的獨立的邏輯電路用來調(diào)整時鐘電路B和D的上升沿和下降
沿與控制信號間的時間。這就能決定信號B和D的寬度，并確保所謂的晶體管都在由電路實現(xiàn)的邏輯關(guān)系的控制下。
[0064]定義了四個時鐘電路邏輯塊工作的準(zhǔn)邏輯方程完全實現(xiàn)了四相時鐘信號間的關(guān)系。這防止了對耦合噪音十分敏感的浮動節(jié)點的出現(xiàn)，因此提升了本發(fā)明產(chǎn)生的時鐘信號的質(zhì)量。此外，通過在模塊B和D電路中加入受控于Q邏輯關(guān)系的延時部分，時鐘信號的頻率就更加可控，這是四相時鐘信號沿與沿之間的時間精確并且一致受控的結(jié)果。
[0065]根據(jù)本發(fā)明原則，人們會發(fā)現(xiàn)，它還可以被應(yīng)用于其他的電路，為說明起見，本發(fā)明不受限制，只受本發(fā)明的權(quán)利要求所限制。
【權(quán)利要求】
1.一種時鐘發(fā)生器，其特征是:一個四相時鐘信號發(fā)生器包括:第一時鐘端子，用于在時鐘信號的第一相產(chǎn)生一個向上躍遷的信號；第二時鐘端子，用于在時鐘信號的第三相產(chǎn)生一個向下躍遷的信號，與上述第一相中的向上躍遷信號相對應(yīng)；第三時鐘端子，用于在時鐘信號的第二相產(chǎn)生一個向上躍遷的信號，與上述第三相中的向下躍遷信號相對應(yīng)；時鐘相信號識別端子，用于保存時鐘信號每一相的狀態(tài)，當(dāng)時鐘信號第一相為高電平時，時鐘信號的第三相為低電平，時鐘信號的第四相為低電平，時鐘信號的第二相躍遷為高電平，第一時鐘相信號識別端子產(chǎn)生一個使上述時鐘信號第二相向下躍遷的信號；第四時鐘端子，用于在時鐘信號的第三相產(chǎn)生一個向上躍遷的信號，與上述第二相中的向下躍遷信號相對應(yīng)；第五時鐘端子，用于在時鐘信號的第一相產(chǎn)生一個向下躍遷的信號，與上述第三相中的向上躍遷信號相對應(yīng)；第六時鐘端子，用于在時鐘信號的第四相產(chǎn)生一個向上躍遷的信號，與上述第一相中的向下躍遷信號相對應(yīng)；第二時鐘相信號識別端子，用于保存時鐘信號每一相的狀態(tài)，當(dāng)時鐘信號第一相為低電平時，時鐘信號的第二相為低電平，時鐘信號的第三相為高電平，時鐘信號的第四相躍遷為高電平，第二時鐘相信號識別端子產(chǎn)生一個使上述時鐘信號第四相向下躍遷的信號；上述第一時鐘端子響應(yīng)上述第四相的向下躍遷信號，產(chǎn)生一個使上述時鐘信號第一相向上躍遷的信號，之后，上述時鐘發(fā)生器開始新的時鐘循環(huán)。
2.根據(jù)權(quán)利要求1所述的一種時鐘發(fā)生器，其特征是:上述第一到第六時鐘端子中的每一個都包括反相器閘，上述第四相的躍遷是延時的。
3.根據(jù)權(quán)利要求2所述的一種時鐘發(fā)生器，其特征是:上述反相器閘是CMOS元件。
4.根據(jù)權(quán)利要求1所述的一種時鐘發(fā)生器，其特征是:一個用于產(chǎn)生四相時鐘信號的裝置包括:具有一個輸入和一個輸出的第一端子，用于在第一端子的輸出端產(chǎn)生時鐘信號的第一相；具有一個輸入和一個輸出的第二端子，用于在第二端子的輸出端產(chǎn)生時鐘信號的第二相；具有一個輸入和一個輸出的第三端子，用于在第三端子的輸出端產(chǎn)生時鐘信號的第三相；具有一個輸入和一個輸出的第四端子，用于在第四端子的輸出端產(chǎn)生時鐘信號的第四相；上述第一到第四端子包括:產(chǎn)生四相信號中一相的邏輯端子，并且是根據(jù)時鐘信號中其他三相中的至少一相以及規(guī)定方式中控制鎖存器的狀態(tài)來產(chǎn)生的，其中，控制鎖存器的狀態(tài)由時鐘信號四相的狀態(tài)決定；用于放大來自邏輯端子的相信號的端子。
5.根據(jù)權(quán)利要求4所述的一種時鐘發(fā)生器，其特征是:上述第一到第四端子進一步包括:耦合在邏輯端子和放大端子上的端子，用于根據(jù)控制信號在第一到第四端子時鐘相信號的上升沿和下降沿之間均勻地改變延時。
6.根據(jù)權(quán)利要求4所述的一種時鐘發(fā)生器，其特征是:邏輯端子實現(xiàn)了預(yù)先定義的關(guān)系:A = DQ+ CB = CQC = B Q^-AB=AQQ_ = A B 2 C D Q = CD2AB其中，A, B,c和D分別是第一到第四時鐘相信號的上升沿，Q是控制鎖存器的輸出，B2和D2分別是B和D的延時。
7.根據(jù)權(quán)利要求4所述的一種時鐘發(fā)生器，其特征是:第一到第四端子中的邏輯端子和放大端子是CMOS元件。
【文檔編號】H03K5/13GK103633970SQ201310617566
【公開日】2014年3月12日 申請日期:2013年11月28日 優(yōu)先權(quán)日:2013年11月28日
【發(fā)明者】不公告發(fā)明人 申請人:蘇州貝克微電子有限公司