時鐘脈沖系統(tǒng)、時鐘脈沖集成電路以及時鐘脈沖產生方法
【專利摘要】時鐘脈沖系統(tǒng)、時鐘脈沖集成電路以及時鐘脈沖產生方法，經由對齊位置接收參考時鐘脈沖信號而產生功能時鐘脈沖，功能時鐘脈沖經由時鐘脈沖路徑提供至功能電路。時鐘脈沖系統(tǒng)包括一低頻帶鎖相回路、高頻帶鎖相回路、以及一延遲路徑。低頻帶鎖相回路接收參考時鐘脈沖信號與回授時鐘脈沖以提供濾波時鐘脈沖。高頻帶鎖相回路接收濾波時鐘脈沖并提供功能時鐘脈沖，高頻帶鎖相回路并具有一回授輸入端以經由本地回授路徑耦接高頻帶鎖相回路的輸出端。延遲路徑耦接低頻帶鎖相回路的輸出端以及對齊位置間以提供回授時鐘脈沖至低頻帶鎖相回路。延遲路徑與時鐘脈沖路徑基本上相匹配。低頻帶鎖相回路與高頻帶鎖相回路的頻寬分別用來降低輸入抖動與內部抖動。
【專利說明】時鐘脈沖系統(tǒng)、時鐘脈沖集成電路以及時鐘脈沖產生方法

【技術領域】
[0001]本發(fā)明關于時鐘脈沖信號產生方法以及裝置，特別關于利用具有匹配時鐘脈沖延遲路徑的低頻帶鎖相回路以產生低抖動的時鐘脈沖信號，且利用具有本地回授路徑的至少一高頻帶鎖相回路以降低抖動。

【背景技術】
[0002]傳統(tǒng)的時鐘脈沖產生系統(tǒng)通常包括至少一鎖相回路，用以乘上參考時鐘脈沖信號的頻率以產生一或多高頻時鐘脈沖信號，該時鐘脈沖信號作為同步或定時的目的，并提供給集成電路的功能電路、半導體芯片或類似裝置使用。鎖相回路所產生的每一時鐘脈沖信號均送回至該鎖相回路的回授輸入端，用以將回授的時鐘脈沖信號與參考信號的相位以及頻率同步。盡管參考信號以及輸出的時鐘脈沖信號可能具有相同的頻率，回授路徑上的除頻器(固定的或可編程化)可用來增加相對于參考時鐘脈沖信號的頻率的輸出時鐘脈沖信號。因此，每一鎖相回路可乘上頻率以得到較高頻率的時鐘脈沖信號。
[0003]功能電路根據(jù)芯片或系統(tǒng)的類型所決定，例如，一微處理器芯片通常包括一或多處理核心、一或多存儲器陣列(即LI與LI快取存儲器)、許多處理器支援電路以及功能方塊、許多輸出/輸入功能等等。由鎖相回路產生的每一時鐘脈沖信號，可經由包括導線等時鐘脈沖傳輸系統(tǒng)傳送至整個芯片。
[0004]參考時鐘脈沖信號可由外部來源所提供，且通常包括一特定電位的輸入雜訊而產生一第一類型的抖動，在此稱為輸入抖動(input jitter)。抖動為時鐘脈沖周期至周期的邊緣上不受歡迎的偏差或變異。輸入抖動也可能經由時鐘脈沖回授路徑所產生，并饋入至每一鎖相回路的回授輸入端。輸入抖動也可能為芯片的熱雜訊所造成、或由芯片上的溫度梯度所造成。時鐘脈沖傳輸系統(tǒng)可結合導線、緩沖器、反相器及/或時鐘脈沖中繼器、或種種類似方式，用以在系統(tǒng)(例如半導體芯片)間傳輸時鐘脈沖。這些時鐘脈沖樹裝置會隨時間、電壓以及溫度梯度的改變而導入延遲，而這些變動將產生時鐘脈沖抖動。供應電壓(如VDD以及VSS)在不同芯片與時鐘脈沖系統(tǒng)上可能有極大差異，這將造成時鐘脈沖邊緣的時序偏移，因而產生周期至周期間的時鐘脈沖抖動。同樣的，芯片間的溫度梯度也會造成輸入抖動。輸入抖動(或回授輸入端的抖動)會傳送至鎖相回路的輸出端且饋入至鎖相回路的控制回路中。
[0005]第二類型的抖動在此稱為內部抖動(internal jitter)，此種抖動為鎖相回路本身或其他因素所產生。內部產生的雜訊可由許多來源而造成，包括電路元件(如電荷泵(charge pump)、壓控振蕩器(VCO)等等)，或是外部來源(如供應電壓)。內部雜訊也可由鎖相回路中的熱雜訊所造成、或是由施加至鎖相回路元件的供應電壓變動所造成。內部抖動傳送至鎖相回路輸出端則是不樂見的。
[0006]所有的抖動為第一型抖動(輸入抖動)與第二行抖動(內部抖動)的總和。在公知架構中，設計者試圖調整鎖相回路的頻寬以降低抖動。設計者可設定或調整鎖相回路的頻寬，使其基本上與頻率無關。輸入抖動可利用低頻鎖相回路來濾除或以降低抖動等方式被降低，但卻擋不住內部抖動。高頻鎖相回路可濾除內部抖動，卻擋不住輸入抖動。所以，鎖相回路的設計者不得不在頻寬以及無法同時降低兩種抖動之間妥協(xié)。盡管輸入抖動以及內部抖動可能于頻率調整中降低至某種程度，但是這兩種抖動的總和仍然很顯著。因此，當系統(tǒng)操作于較高頻率時，通常會設計為具有適當?shù)念l率邊限用以容忍最差的抖動，以確保能正常動作。
[0007]因此亟需一種能降低抖動以改善所分布時鐘脈沖信號的頻譜完整性的技術，用以降低抖動并放寬頻率設計的限制，且得以提升效率以及執(zhí)行效能。


【發(fā)明內容】

[0008]為達到上述目的，本申請?zhí)峁┮环N時鐘脈沖系統(tǒng)，用以經由一對齊位置接收一參考時鐘脈沖信號，并且產生一功能時鐘脈沖信號，其中上述功能時鐘脈沖信號經由一時鐘脈沖路徑提供至一功能電路，該時鐘脈沖系統(tǒng)包括:
[0009]一低頻帶鎖相回路，具有接收上述參考時鐘脈沖信號的參考輸入端、接收一回授時鐘脈沖信號的回授輸入端、以及提供一濾波時鐘脈沖信號的輸出端；
[0010]一高頻帶鎖相回路，具有接收上述濾波時鐘脈沖信號的參考輸入端、提供上述功能時鐘脈沖信號的輸出端、以及經由一本地回授路徑耦接至上述高頻帶鎖相回路的上述輸出端的回授輸入端；以及
[0011]一延遲路徑，耦接于上述低頻帶鎖相回路的上述輸出端以及上述對齊位置之間，用以提供上述回授時鐘脈沖信號至上述低頻帶鎖相回路，其中上述延遲路徑用來產生一延遲而與承載上述功能時鐘脈沖信號的上述時鐘脈沖路徑相匹配。
[0012]上述的時鐘脈沖系統(tǒng)，其中上述低頻帶鎖相回路的頻帶的選擇用以降低輸入抖動，其中上述高頻帶鎖相回路的頻帶的選擇用以降低內部抖動。
[0013]上述的時鐘脈沖系統(tǒng)，其中上述低頻帶鎖相回路所產生的上述濾波時鐘脈沖信號的頻率大約與上述參考時鐘脈沖信號的頻率相同，上述高頻帶鎖相回路所產生的上述功能時鐘脈沖信號的頻率大于上述濾波時鐘脈沖信號的頻率。
[0014]上述的時鐘脈沖系統(tǒng)，其中上述本地回授路徑與上述高頻帶鎖相回路承受大致相同的電壓以及大致相同的溫度。
[0015]上述的時鐘脈沖系統(tǒng)，其中上述延遲路徑與上述時鐘脈沖路徑具有大致上相同的時序延遲以及電氣特性。
[0016]上述的時鐘脈沖系統(tǒng)，其中上述延遲路徑與上述時鐘脈沖路徑具有相同數(shù)目的緩沖器。
[0017]上述的時鐘脈沖系統(tǒng)，其中還包括:
[0018]一內部接合墊，作為上述對齊位置；
[0019]一參考時鐘脈沖路徑，耦接于上述內部接合墊以及上述低頻帶鎖相回路的上述參考輸入端，用以承載上述參考時鐘脈沖信號；
[0020]一回授時鐘脈沖路徑，耦接于上述內部接合墊以及上述低頻帶鎖相回路的上述回授輸入端，用以承載上述回授時鐘脈沖信號；以及
[0021]其中上述參考時鐘脈沖路徑以及上述回授時鐘脈沖路徑大致上相互匹配。
[0022]上述的時鐘脈沖系統(tǒng)，其中上述功能時鐘脈沖信號包括經由多個時鐘脈沖路徑而提供至多個功能電路的多個功能時鐘脈沖信號，其中上述高頻帶鎖相回路包括多個高頻帶鎖相回路，且上述高頻帶鎖相回路每一者皆具有接收上述濾波時鐘脈沖信號的參考輸入端、提供對應上述功能時鐘脈沖信號的一者的輸出端、以及經由對應多個本地回授路徑的一者而耦接至對應的輸出端。
[0023]上述的時鐘脈沖系統(tǒng)，其中上述時鐘脈沖路徑的每一者大致上相互匹配，且與上述延遲路徑匹配。
[0024]上述的時鐘脈沖系統(tǒng)，其中還包括:
[0025]一時鐘脈沖分布電路；
[0026]其中上述高頻帶鎖相回路包括多個高頻帶鎖相回路，上述高頻帶鎖相回路的每一者具有接收上述濾波時鐘脈沖信號的參考輸入端、提供對應的多個可選的時鐘脈沖信號的一者至上述時鐘脈沖分布電路的輸出端以及經由對應的多個本地回授路徑的一者耦接至對應的輸出端的回授輸入端；以及
[0027]其中上述時鐘脈沖分布電路選擇上述可選的時鐘脈沖信號的一者作為上述功能時鐘脈沖信號。
[0028]上述的時鐘脈沖系統(tǒng)，其中上述可選的時鐘脈沖信號的每一者以及上述濾波時鐘脈沖信號沿著對應的多個匹配時鐘脈沖路徑的一者而傳送，上述多個匹配時鐘脈沖路徑介于上述低頻帶鎖相回路、上述高頻帶鎖相回路以及上述時鐘脈沖分布電路之間。
[0029]為達到上述目的，本申請還提供一種時鐘脈沖集成電路，包括:
[0030]至少一功能電路；
[0031]一內部接合墊，接收以及傳遞一外部參考時鐘脈沖信號以及一回授時鐘脈沖信號;
[0032]一低頻帶鎖相回路，具有接收上述參考時鐘脈沖信號的參考輸入端、接收上述回授時鐘脈沖信號的回授輸入端以及提供一濾波時鐘脈沖信號的輸出端；
[0033]至少一高頻帶鎖相回路，上述高頻帶鎖相回路的每一者具有接收上述濾波時鐘脈沖信號的回授輸入端、提供對應至少一的功能時鐘脈沖信號的一者的輸出端以及經由一本地回授路徑耦接至輸出端的回授輸入端；
[0034]至少一時鐘脈沖分布路徑，上述時鐘脈沖分布路徑的每一者傳送對應的上述至少一的功能時鐘脈沖信號的一者至對應的上述至少一功能電路；以及
[0035]一回授時鐘脈沖路徑，耦接于上述低頻帶鎖相回路的輸出端以及提供上述回授時鐘脈沖信號的上述內部接合墊之間，其中上述回授時鐘脈沖路徑與上述至少一時鐘脈沖分布路徑相互匹配。
[0036]上述的時鐘脈沖集成電路，其中還包括一對匹配時鐘脈沖路徑，分別用以從上述內部接合墊，傳送上述參考時鐘脈沖信號以及上述回授時鐘脈沖信號至上述低頻帶鎖相回路的上述參考輸入端以及上述回授輸入端。
[0037]上述的時鐘脈沖集成電路，其中上述至少一高頻帶鎖相回路包括多個高頻帶鎖相回路，其中上述濾波時鐘脈沖信號沿著多個匹配時鐘脈沖路徑的每一者，傳送至對應的上述高頻帶鎖相回路的參考輸入端。
[0038]上述的時鐘脈沖集成電路，其中上述至少一高頻帶鎖相回路包括多個高頻帶鎖相回路，上述高頻帶鎖相回路的每一者提供對應的多個功能時鐘脈沖信號的一者，其中上述至少一時鐘脈沖分布路徑包括多個匹配時鐘脈沖分布路徑，其中上述功能時鐘脈沖信號的每一者沿著對應的上述匹配時鐘脈沖分布路徑的一者而傳送。
[0039]上述的時鐘脈沖集成電路，其中還包括:
[0040]上述至少一高頻帶鎖相回路包括多個高頻帶鎖相回路，上述高頻帶鎖相回路的每一者提供對應的多個功能時鐘脈沖信號的一者；
[0041]—時鐘脈沖分布電路；以及
[0042]多個匹配時鐘脈沖路徑，自上述高頻帶鎖相回路傳送上述功能時鐘脈沖信號至上述時鐘脈沖分布電路，并且自上述低頻帶鎖相回路傳送上述回授時鐘脈沖信號至上述時鐘脈沖分布電路。
[0043]上述的時鐘脈沖集成電路，其中上述時鐘脈沖分布電路包括自上述功能時鐘脈沖信號選擇一選定功能信號而沿著上述至少一時鐘脈沖分布路徑而傳送至上述至少一功能電路的選擇邏輯，其中上述回授時鐘脈沖路徑耦接于上述時鐘脈沖分布電路以及上述內部接合墊之間。
[0044]上述的時鐘脈沖集成電路，其中上述至少一高頻帶鎖相回路的每一者的頻帶用以降低內部抖動，其中上述低頻帶鎖相回路的頻帶用以降低內部抖動。
[0045]上述的時鐘脈沖集成電路，其中上述至少一高頻帶鎖相回路的每一者的上述本地回授路徑與上述集成電路的抖動產生源相隔離。
[0046]上述的時鐘脈沖集成電路，其中上述至少一功能電路的每一者包括一微處理核心，其中上述至少一功能時鐘脈沖信號包括至少一核心時鐘脈沖信號。
[0047]為達到上述目的，本申請還提供一種時鐘脈沖產生方法，用以降低一時鐘脈沖系統(tǒng)的一時鐘脈沖信號的抖動，包括:
[0048]利用產生一濾波時鐘脈沖信號的低頻帶鎖相回路，濾波來自一對齊位置的一參考時鐘脈沖信號以及一回授時鐘脈沖信號；
[0049]傳送上述濾波時鐘脈沖信號至一高頻帶鎖相回路的回授輸入端，上述高頻帶鎖相回路的輸出端提供一功能時鐘脈沖信號；
[0050]沿著一時鐘脈沖分布路徑，傳送上述功能時鐘脈沖信號至一功能區(qū)塊；
[0051]從上述低頻帶鎖相回路至上述對齊位置，提供與上述時鐘脈沖分布路徑相匹配的一回授路徑；以及
[0052]經由上述回授路徑，傳送上述濾波時鐘脈沖信號而提供上述回授時鐘脈沖信號至低頻帶鎖相回路。
[0053]上述的時鐘脈沖產生方法，其中還包括傳送上述回授時鐘脈沖信號，而上述回授時鐘脈沖信號經由多個匹配路徑由上述對齊位置傳送至上述低頻帶鎖相回路。
[0054]上述的時鐘脈沖產生方法，其中還包括:
[0055]設定上述低頻帶鎖相回路的頻帶以降低輸入抖動；以及
[0056]設定上述高頻帶鎖相回路的頻帶以降低內部抖動。
[0057]上述的時鐘脈沖產生方法，其中上述耦接上述高頻帶鎖相回路的輸出端以及回授輸入端在一起的步驟中，包括上述本地路徑與上述高頻帶鎖相回路具有相同的溫度梯度以及電壓。

【專利附圖】

【附圖說明】
[0058]本發(fā)明的優(yōu)勢、特征以及優(yōu)點搭配以下的敘述以及附圖將有助于更進一步的了解:
[0059]圖1顯示根據(jù)公知架構所實施的具有時鐘脈沖產生電路的集成電路簡化方塊圖；
[0060]圖2顯示根據(jù)本發(fā)明的一實施例所實施的降低所有抖動包括輸入抖動以及內部抖動的具有時鐘脈沖產生電路的集成電路簡化方塊圖；
[0061]圖3顯示根據(jù)本發(fā)明的另一實施例所實施的降低所有抖動的時鐘脈沖系統(tǒng)簡化方塊圖；
[0062]圖4顯示根據(jù)本發(fā)明的另一實施例所述的圖3的時鐘脈沖系統(tǒng)簡化方塊圖，其中對齊位置來自于低頻帶鎖相回路；以及
[0063]圖5顯示根據(jù)本發(fā)明包括多個高頻帶鎖相回路的另一實施例所述的圖3的時鐘脈沖系統(tǒng)簡化方塊圖。
[0064]其中，附圖標記:
[0065]101,201,301集成電路
[0066]103、203時鐘脈沖產生電路
[0067]105處理核心
[0068]107非核心電路
[0069]109輸出/輸入電路
[0070]111,211內部接合墊
[0071]113頻率除法器
[0072]115第一鎖相回路(PLLl)
[0073]117第二鎖相回路(PLL2)
[0074]119第三鎖相回路(PLL3)
[0075]121、123、125、127、501 第一匹配延遲電路(MDELl)
[0076]129,229時鐘脈沖分布電路
[0077]131、133、135、207 第二匹配延遲電路(MDEL2)
[0078]137、139、141、143、145 第三匹配延遲電路(MDEL3)
[0079]203時鐘脈沖產生電路
[0080]205、303低頻帶鎖相回路(PLLO)
[0081]215,305第一高頻帶鎖相回路(PLLl)
[0082]217第二高頻帶鎖相回路(PLL2)
[0083]219第三高頻帶鎖相回路(PLL3)
[0084]301對齊位置
[0085]306可編程頻率除法器
[0086]307時鐘脈沖傳送路徑
[0087]309功能電路
[0088]313本地回授路徑
[0089]401、403 匹配延遲路徑(MDEL)
[0090]503高頻帶鎖相回路
[0091]505時鐘脈沖分布路徑
[0092]507功能電路
[0093]FBl第一回授時鐘脈沖信號
[0094]FB2第二回授時鐘脈沖信號
[0095]FB3第三回授時鐘脈沖信號
[0096]Fl第一回授輸入時鐘脈沖信號
[0097]F2第二回授輸入時鐘脈沖信號
[0098]F3第三回授輸入時鐘脈沖信號
[0099]Cl第一時鐘脈沖信號
[0100]C2第二時鐘脈沖信號
[0101]C3第三時鐘脈沖信號
[0102]BCLK時鐘脈沖輸入信號
[0103]CORE_CK 第一功能時鐘脈沖信號
[0104]1_CK第二功能時鐘脈沖信號
[0105]VDD操作電壓
[0106]VSS參考電壓
[0107]RCK2些微延遲的參考時鐘脈沖信號
[0108]RCK輸出參考時鐘脈沖信號
[0109]F單一回授信號
[0110]FB回授時鐘脈沖信號
[0111]CLK功能時鐘脈沖信號
[0112]RCLK參考時鐘脈沖信號
[0113]FCLK濾波時鐘脈沖信號
[0114]DCLK延遲功能時鐘脈沖信號

【具體實施方式】
[0115]以下的說明使得本領域技術人員能夠使用本發(fā)明所提供內容的特定應用且完成其需求。然而，本發(fā)明實施例的各種變化將使得本領域具有通常知識者能夠清楚了解，且在此所定義的一般原則可應用至其他實施例。因此，本發(fā)明并非限定在此所述的特定實施例，而是應賦予與在此所公開的原理和新穎特征一致的最寬范圍。
[0116]本案發(fā)明人體認到公知利用高頻帶鎖相回路在時鐘脈沖產生上的缺陷，因此揭露一種時鐘脈沖系統(tǒng)以及方法，其利用具有單一匹配時鐘脈沖延遲路徑的低頻帶鎖相回路以及至少一高頻帶鎖相回路用以濾掉大部分時鐘脈沖抖動。每一高頻帶鎖相回路利用低頻帶鎖相回路輸出端的濾波時鐘脈沖信號作為參考時鐘脈沖信號。低頻帶鎖相回路利用匹配的時鐘脈沖延遲路徑，來對齊濾波時鐘脈沖信號的頻率以及相位。再者，每一高頻帶鎖相回路的輸出信號自行回授至其回授時鐘脈沖輸入端而分布至整個集成電路，使得每一高頻帶鎖相回路的回授路徑上的抖動為最小。高頻帶鎖相回路的輸出端或功能時鐘脈沖經由時鐘脈沖路徑傳送至功能電路，其中每一時鐘脈沖路徑的延遲與低頻帶鎖相回路的單一匹配時鐘脈沖延遲路徑相匹配。因為輸入抖動由低頻帶鎖相回路所濾除且內部抖動由每一個高頻帶鎖相回路所濾除，相較于公知架構本發(fā)明的整體抖動可降至最低。
[0117]圖1顯示根據(jù)公知架構所實施的具有時鐘脈沖產生電路103的集成電路101簡化方塊圖。集成電路101包括用以執(zhí)行任何電子功能，如處理資訊或進行通訊等等的電子電路。根據(jù)所述的實施例，集成電路101可實施為一微處理芯片，包括處理核心105、非核心(uncore)電路107以及輸出/輸入電路109。于特定的配置時，也可包含其他的功能電路或區(qū)塊。根據(jù)本發(fā)明的一實施例，舉例來說，集成電路101可實施為具有額外微處理器核心的多核心微處理器，因此處理核心105代表集成電路101任何數(shù)目的核心區(qū)塊。處理核心105可包括內部功能區(qū)塊(圖中并未顯示)如存儲器陣列，例如唯讀存儲器(ROM)、隨機存取存儲器(RAM)(也就是快取存儲器)、一或多算術邏輯單元(ALU)、浮點單元(FPU)整數(shù)單元等等。非核心電路107包含處理核心105外部的其他支援功能電路。輸出/輸入電路109通常包括介面電路，其經由介面接腳以及接合墊等等與外部元件相接。
[0118]集成電路101包括電源供應輸入(例如接腳及類似裝置)，用以耦接至操作電壓VDD以及參考電壓VSS，其中操作電壓VDD為適用于特定技術領與的操作電壓，而參考電壓VSS可如接地電位。根據(jù)本發(fā)明的一實施例，操作電壓VDD約為IV或于全功率模式約為1.05V。應注意的是，對不同的半導體技術而言可能具有不同的特定電壓電位，而這些特定電壓電位僅用于舉例說明，本發(fā)明一樣適用于具有不同電壓電位的半導體技術中。應注意的是，特定的主要操作電壓VDD電位可根據(jù)不同實施例的實施方式、或特定電源模式而有所不同。
[0119]集成電路101更包括用以接收外部時鐘脈沖的時鐘脈沖輸入信號BCLK(例如時鐘脈沖匯流排)。時鐘脈沖輸入信號BCLK提供至內部接合墊111，其作為介面、傳送以及對齊時鐘脈沖信號(頻率以及相位)之用，這部分將于后文做更進一步的討論。內部接合墊111作為相位(及/或頻率)的對齊位置。根據(jù)本發(fā)明的實施例，時鐘脈沖輸入信號BCLK以所接收的頻率傳送?；蛘?，時鐘脈沖輸入信號BCLK的頻率可被調整(例如降頻)，如輸入至頻率除法器113而將時鐘脈沖輸入信號BCLK的頻率除以二。時鐘脈沖輸入信號BCLK經由時鐘脈沖路徑做為參考時鐘脈沖信號RCLK，并經由第一匹配延遲電路(MDELl) 121而傳送至至少一鎖相回路的參考時鐘脈沖輸入端(R)。在此范例中，圖1所示的三個鎖相回路包括第一鎖相回路PLLl 115、第二鎖相回路PLL2 117以及第三鎖相回路PLL3 119。盡管圖1中僅顯示三個鎖相回路，任何大于或小于三個鎖相回路的任意個數(shù)的鎖相回路均包括在本發(fā)明的范圍內。
[0120]如圖1所示，三個額外的時鐘脈沖路徑介于內部接合墊111與鎖相回路115-119間，其包括自內部接合墊111經由第一匹配延遲電路MDELl 123至第一鎖相回路115的回授時鐘脈沖輸入端(F)的第一回授輸入時鐘脈沖信號F1、自內部接合墊111經由第一匹配延遲電路MDELl 125至第二鎖相回路117的回授時鐘脈沖輸入端的第二回授輸入時鐘脈沖信號F2、以及自內部接合墊111經由第一匹配延遲電路MDELl 127至第三鎖相回路119的回授時鐘脈沖輸入端的第三回授輸入時鐘脈沖信號F3。
[0121]在此范例中，內部接合墊111與鎖相回路115-119在芯片中分開一距離。用以傳輸時鐘脈沖信號RCLK的時鐘脈沖路徑與回授輸入時鐘脈沖信號F1-F3的時鐘脈沖路徑包括導線以及鉆孔(via)及類似裝置等等，并在有需求時可更包括一或多緩沖器以增強相應的時鐘脈沖信號。每一個緩沖器可以非反相或反相(例如反相器)來實施。導線以及鉆孔及類似裝置的導體可包括電性寄生元件(例如電阻、電容、電感)，使得信號產生衰減與延遲及類似效應等等，而信號路徑上的每一緩沖器也會增加延遲。因為鎖相回路115-119嘗試于內部接合墊111對齊每一時鐘脈沖信號的頻率及/或相位，時鐘脈沖路徑間盡可能相互匹配。第一匹配延遲電路MDELl 121-127代表所匹配的延遲，用以最小化時鐘脈沖路徑間的延遲差異。
[0122]第一匹配延遲電路MDELl 121、123、125、127可被設定、調整或進行編程化，以匹配介于內部接合墊111與對應鎖相回路115-119間，在參考時鐘脈沖輸入端(R)上的參考時鐘脈沖信號RCLK與對應回授時鐘脈沖輸入端(F)上的回授輸入時鐘脈沖信號F1-F3間的延遲。在考慮導線以及鉆孔或類似裝置間的寄生效應下，第一匹配延遲電路MDELl121-127的每一者可包括任何數(shù)目的緩沖器或反相器或其他延遲元件或區(qū)塊，以與其他時鐘脈沖路徑的延遲相匹配。每一第一匹配延遲電路MDELl 121-127的元件皆盡可能與其他信號路徑的延遲相匹配。根據(jù)本發(fā)明的一實施例，第一匹配延遲電路MDELl 121-127的每一者可使用相同方式來構筑，但可進一步調整一或多個元件以達成讓回授輸入時鐘脈沖信號F1-F3得以匹配延遲的目的。在此架構下，位于內部接合墊111與鎖相回路115-119間的參考時鐘脈沖信號RCLK與回授輸入時鐘脈沖信號F1-F3間的延遲基本上是相同的。
[0123]根據(jù)本發(fā)明的一實施例，時鐘脈沖樹及其類似架構中的時鐘脈沖信號，其時鐘脈沖路徑利用手動調整而使其相互匹配來布線。舉例來說，相同或相似的傳導路徑可以使用相同或類似數(shù)目的緩沖器等達成，這樣的信號路徑匹配本領域技術人員所熟知。當工藝技術的復雜度增加時，新的制造方法也可加入，如時鐘脈沖樹合成等等，以便布線時鐘脈沖信號。時鐘脈沖樹合成可通過手動或自動的方式來實施，并隨著時間、電壓以及溫度的變化，盡可能匹配整體的延遲。
[0124]第一鎖相回路115經由第二匹配延遲電路MDEL2 131產生第一時鐘脈沖信號Cl至時鐘脈沖分布電路129，第二鎖相回路117經由第二匹配延遲電路MDEL2 133產生第二時鐘脈沖信號C2至時鐘脈沖分布電路129，而第三鎖相回路119經由第二匹配延遲電路MDEL2 135產生第三時鐘脈沖信號C3至時鐘脈沖分布電路129。第二匹配延遲電路MDEL2131-135不需要跟第一匹配延遲電路MDELl 121-127相同，但第二匹配延遲電路MDEL2131-135需相互匹配延遲。使用時鐘脈沖樹合成或類似架構等先前提到的方式，可設定、調整或編程化第二匹配延遲電路MDEL2 131-135，以匹配鎖相回路115、117以及119與時鐘脈沖分布電路129間每一路徑的延遲。在此實施方式下，鎖相回路115-119與時鐘脈沖分布電路129間的時鐘脈沖信號C1-C3的信號延遲基本上為相同的。
[0125]時鐘脈沖分布電路129經由對應的匹配延遲路徑，為時鐘脈沖信號C1-C3的每一者提供回授時鐘脈沖信號至內部接合墊111。如圖1所示，時鐘脈沖分布信號129經由第三匹配延遲電路MDEL3 137，提供第一時鐘脈沖信號Cl的第一回授時鐘脈沖信號FBl至內部接合墊111 ;時鐘脈沖分布信號129經由第三匹配延遲電路MDEL3 139，提供第二時鐘脈沖信號C2的第二回授時鐘脈沖信號FB2至內部接合墊111 ;時鐘脈沖分布信號129經由第三匹配延遲電路MDEL3 141，提供第三時鐘脈沖信號C3的第三回授時鐘脈沖信號FB3至內部接合墊111。再次重申，第三匹配延遲電路MDEL3 137-141并不需要與第一匹配延遲電路MDELl 121-127以及第二匹配延遲電路MDEL2 131-135相同，而是第二匹配延遲電路MDEL2 131-135相互匹配延遲，并利用時鐘脈沖樹合成或類似方式等先前敘述過的方法，用以設定、調整或編程化第三匹配延遲電路MDEL3 137-141以匹配時鐘脈沖分布信號129與內部接合墊111間每一路徑的延遲。在此方式下，介于時鐘脈沖分布信號129與內部接合墊111間的回授時鐘脈沖信號FB1-FB3的信號延遲大致上相同。
[0126]時鐘脈沖分布信號129內部的虛線代表時鐘脈沖對C1/FB1、C2/FB2以及C3/FB3間的回授路徑。時鐘脈沖分布信號129內部路徑的延遲有效地相互匹配。相似的，內部接合墊111內部的虛線代表時鐘脈沖對FB1/F1、FB2/F2與FB3/F3間的回授路徑，其中內部接合墊111內部路徑的延遲有效地相互匹配。
[0127]第一鎖相回路PLLl 115使得參考時鐘脈沖信號RCLK以及回授時鐘脈沖Fl間的相位關得以對齊。因為內部接合墊111以及第一鎖相回路PLLl 115之間的延遲為匹配，第一鎖相回路PLLl 115可有效地于內部接合墊111對齊第一回授時鐘脈沖信號FBl以及參考時鐘脈沖信號RCLK。盡管并未明確顯示，第一鎖相回路PLLl 115包括可編程整數(shù)頻率除法器，用以將回授時鐘脈沖Fl的頻率除以一選定的乘數(shù)，以有效地匹配參考時鐘脈沖信號RCLK的頻率。參考時鐘脈沖信號RCLK的頻率有效地乘上可編程化的乘數(shù)而得到第一時鐘脈沖信號Cl的頻率，因而也得到了第一回授時鐘脈沖信號FBl以及回授時鐘脈沖Fl的頻率。
[0128]同樣地，第二鎖相回路PLL2 117利用于內部接合墊111對齊第二回授時鐘脈沖信號FB2以及參考時鐘脈沖信號RCLK的相位，來對齊參考時鐘脈沖信號RCLK以及回授時鐘脈沖F2間的相位關系。第二鎖相回路PLL2 117也結合可編程內部頻率除法器，用以選擇一乘數(shù)以便決定第二時鐘脈沖信號C2、第二回授時鐘脈沖信號FB2以及回授時鐘脈沖F2的頻率。
[0129]第三鎖相回路PLL3 119也利用類似的方法，利用于內部接合墊111對齊第三回授時鐘脈沖信號FB3以及參考時鐘脈沖信號RCLK的相位，來對齊參考時鐘脈沖信號RCLK以及回授時鐘脈沖F3間的相位關系。第三鎖相回路PLL3 119也結合可編程內部頻率除法器，用以選擇一乘數(shù)以便決定第三時鐘脈沖信號C3、第三回授時鐘脈沖信號FB3以及回授時鐘脈沖F3的頻率。第一鎖相回路115、第二鎖相回路117以及第三鎖相回路119間所選擇的乘數(shù)，于任何既定的時間可能為相同或不同。
[0130]時鐘脈沖分布信號129更經由第三匹配延遲電路MDEL3 143提供第一功能時鐘脈沖信號CORE_CK至處理核心105以及非核心電路107，并經由第三匹配延遲電路MDEL3 145提供另一第二功能時鐘脈沖信號1_CK至輸出/輸入電路109。在此使用功能時鐘脈沖信號代表布線至系統(tǒng)的功能區(qū)塊、電路、或類似系統(tǒng)，用以提供同步或定時等目的。通常第一功能時鐘脈沖信號CORE_CK以及第二功能時鐘脈沖信號1_CK利用任何適當?shù)臅r鐘脈沖分布、布線方法或演算法等，以布線至對應的功能方塊，用以傳送對應的時鐘脈沖信號。為了同步以及定時的目的，處理核心105、非核心電路107以及輸出/輸入電路109間的每一時鐘脈沖邊緣的時序盡可能的越接近越好，第三匹配延遲電路MDEL3 143以及145將被設定或以及其他方式進行調整或編程化，以匹配傳送第一功能時鐘脈沖信號CORE_CK以及第二功能時鐘脈沖信號1_CK的時鐘脈沖路徑上的時序延遲。
[0131]因為鎖相回路115-119用以對齊時鐘脈沖信號的相位以及頻率，傳送每一回授時鐘脈沖信號FB1-FB3的路徑延遲，必須與第一功能時鐘脈沖信號CORE_CK以及第二功能時鐘脈沖信號1_CK的延遲相匹配。在同樣的方式下，利用時鐘脈沖樹合成或類似架構等先前提到的方式，得以設定、調整或編程化第三匹配延遲電路MDEL3 137-145，使得回授時鐘脈沖信號FB1-FB3與第一功能時鐘脈沖信號CORE_CK以及第二功能時鐘脈沖信號1_CK之間的延遲相互匹配。同樣的，處理核心105、非核心電路107以及輸出/輸入電路109沿著回授時鐘脈沖信號FB1-FB3的操作時鐘脈沖邊緣為一致。
[0132]時鐘脈沖分布電路129包括時鐘脈沖選擇器或多工器電路或類似裝置等(并未顯示)，用以選擇時鐘脈沖信號C1-C3以驅動第一功能時鐘脈沖信號CORE_CK以及第二功能時鐘脈沖信號1_CK?；厥跁r鐘脈沖信號FB1-FB3通常并未閘控(un-gated)，亦即回授時鐘脈沖信號FB1-FB3依然維持頻率以及相位的對齊。根據(jù)本發(fā)明的一實施例，在閘控(gatedon)之下，第三時鐘脈沖信號C3為特定的輸出/輸入時鐘脈沖信號以產生第二功能時鐘脈沖信號10_CK至輸出/輸入電路109。在低功率狀態(tài)時，時鐘脈沖分布電路129可使第二功能時鐘脈沖信號10_CK失能，而第三時鐘脈沖信號C3繼續(xù)由第三鎖相回路PLL3119經由第三回授時鐘脈沖信號FB3所驅動。
[0133]根據(jù)本發(fā)明的一實施例，時鐘脈沖分布電路129于第一時鐘脈沖信號Cl以及第二時鐘脈沖信號C2擇一，以驅動第一功能時鐘脈沖信號C0RE_CK。另一個沒有驅動第一功能時鐘脈沖信號C0RE_CK的鎖相回路，可重新編程化至不同的乘數(shù)以調整時鐘脈沖。舉例來說，當?shù)谝绘i相回路PLLl 115被選來驅動第一功能時鐘脈沖信號C0RE_CK時，第二鎖相回路PLL2 117的乘數(shù)可重新設定至較高或較低。當?shù)诙i相回路PLL2 117的新頻率穩(wěn)定后，時鐘脈沖分布電路129可切換至第二鎖相回路PLL2 117來驅動第一功能時鐘脈沖信號C0RE_CK，使得在需要的時候，可重新設定第一鎖相回路PLLl 115至其他的乘數(shù)。如本領域技術人員所熟知的，可于第一鎖相回路PLLl 115以及第二鎖相回路PLL2 117間切換操作，用以將第一功能時鐘脈沖信號C0RE_CK的頻率向上或向下調整。若有需要，在低功率狀態(tài)時，時鐘脈沖分布電路129也可閘控(gate)而關閉第一功能時鐘脈沖信號C0RE_CK。
[0134]根據(jù)本發(fā)明的一更具體的實施例，時鐘脈沖輸入信號BCLK具有介于10MHz?400MHz間的頻率，而時鐘脈沖信號C1-C3操作于大約0.4GHz?大約3GHz之間。盡管時鐘脈沖輸入信號BCLK以相同的頻率傳遞給參考時鐘脈沖信號RCLK，參考時鐘脈沖信號RCLK也可能在頻率除法器113的運作下，其頻率只有時鐘脈沖輸入信號BCLK的頻率的一半。鎖相回路115-119具有一適當乘數(shù)的范圍，以乘上參考時鐘脈沖信號RCLK的頻率而得到所需的頻率范圍。根據(jù)本發(fā)明的一實施例，乘數(shù)的范圍介于2倍至32倍，但任何適當?shù)某藬?shù)范圍都已仔細考慮而應包含于本發(fā)明范圍中。
[0135]盡管時鐘脈沖產生電路103對產生功能時鐘脈沖信號以驅動處理核心105以及集成電路101上其他電路(亦即非核心電路以及輸出/輸入電路)提供相當?shù)膹椥?，經由系統(tǒng)傳遞的抖動仍會造成整體效率以及效能上的降低。時鐘脈沖輸入信號BCLK通常包含一定程度的輸入抖動，并傳遞至參考時鐘脈沖信號RCLK以及鎖相回路的參考輸入端。產生回授時鐘脈沖信號FB1-FB3的回授時鐘脈沖路徑穿越集成電路101的大部份，因而處在集成電路101的操作電壓VDD以及參考電壓VSS的巨大的供應電壓變動下，跨越芯片的變動將伴隨溫度梯度等等變異，而這些變異造成提供至鎖相回路115-119回授輸入端的輸入抖動。再者，鎖相回路115-119將產生內部抖動，而內部抖動也造成整體的抖動。
[0136]在公知架構中，可調整鎖相回路115-119的每一者的頻帶，以盡可能的降低整體抖動。鎖相回路的頻帶通常指的是其對于輸入頻率的響應，也可與其輸出頻率范圍有關或無關。鎖相回路115-119每一者的頻帶在決定后，可根據(jù)一特定架構而調整以降低抖動。鎖相回路115-119的頻帶越低，輸入抖動被抑制得越多，然而越低的頻帶則使得由鎖相回路115-119的內部所產生的內部抖動更無法被抑制。
[0137]若縮小鎖相回路115-119每一者的頻帶以最小化輸入抖動，則內部抖動通常會通過而無法被過濾，使得抖動問題依然存在。另一方面，如果增加鎖相回路115-119的頻帶至相對高電位以最小化內部抖動，因高頻帶的鎖相回路無法濾除輸入抖動，使得抖動問題依然存在。所以，鎖相回路的設計者必須對頻帶妥協(xié)，并且無法同時降低兩種類型的抖動。在此情形下，時鐘脈沖產生電路103必須承受大量的抖動，而抖動會降低集成電路103整體的效率以及效能。
[0138]圖2顯示根據(jù)本發(fā)明的一實施例所實現(xiàn)的具有時鐘脈沖產生電路203的集成電路201簡化方塊圖，用以降低所有抖動包括輸入抖動以及內部抖動。集成電路201與集成電路101相似，因集成電路201 —樣包括用以執(zhí)行任何合適電子功能，如處理資訊或進行通訊等的電子電路，且類似的元件具有一致的參考編號。舉例來說，如圖2所示，集成電路201也包括處理核心105、非核心電路107以及輸出/輸入電路107的微處理器芯片。特定的架構中也可包括其他額外的功能區(qū)塊，而處理核心105可視為多核心的微處理器并包括一或多微處理器核心。操作電壓VDD、參考電壓VSS以及時鐘脈沖輸入信號BCLK也以同樣的方式提供。
[0139]內部接合墊111由內部接合墊211所取代，內部接合墊211接收時鐘脈沖輸入信號BCLK且以與集成電路101相同的方式經由第一匹配延遲電路MDEL1121傳送參考時鐘脈沖信號RCLK，其中內部接合墊211也是一對齊位置。然而在此情況下，參考時鐘脈沖信號RCLK提供至低頻帶鎖相回路PLLO 205。低頻帶鎖相回路PLLO 205標示為“LO”，代表設定為相對低頻帶。低頻帶鎖相回路PLLO 205可操作于時鐘脈沖輸入信號BCLK及/或參考時鐘脈沖信號RCLK的頻率范圍。根據(jù)本發(fā)明的一實施例，舉例來說，低頻帶鎖相回路PLLO205操作于100-400MHZ的范圍，而不是GHz的范圍。盡管低頻帶鎖相回路PLLO 205可如前面所述以乘數(shù)的方式實現(xiàn)，根據(jù)本發(fā)明的一實施例，低頻帶鎖相回路PLLO 205為1:1的鎖相回路，提供與參考時鐘脈沖信號RCLK具相同頻率的輸出參考時鐘脈沖信號RCK。
[0140]第一鎖相回路PLLl 115、第二鎖相回路PLL2 117以及第三鎖相回路PLL3119由對應的第一高頻帶鎖相回路PLLl 215、第二高頻帶鎖相回路PLL2 217以及第三高頻帶鎖相回路PLL3 219所取代，而高頻帶鎖相回路215-219被設定為高頻帶鎖相回路，并且標示為“HI”。高頻帶鎖相回路215-219與鎖相回路PLL1115-119相似，除了在其對應的參考時鐘脈沖輸入端(R)所接收的是輸出參考時鐘脈沖信號RCK而不是接收參考時鐘脈沖信號RCLK以外。根據(jù)本發(fā)明的一實施例，高頻帶鎖相回路215-219的每一者操作于400MHz-3GHz的范圍，盡管也可操作于其他任何適當?shù)念l率范圍。時鐘脈沖分布電路129由時鐘脈沖分布電路229所取代，時鐘脈沖分布電路229 —樣接收時鐘脈沖信號C1-C3，且以相同的方式經由第三匹配延遲電路MDEL3 143提供第一功能時鐘脈沖信號CORE_CK以及經由第三匹配延遲電路MDEL3 145提供第二功能時鐘脈沖信號1_CK。并且，第三時鐘脈沖信號C3用以提供第二功能時鐘脈沖信號1_CK并選擇第一時鐘脈沖信號Cl以及第二時鐘脈沖信號C2的一者以提供至第一功能時鐘脈沖信號CORE_CK。第一高頻帶鎖相回路PLLl 215經由第二匹配延遲電路MDEL2 131以相同的方式提供第一時鐘脈沖信號Cl至時鐘脈沖分布電路229 ;第二高頻帶鎖相回路PLL2 217以相同的方式經由第二匹配延遲電路MDEL2 133以相同的方式提供第二時鐘脈沖信號C2至時鐘脈沖分布電路229 ;第三高頻帶鎖相回路PLL3 219以相同的方式經由第二匹配延遲電路MDEL2135以相同的方式提供第二時鐘脈沖信號C3至時鐘脈沖分布電路229。
[0141]在此情況下，對時鐘脈沖產生電路203而言，輸出參考時鐘脈沖信號RCK經由第二匹配延遲電路MDEL2 207而提供具些微延遲的參考時鐘脈沖信號RCK2至時鐘脈沖產生電路229的另一個輸入端。第二匹配延遲電路MDEL2207可被設定、調整或編程化，并以前述的類似方式使得輸出參考時鐘脈沖信號RCK與些微延遲的參考時鐘脈沖信號RCK2間的延遲，與高頻帶鎖相回路215-219的每一者至時鐘脈沖產生電路203的時鐘脈沖路徑的延遲相匹配。
[0142]應注意的是，如圖所示，輸出參考時鐘脈沖信號RCK直接耦接至高頻帶鎖相回路215-219的參考輸入端以及第二匹配延遲電路MDEL2 207。在此情況下，低頻帶鎖相回路PLLO 205與高頻帶鎖相回路215-219位于同一位置，其中承載輸出參考時鐘脈沖信號RCK的傳導路徑較短并伴隨最小的延遲，并且承受相同的溫度以及電壓。若高頻帶鎖相回路215-219之間相互分離、或與低頻帶鎖相回路PLLO 205分開一個適當?shù)木嚯x，則對應的時鐘脈沖路徑應相互匹配(例如利用MDEL所示的電路等等)以最小化輸出參考時鐘脈沖信號RCK的延遲差異。
[0143]時鐘脈沖產生電路203簡化為只通過單一回授路徑提供具些微延遲的參考時鐘脈沖信號RCK2，并經過第三匹配延遲電路MDEL3 137所提供的單一回授時鐘脈沖路徑傳送回授時鐘脈沖信號FB。第三匹配延遲電路MDEL3 137可被設定、調整或編程化，并以前述的相同方式，以匹配第三匹配延遲電路MDEL3143以及第三匹配延遲電路MDEL3 145的延遲?；厥跁r鐘脈沖信號FB提供至內部接合墊211的輸入端，并經由第一匹配延遲電路MDELl125傳送回授時鐘脈沖信號FB至低頻帶鎖相回路PLLO 205以作為單一回授信號F。第一匹配延遲電路MDELl 121以及第一匹配延遲電路MDELl 125可被設定、調整或進行編程化，并利用時鐘脈沖樹合成等前述的類似方式，使內部接合墊211以及低頻帶鎖相回路PLLO 205間的對應延遲相互匹配。單一回授信號F提供至低頻帶鎖相回路PLLO 205的回授時鐘脈沖輸入端。
[0144]在此情形下，可省略高頻帶鎖相回路215-219的每一者中，用以提供對應回授時鐘脈沖信號FB1-FB3的回授路徑，取而代之的是提供單一回授信號F至低頻帶鎖相回路PLLO 205的單一回授路徑，而單一回授信號F上所產生的輸入抖動也能夠有效地由低頻帶鎖相回路PLLO 205所濾除。此外，因參考時鐘脈沖信號RCLK上的任何輸入抖動可被有效地由低頻帶鎖相回路PLLO 205所濾除，使得輸出參考時鐘脈沖信號RCK經過濾波的信號，故能有效降低輸入抖動。低頻帶鎖相回路PLLO 205的頻帶可被選擇、設定、調整或以任何方式進行編程化，以降低或消除輸入抖動。
[0145]高頻帶鎖相回路215-219的頻帶可被選擇、設定、調整或以任何方式進行編程化，以降低或消除由鎖相回路內部產生的內部抖動。在此情形下，兩種類型的抖動都可藉由低頻帶鎖相回路以及高頻帶鎖相回路的結合而有效地降低或消除。換句話說，設計者可調整低頻帶鎖相回路PLLO 205、高頻帶鎖相回路215-219的頻帶，因而不需要在兩種類型的抖動間做妥協(xié)的情況下來降低整體抖動。
[0146]此外，高頻帶鎖相回路215-219的每一者的回授路徑，介于對應的輸出端以及回授輸入端間的直接連接。如圖所示，第一回授路徑216介于第一高頻帶鎖相回路PLLl 215的輸出端以及其回授時鐘脈沖輸入端之間；第二回授路徑218介于第二高頻帶鎖相回路PLL2 217的輸出端以及其回授時鐘脈沖輸入端之間；第三回授路徑220介于第三高頻帶鎖相回路PLL3 219的輸出端以及其回授時鐘脈沖輸入端之間。因此，在高頻帶鎖相回路215-219的回授輸入時鐘脈沖信號F1-F3中的抖動被消除了。在此情形下，高頻帶鎖相回路215-219的回授路徑并不需要跨過整個芯片，而是經由本質上無抖動的導線直接或就地或是從本地(locally)拉回至其對應的輸入端。
[0147]每個回授路徑216-220的直接或就地連接，代表每一連接穿越相對較短的距離，且沒有遭遇任何巨大的供應電壓變動或溫度梯度。通常而言，這些本地路徑并未遭受抖動源的影響，且有效地與抖動源隔絕。并且，在一實施例中，回授路徑上沒有任何延遲元件且取而代之的是導線連結其中，使得任何抖動源皆被消除。盡管延遲元件可視需要使用于某些情況以消除任何延遲差異，但所有這類元件相對于對應高頻帶鎖相回路皆為本地的，因而承受相同的電壓以及溫度變化。因此，在上述任何一種情況下，任何造成回授路徑上抖動的干擾均被有效地排除。
[0148]總之，低頻帶鎖相回路PLLO 205用以濾除輸入抖動，而高頻帶鎖相回路215-219的每一者用以濾除由鎖相回路內部所產生的內部抖動。所以，使用者可設定、編程、或調整低頻帶鎖相回路PLLO 205的頻帶以降低或排出輸入抖動，也可設定、編程化或調整高頻帶鎖相回路215-219的頻帶以降低或排除內部抖動。
[0149]就一般而言，低頻帶鎖相回路的頻帶小于一或多高頻帶鎖相回路的頻帶。根據(jù)本發(fā)明的一實施例，舉例來說，低頻帶鎖相回路PLLO 205的頻帶約為1MHz，而高頻帶鎖相回路215-219的頻帶設定約為5MHz。也就是，低頻帶鎖相回路以及高頻帶鎖相回路間的相對頻率比例并沒有限制，使用者得以具有足夠的彈性來調整鎖相回路的頻帶，以最小化時鐘脈沖系統(tǒng)的整體抖動，包括輸入抖動以及內部抖動。
[0150]圖3顯示根據(jù)本發(fā)明的另一實施例所實現(xiàn)的降低所有抖動的時鐘脈沖系統(tǒng)300簡化方塊圖。時鐘脈沖輸入信號BCLK以及回授時鐘脈沖信號FB經由對齊位置301而分別提供至低頻帶鎖相回路PLLO 303的參考輸入端以及回授輸入端。在此狀況下，對齊位置301與低頻帶鎖相回路PLLO 303的參考輸入端以及回授輸入端夠接近，使得對齊位置301與低頻帶鎖相回路PLLO 303間的延遲可忽略。
[0151]低頻帶鎖相回路PLLO 303輸出經濾波的時鐘脈沖信號FCLK，而此濾波脈信號FCLK被提供至高頻帶鎖相回路PLLl 305的參考輸入端。在此情況下，僅顯示的任一高頻帶鎖相回路，即高頻帶鎖相回路PLLl 305，其具有一輸出端以提供功能時鐘脈沖信號CLK。高頻帶鎖相回路PLLl 305具有耦接于其輸出端以及回授輸入端間的本地回授路徑313，因而處于可忽略的抖動源、或以其他方式處于與高頻帶鎖相回路PLLl 305的相同條件下。如圖所示，高頻帶鎖相回路PLLl 305的回授輸入端具有可編程頻率除法器306，其將功能時鐘脈沖信號CLK的頻率，相對于濾波時鐘脈沖信號FCLK的頻率乘上一系數(shù)M。低頻帶鎖相回路PLLO 303的頻帶夠低，足以濾除輸入抖動，而高頻帶鎖相回路PLLl 305的頻帶亦夠高，足以濾除內部抖動。
[0152]功能時鐘脈沖信號CLK經由時鐘脈沖傳送路徑307傳送至功能電路309。如先前所述，功能電路309可與高頻帶鎖相回路PLL1 305分開，這可能使得時鐘脈沖傳送路徑307將功能時鐘脈沖信號CLK暴露于抖動源中。時鐘脈沖傳送路徑307可包括任何數(shù)目的緩沖器等等，且中間傳導路徑包括寄生效應或類似效應等等，因而使時鐘脈沖傳送路徑307遭受溫度梯度及/或電壓變化，而產生巨大的抖動。因此，時鐘脈沖傳送路徑307包括延遲，使得功能時鐘脈沖信號CLK抵達功能電路309時，成為延遲功能時鐘脈沖信號DCLK。
[0153]為了在對齊位置301對齊相位及/或頻率，介于低頻帶鎖相回路PLL0 303的輸出端以及對齊位置301 (或低頻帶鎖相回路PLL0 303的回授輸入端)間的回授路徑，被設定為具有匹配延遲路徑MDEL 311，而匹配延遲路徑MDEL 311可設定、調整或以其他方式進行編程化而匹配于時鐘脈沖傳送路徑307。低頻帶鎖相回路PLL0 303的頻帶可被設定或選擇以降低或最小化輸入抖動，而設定或調整高頻帶鎖相回路PLL1 305的頻帶可以降低或最小化內部抖動。在此方式下可達成相位及/或頻率的對齊，且整體的抖動可被降低或達到最小。
[0154]圖4顯示根據(jù)本發(fā)明的另一實施例所述的圖3的時鐘脈沖系統(tǒng)300簡化方塊圖，其中對齊位置301與低頻帶鎖相回路PLL0 303分開。在此情況下，匹配延遲路徑MDEL401以及匹配延遲路徑MDEL403，以先前針對集成電路201的第一匹配延遲電路MDEL1 121以及第一匹配延遲電路MDEL1 125所述的類似方式，沿著傳送時鐘脈沖輸入信號BCLK以及回授時鐘脈沖信號FB的時鐘脈沖路徑安插其中。
[0155]圖5顯示根據(jù)本發(fā)明包括整數(shù)N個高頻帶鎖相回路533(顯示為PLL1、PLL2、…、PLLN)的另一實施例所述的圖3的時鐘脈沖系統(tǒng)300簡化方塊圖。每個高頻帶鎖相回路包含一個從其輸出端連接至回授輸入端的本地”低抖動”回授路徑。假設高頻帶鎖相回路533皆與低頻帶鎖相回路PLL0 303分開，因此經濾波時鐘脈沖信號FCLK將經由對應的第一匹配延遲電路MDEL1 501而傳送。高頻帶鎖相回路503經由對應的N個時鐘脈沖分布路徑505 (顯示為⑶P1，⑶P2，…，⑶PN)，提供對應N個功能時鐘脈沖信號CLK1，CLK2,…，CLKN至對應的N個功能電路507 (顯示為FC1，F(xiàn)C1,…，F(xiàn)CN)，而產生提供至功能電路507的對應的延遲時鐘脈沖信號DCLK1，DCLK2,…DCLKN。如前所述，時鐘脈沖分布路徑505相互匹配，且第一匹配延遲電路MDEL1 311可被設定、調整或以及他方式進行編程化以匹配每一時鐘脈沖分布路徑505。
[0156]應注意的是，每一高頻帶鎖相回路PLL1、PLL2、…、PLLN可為相同的。另一方面，高頻帶鎖相回路的頻帶可根據(jù)匹配延遲電路505以及鎖相回路共同的回授路徑上通過量測或經驗判定的抖動值做調整。
[0157]盡管本發(fā)明僅參照某些較佳的形式詳加描述，但其他形式以及變化亦可想而知。舉例來說，在此所述的電路可以任何適當?shù)姆绞綄崿F(xiàn)，包括邏輯元件或電路等等。任何數(shù)目的功能的電路可以軟件或硬件的方式實現(xiàn)于集成電路。本領域技術人員能夠了解，這樣的等同構造并不背離本揭露的精神和范圍，且本揭露的改變不脫離本揭露的精神和范圍。
【權利要求】
1.一種時鐘脈沖系統(tǒng)，其特征在于，用以經由一對齊位置接收一參考時鐘脈沖信號，并且產生一功能時鐘脈沖信號，其中上述功能時鐘脈沖信號經由一時鐘脈沖路徑提供至一功能電路，該時鐘脈沖系統(tǒng)包括: 一低頻帶鎖相回路，具有接收上述參考時鐘脈沖信號的參考輸入端、接收一回授時鐘脈沖信號的回授輸入端、以及提供一濾波時鐘脈沖信號的輸出端； 一高頻帶鎖相回路，具有接收上述濾波時鐘脈沖信號的參考輸入端、提供上述功能時鐘脈沖信號的輸出端、以及經由一本地回授路徑耦接至上述高頻帶鎖相回路的上述輸出端的回授輸入端；以及 一延遲路徑，耦接于上述低頻帶鎖相回路的上述輸出端以及上述對齊位置之間，用以提供上述回授時鐘脈沖信號至上述低頻帶鎖相回路，其中上述延遲路徑用來產生一延遲而與承載上述功能時鐘脈沖信號的上述時鐘脈沖路徑相匹配。
2.如權利要求1所述的時鐘脈沖系統(tǒng)，其特征在于，上述低頻帶鎖相回路的頻帶的選擇用以降低輸入抖動，其中上述高頻帶鎖相回路的頻帶的選擇用以降低內部抖動。
3.如權利要求1所述的時鐘脈沖系統(tǒng)，其特征在于，上述低頻帶鎖相回路所產生的上述濾波時鐘脈沖信號的頻率大約與上述參考時鐘脈沖信號的頻率相同，上述高頻帶鎖相回路所產生的上述功能時鐘脈沖信號的頻率大于上述濾波時鐘脈沖信號的頻率。
4.如權利要求1所述的時鐘脈沖系統(tǒng)，其特征在于，上述本地回授路徑與上述高頻帶鎖相回路承受大致相同的電壓以及大致相同的溫度。
5.如權利要求1所述的時鐘脈沖系統(tǒng)，其特征在于，上述延遲路徑與上述時鐘脈沖路徑具有大致上相同的時序延遲以及電氣特性。
6.如權利要求1所述的時鐘脈沖系統(tǒng)，其特征在于，上述延遲路徑與上述時鐘脈沖路徑具有相同數(shù)目的緩沖器。
7.如權利要求1所述的時鐘脈沖系統(tǒng)，其特征在于，還包括: 一內部接合墊，作為上述對齊位置； 一參考時鐘脈沖路徑，耦接于上述內部接合墊以及上述低頻帶鎖相回路的上述參考輸入端，用以承載上述參考時鐘脈沖信號； 一回授時鐘脈沖路徑，耦接于上述內部接合墊以及上述低頻帶鎖相回路的上述回授輸入端，用以承載上述回授時鐘脈沖信號；以及 其中上述參考時鐘脈沖路徑以及上述回授時鐘脈沖路徑大致上相互匹配。
8.如權利要求1所述的時鐘脈沖系統(tǒng)，其特征在于，上述功能時鐘脈沖信號包括經由多個時鐘脈沖路徑而提供至多個功能電路的多個功能時鐘脈沖信號，其中上述高頻帶鎖相回路包括多個高頻帶鎖相回路，且上述高頻帶鎖相回路每一者皆具有接收上述濾波時鐘脈沖信號的參考輸入端、提供對應上述功能時鐘脈沖信號的一者的輸出端、以及經由對應多個本地回授路徑的一者而耦接至對應的輸出端。
9.如權利要求1所述的時鐘脈沖系統(tǒng)，其特征在于，上述時鐘脈沖路徑的每一者大致上相互匹配，且與上述延遲路徑匹配。
10.如權利要求1所述的時鐘脈沖系統(tǒng)，其特征在于，還包括: 一時鐘脈沖分布電路； 其中上述高頻帶鎖相回路包括多個高頻帶鎖相回路，上述高頻帶鎖相回路的每一者具有接收上述濾波時鐘脈沖信號的參考輸入端、提供對應的多個可選的時鐘脈沖信號的一者至上述時鐘脈沖分布電路的輸出端以及經由對應的多個本地回授路徑的一者耦接至對應的輸出端的回授輸入端；以及 其中上述時鐘脈沖分布電路選擇上述可選的時鐘脈沖信號的一者作為上述功能時鐘脈沖信號。
11.如權利要求10所述的時鐘脈沖系統(tǒng)，其特征在于，上述可選的時鐘脈沖信號的每一者以及上述濾波時鐘脈沖信號沿著對應的多個匹配時鐘脈沖路徑的一者而傳送，上述多個匹配時鐘脈沖路徑介于上述低頻帶鎖相回路、上述高頻帶鎖相回路以及上述時鐘脈沖分布電路之間。
12.—種時鐘脈沖集成電路，其特征在于，包括: 至少一功能電路； 一內部接合墊，接收以及傳遞一外部參考時鐘脈沖信號以及一回授時鐘脈沖信號；一低頻帶鎖相回路，具有接收上述參考時鐘脈沖信號的參考輸入端、接收上述回授時鐘脈沖信號的回授輸入端以及提供一濾波時鐘脈沖信號的輸出端； 至少一高頻帶鎖相回路，上述高頻帶鎖相回路的每一者具有接收上述濾波時鐘脈沖信號的回授輸入端、提供對應至少一的功能時鐘脈沖信號的一者的輸出端以及經由一本地回授路徑耦接至輸出端的回授輸入端； 至少一時鐘脈沖分布路徑，上述時鐘脈沖分布路徑的每一者傳送對應的上述至少一的功能時鐘脈沖信號的一者至對應的上述至少一功能電路；以及 一回授時鐘脈沖路徑，耦接于上述低頻帶鎖相回路的輸出端以及提供上述回授時鐘脈沖信號的上述內部接合墊之間，其中上述回授時鐘脈沖路徑與上述至少一時鐘脈沖分布路徑相互匹配。
13.如權利要求12所述的時鐘脈沖集成電路，其特征在于，還包括一對匹配時鐘脈沖路徑，分別用以從上述內部接合墊，傳送上述參考時鐘脈沖信號以及上述回授時鐘脈沖信號至上述低頻帶鎖相回路的上述參考輸入端以及上述回授輸入端。
14.如權利要求12所述的時鐘脈沖集成電路，其特征在于，上述至少一高頻帶鎖相回路包括多個高頻帶鎖相回路，其中上述濾波時鐘脈沖信號沿著多個匹配時鐘脈沖路徑的每一者，傳送至對應的上述高頻帶鎖相回路的參考輸入端。
15.如權利要求12所述的時鐘脈沖集成電路，其特征在于，上述至少一高頻帶鎖相回路包括多個尚頻帶鎖相回路，上述尚頻帶鎖相回路的每一者提供對應的多個功能時鐘脈沖信號的一者，其中上述至少一時鐘脈沖分布路徑包括多個匹配時鐘脈沖分布路徑，其中上述功能時鐘脈沖信號的每一者沿著對應的上述匹配時鐘脈沖分布路徑的一者而傳送。
16.如權利要求12所述的時鐘脈沖集成電路，其特征在于，還包括: 上述至少一高頻帶鎖相回路包括多個高頻帶鎖相回路，上述高頻帶鎖相回路的每一者提供對應的多個功能時鐘脈沖信號的一者； 一時鐘脈沖分布電路；以及 多個匹配時鐘脈沖路徑，自上述高頻帶鎖相回路傳送上述功能時鐘脈沖信號至上述時鐘脈沖分布電路，并且自上述低頻帶鎖相回路傳送上述回授時鐘脈沖信號至上述時鐘脈沖分布電路。
17.如權利要求16所述的時鐘脈沖集成電路，其特征在于，上述時鐘脈沖分布電路包括自上述功能時鐘脈沖信號選擇一選定功能信號而沿著上述至少一時鐘脈沖分布路徑而傳送至上述至少一功能電路的選擇邏輯，其中上述回授時鐘脈沖路徑親接于上述時鐘脈沖分布電路以及上述內部接合墊之間。
18.如權利要求12所述的時鐘脈沖集成電路，其特征在于，上述至少一高頻帶鎖相回路的每一者的頻帶用以降低內部抖動，其中上述低頻帶鎖相回路的頻帶用以降低內部抖動。
19.如權利要求12所述的時鐘脈沖集成電路，其特征在于，上述至少一高頻帶鎖相回路的每一者的上述本地回授路徑與上述集成電路的抖動產生源相隔離。
20.如權利要求12所述的時鐘脈沖集成電路，其特征在于，上述至少一功能電路的每一者包括一微處理核心，其中上述至少一功能時鐘脈沖信號包括至少一核心時鐘脈沖信號。
21.一種時鐘脈沖產生方法，其特征在于，用以降低一時鐘脈沖系統(tǒng)的一時鐘脈沖信號的抖動，包括: 利用產生一濾波時鐘脈沖信號的低頻帶鎖相回路，濾波來自一對齊位置的一參考時鐘脈沖信號以及一回授時鐘脈沖信號； 傳送上述濾波時鐘脈沖信號至一高頻帶鎖相回路的回授輸入端，上述高頻帶鎖相回路的輸出端提供一功能時鐘脈沖信號； 沿著一時鐘脈沖分布路徑，傳送上述功能時鐘脈沖信號至一功能區(qū)塊； 從上述低頻帶鎖相回路至上述對齊位置，提供與上述時鐘脈沖分布路徑相匹配的一回授路徑；以及 經由上述回授路徑，傳送上述濾波時鐘脈沖信號而提供上述回授時鐘脈沖信號至低頻帶鎖相回路。
22.如權利要求21所述的時鐘脈沖產生方法，其特征在于，還包括傳送上述回授時鐘脈沖信號，而上述回授時鐘脈沖信號經由多個匹配路徑由上述對齊位置傳送至上述低頻帶鎖相回路。
23.如權利要求21所述的時鐘脈沖產生方法，其特征在于，還包括: 設定上述低頻帶鎖相回路的頻帶以降低輸入抖動；以及 設定上述高頻帶鎖相回路的頻帶以降低內部抖動。
24.如權利要求21所述的時鐘脈沖產生方法，其特征在于，其中上述耦接上述高頻帶鎖相回路的輸出端以及回授輸入端在一起的步驟中，包括上述本地路徑與上述高頻帶鎖相回路具有相同的溫度梯度以及電壓。
【文檔編號】H03K5/14GK104467757SQ201410347277
【公開日】2015年3月25日 申請日期:2014年7月21日 優(yōu)先權日:2013年7月22日
【發(fā)明者】達魯斯·D·嘉斯金斯, 詹姆斯·R·隆柏格 申請人:威盛電子股份有限公司