半導(dǎo)體集成電路、鎖存電路以及觸發(fā)器的制造方法
【專利摘要】提供一種既能夠保證向半導(dǎo)體集成電路的寫入工作以及數(shù)據(jù)保持能力，又能夠有效地實現(xiàn)低耗電量的技術(shù)。被連接在第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間的半導(dǎo)體集成電路由第1至第四晶體管構(gòu)成。并且，在第二節(jié)點(diǎn)的信號發(fā)生變化時，第四晶體管被導(dǎo)通，在第二晶體管的柵極被施加從第三電位位移了第四晶體管的閾值的電位。因此，能夠容易地向半導(dǎo)體集成電路進(jìn)行數(shù)據(jù)的寫入，并且能夠保證數(shù)據(jù)保持能力。
【專利說明】
半導(dǎo)體集成電路、鎖存電路以及觸發(fā)器
技術(shù)領(lǐng)域
[0001]本申請涉及半導(dǎo)體集成電路、以及具備該半導(dǎo)體集成電路的鎖存電路以及觸發(fā)器。
【背景技術(shù)】
[0002]在半導(dǎo)體集成電路中使用許多鎖存電路以及觸發(fā)器。隨著移動設(shè)備的普及，半導(dǎo)體集成電路的低耗電量的要求不斷增高，因此，鎖存電路以及觸發(fā)器也希望實現(xiàn)低耗電量。
[0003]—般而言，為了使鎖存電路以及觸發(fā)器的耗電量降低，則希望盡可能地減少存在于時鐘信號的傳播路徑上的晶體管的數(shù)量。例如，在將數(shù)據(jù)信號寫入到鎖存電路時，采用按照時鐘信號暫時斷開鎖存反饋信號的機(jī)構(gòu)以便于寫入，并且，由于省去了作為斷開機(jī)構(gòu)的控制開關(guān)，因此，在時鐘信號的傳播路徑上就能夠使晶體管的數(shù)量減少。
[0004]例如，在專利文獻(xiàn)I以及2中公開的技術(shù)是，分別在構(gòu)成觸發(fā)器的主鎖存電路以及從鎖存電路中，省去上述的控制開關(guān)而是僅通過逆變器來生成鎖存反饋信號。
[0005](現(xiàn)有技術(shù)文獻(xiàn))
[0006](專利文獻(xiàn))
[0007]專利文獻(xiàn)I專利第3572700號公報(圖3)
[0008]專利文獻(xiàn)2米國專利第6008678號說明書
[0009]然而，在專利文獻(xiàn)1、2所記載的以往技術(shù)中，由于近些年半導(dǎo)體集成電路的低耗電量化，而電源電壓降低，或者隨著小面積化的要求而晶體管的大小也變小，因此導(dǎo)致寫入數(shù)據(jù)信號的晶體管的驅(qū)動能力降低，在該晶體管的驅(qū)動能力比生成鎖存反饋信號的逆變器的驅(qū)動能力差的情況下，則會出現(xiàn)不能對數(shù)據(jù)信號進(jìn)行寫入的情況。另外，若極力地降低逆變器的驅(qū)動能力，則不能保持鎖存信號。

【發(fā)明內(nèi)容】

[0010]鑒于上述問題，本申請的目的在于提供一種技術(shù)，該技術(shù)即使在電源電壓降低、晶體管的驅(qū)動能力降低的情況下，也能夠在保證向半導(dǎo)體集成電路的寫入工作以及數(shù)據(jù)保持能力的狀態(tài)下，實現(xiàn)低耗電量。
[0011]本申請的半導(dǎo)體電路被連接在第一節(jié)點(diǎn)以及第二節(jié)點(diǎn)之間，該第一節(jié)點(diǎn)與第二節(jié)點(diǎn)被施加相互反轉(zhuǎn)的信號，該半導(dǎo)體集成電路具備:第一導(dǎo)電型的第一晶體管，被設(shè)置在第一電位節(jié)點(diǎn)與所述第一節(jié)點(diǎn)之間，所述第一電位節(jié)點(diǎn)被施加第一電位;第二導(dǎo)電型的第二晶體管，被設(shè)置在所述第一節(jié)點(diǎn)與被施加第二電位的第二電位節(jié)點(diǎn)之間，且該第二導(dǎo)電型的第二晶體管的漏極與所述第一節(jié)點(diǎn)連接；以及第三晶體管，其源極與所述第二晶體管的柵極連接，在所述第二節(jié)點(diǎn)上的信號發(fā)生變化時，在所述第三晶體管的柵極被施加使該第三晶體管導(dǎo)通的第三電位，在所述第二晶體管的柵極被施加從所述第三電位位移了所述第三晶體管的閾值的電位。
[0012]通過本申請的半導(dǎo)體電路，在第二節(jié)點(diǎn)上的信號發(fā)生變化(從高電平轉(zhuǎn)移到低電平或者從低電平轉(zhuǎn)移到高電平)時，通過向第三晶體管的柵極施加第三電位(例如，在第三晶體管為第一導(dǎo)電型的情況下，例如為第二電位，或者，例如在第三晶體管為第二導(dǎo)電型的情況下，例如為第一電位)，從而第三晶體管導(dǎo)通。并且，在第二晶體管的柵極被施加從第三電位位移了第三晶體管的閾值的電位，所述第三電位是被施加到第三晶體管的柵極的電位。如以上所述，施加上述的位移了閾值的電位是指，將第一電位與第二電位之間的規(guī)定的電位施加到第二晶體管的柵極，從而第二晶體管成為弱的導(dǎo)通狀態(tài)。這樣，由于第二晶體管成為弱的導(dǎo)通狀態(tài)，因此在第一節(jié)點(diǎn)上的信號的電平轉(zhuǎn)移時，第二晶體管的驅(qū)動能力為相當(dāng)弱的狀態(tài)，則在第一節(jié)點(diǎn)上的信號的電平能夠容易轉(zhuǎn)移。
[0013]通過本申請，即使在電源電壓降低、晶體管的驅(qū)動能力降低的情況下，也能夠在保證向半導(dǎo)體集成電路的寫入工作以及數(shù)據(jù)保持能力的狀態(tài)下，實現(xiàn)低耗電量。
【附圖說明】
[0014]圖1A是實施方式I所涉及的鎖存電路的概念圖。
[0015]圖1B是在實施方式I所涉及的鎖存電路中，對時鐘信號進(jìn)行處理的電路的概念圖。
[0016]圖2A是實施方式2所涉及的鎖存電路的概念圖。
[0017]圖2B是在實施方式2所涉及的鎖存電路中，對時鐘信號進(jìn)行處理的電路的概念圖。
[0018]圖3A是實施方式3所涉及的鎖存電路的概念圖。
[0019]圖3B是在實施方式3所涉及的鎖存電路中，對時鐘信號進(jìn)行處理的電路的概念圖。
[0020]圖4A是實施方式4所涉及的鎖存電路的概念圖。
[0021]圖4B是在實施方式4所涉及的鎖存電路中，對時鐘信號進(jìn)行處理的電路的概念圖。
[0022]圖5A示出了實施方式4所涉及的鎖存電路的變形例。
[0023]圖5B是在實施方式4所涉及的鎖存電路的變形例中，對時鐘信號進(jìn)行處理的電路的概念圖。
[0024]圖6A是實施方式5所涉及的觸發(fā)器的概念圖。
[0025]圖6B是在實施方式5所涉及的觸發(fā)器中，對時鐘信號進(jìn)行處理的電路的概念圖。
[0026]圖7是實施方式6所涉及的觸發(fā)器的概念圖。
[0027]圖8是實施方式7所涉及的觸發(fā)器的概念圖。
[0028]圖9是實施方式8所涉及的觸發(fā)器的概念圖。
【具體實施方式】
[0029]并且，以下將要說明的實施方式均為本發(fā)明的一個優(yōu)選的具體例子。以下的實施方式所示的數(shù)值、形狀、材料、構(gòu)成要素、構(gòu)成要素的配置位置以及連接形態(tài)、工序、工序的順序等均為一個例子，主旨并非是對本發(fā)明進(jìn)行限定。并且，在以下的實施方式的構(gòu)成要素中，將示出本發(fā)明的最上位概念的技術(shù)方案中所沒有記載的構(gòu)成要素，作為構(gòu)成優(yōu)選的形態(tài)的任意的構(gòu)成要素來說明。
[0030]以下參照附圖對本申請所涉及的實施方式進(jìn)行詳細(xì)說明。并且，對于實質(zhì)上相同的構(gòu)成會有省略詳細(xì)說明的情況。
[0031]<實施方式1>
[0032]圖1A示出了實施方式I所涉及的鎖存電路的電路圖的一個例子。圖1B是示出在實施方式I所涉及的鎖存電路中，對時鐘信號進(jìn)行處理的電路的概念圖。
[0033]如圖1A所示，鎖存電路100具備:在輸入端子IN與輸出端子OUT之間串聯(lián)連接的兩個逆變器110(第一逆變器)和逆變器130(第二逆變器)；被設(shè)置在逆變器110與逆變器130之間的控制開關(guān)120;以及鎖存反饋部140(半導(dǎo)體集成電路)，接受從輸出端子OUT輸出的鎖存信號Ql，以生成鎖存反饋信號B，并反饋到逆變器130的輸入。在逆變器110的輸出與控制開關(guān)120的輸入之間，由節(jié)點(diǎn)NI O連接，在控制開關(guān)120的輸出、逆變器130的輸入、以及鎖存反饋部140的輸出之間，由作為第一節(jié)點(diǎn)的節(jié)點(diǎn)NI I連接。并且，在逆變器130的輸出、輸出端子OUT、以及鎖存反饋部140的輸入之間，由作為第二節(jié)點(diǎn)的節(jié)點(diǎn)NI2連接。即，節(jié)點(diǎn)NI I與節(jié)點(diǎn)N12之間被提供了相反轉(zhuǎn)的信號。
[0034]控制開關(guān)120是具有對數(shù)據(jù)信號Dl(輸入信號)進(jìn)行截斷或疏通的功能的開關(guān)，具備在節(jié)點(diǎn)NlO與節(jié)點(diǎn)Nll之間并聯(lián)連接的P型晶體管121以及N型晶體管122。如圖1B所示，在P型晶體管121的柵極被提供有，由逆變器310對時鐘信號CK進(jìn)行反轉(zhuǎn)而得到的時鐘內(nèi)部反轉(zhuǎn)信號NCK，在N型晶體管122的柵極被提供有，由逆變器320對時鐘內(nèi)部反轉(zhuǎn)信號NCK進(jìn)行反轉(zhuǎn)而得到的時鐘內(nèi)部信號PCK。
[0035]鎖存反饋部140具備:源極與電源(第一電位節(jié)點(diǎn))連接、柵極與節(jié)點(diǎn)N12連接的P型晶體管T4(第一晶體管)；在連接有P型晶體管T4的漏極的節(jié)點(diǎn)N13與節(jié)點(diǎn)Nll之間連接的P型晶體管Tl(第四晶體管)；漏極與節(jié)點(diǎn)Nll連接、柵極與節(jié)點(diǎn)Ν13連接的N型晶體管Τ2(第二晶體管)；以及柵極與節(jié)點(diǎn)Ν12連接的N型晶體管Τ3(第三晶體管)，且該N型晶體管Τ3被連接在連接有N型晶體管Τ2的源極的節(jié)點(diǎn)Ν14(第三節(jié)點(diǎn))與地線(第二電位節(jié)點(diǎn))之間。P型晶體管Tl的柵極與節(jié)點(diǎn)Ν14連接。通過這種構(gòu)成，由鎖存反饋部140與逆變器130實現(xiàn)了鎖存功能，鎖存電路100從輸入端子IN接受數(shù)據(jù)信號Dl，并將鎖存信號Ql輸出到輸出端子OUT。并且，在鎖存電路100也可以設(shè)置對鎖存反饋信號B進(jìn)行截斷或疏通的控制開關(guān)。
[0036]接著，對實施方式I所涉及的鎖存電路100的工作進(jìn)行詳細(xì)說明。
[0037]首先，在時鐘信號CK為低電平時，數(shù)據(jù)信號Dl由控制開關(guān)120而被截斷。在這種情況下，在鎖存信號Ql為高電平、鎖存反饋信號B為低電平時，P型晶體管T4(第一晶體管)為截止，N型晶體管Τ3(第三晶體管)為導(dǎo)通。據(jù)此，P型晶體管Tl(第四晶體管)被導(dǎo)通，在N型晶體管Τ2(第二晶體管)的柵極被提供有如下的電位，即被提供有從鎖存反饋信號B的電位(低電平的電位)上升了(位移了)P型晶體管Tl的閾值的電位。據(jù)此，N型晶體管Τ2成為弱的導(dǎo)通狀態(tài)，從而能夠保持鎖存反饋信號B以及鎖存信號Q1。
[0038]并且，在時鐘信號CK從低電平變?yōu)楦唠娖綍r，數(shù)據(jù)信號Dl由控制開關(guān)120疏通。在這種情況下，在數(shù)據(jù)信號Dl從高電平轉(zhuǎn)移到低電平時，與逆變器110相對地比較而言，由于N型晶體管Τ2的驅(qū)動能力相當(dāng)弱，假使因電源電位VDD的降低等而造成了逆變器110的驅(qū)動能力降低，鎖存反饋信號B也能夠容易地從低電平轉(zhuǎn)移為高電平。即，鎖存電路100能夠?qū)?shù)據(jù)信號Dl寫入到鎖存信號Ql。
[0039]并且，在時鐘信號CK為低電平的情況下，當(dāng)鎖存信號Ql為低電平、鎖存反饋信號B為高電平時，N型晶體管Τ3截止、P型晶體管Τ4導(dǎo)通。據(jù)此，N型晶體管Τ2被導(dǎo)通，在P型晶體管Tl的柵極被提供有如下的電位，即從鎖存反饋信號B(高電平的電位)降低了(位移了)N型晶體管Τ2的閾值的電位。據(jù)此，P型晶體管Tl成為弱的導(dǎo)通狀態(tài)，從而能夠保持鎖存反饋信號B以及鎖存信號Ql。
[0040]并且，在時鐘信號CK從低電平成為高電平時，數(shù)據(jù)信號Dl由控制開關(guān)120疏通。在這種情況下，當(dāng)數(shù)據(jù)信號Dl從低電平轉(zhuǎn)移為高電平時，與逆變器110相對地比較而言，由于P型晶體管Tl的驅(qū)動能力相當(dāng)弱，即使因電源電位VDD的降低等造成逆變器110的驅(qū)動能力降低，鎖存反饋信號B也能夠容易地從高電平轉(zhuǎn)移到低電平。即，鎖存電路100能夠?qū)?shù)據(jù)信號Dl寫入到鎖存信號Ql。
[0041]如以上所述，本實施方式所涉及的鎖存電路100不僅具有對鎖存反饋信號B進(jìn)行截斷或?qū)ǖ目刂乒δ?，而且能夠保證鎖存電路的寫入工作和保持能力，因此，能夠在保證向鎖存電路的寫入工作和數(shù)據(jù)保持能力的狀態(tài)下，實現(xiàn)鎖存電路的低耗電量。
[0042]S卩，本申請的實施方式I的半導(dǎo)體電路被構(gòu)成為，在被連接于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間的半導(dǎo)體集成電路具備:第一導(dǎo)電型的第一晶體管(P型晶體管)，被設(shè)置在被施加了第一電位(電源電位VDD)的第一電位節(jié)點(diǎn)與所述第一節(jié)點(diǎn)之間，且柵極與所述第二節(jié)點(diǎn)連接；第二導(dǎo)電型的第二晶體管(N型晶體管)，漏極與所述第一節(jié)點(diǎn)連接;第二導(dǎo)電型的第三晶體管，被設(shè)置在與所述第二晶體管的源極連接的第三節(jié)點(diǎn)和被施加了第二電位(接地電位VSS)的第二電位節(jié)點(diǎn)之間，且柵極與所述第二節(jié)點(diǎn)連接；以及第四晶體管，源極或漏極與所述第二晶體管的柵極連接。并且，在所述第二節(jié)點(diǎn)上信號發(fā)生變化時，使該第四晶體管導(dǎo)通的第三電位被施加到所述第四晶體管的柵極，在所述第二晶體管的柵極被施加了從所述第三電位位移了所述第四晶體管的閾值的電位。
[0043]通過實施方式I的半導(dǎo)體電路的構(gòu)成，在第二節(jié)點(diǎn)上的信號發(fā)生變化(從高電平轉(zhuǎn)移為低電平，或從低電平轉(zhuǎn)移為高電平)時，第三電位(例如，第四晶體管為第一導(dǎo)電型的情況下例如為第二電位，或者，例如第四晶體管為第二導(dǎo)電型的情況下，例如為第一電位)被施加到第四晶體管的柵極，從而，第四晶體管導(dǎo)通。并且被構(gòu)成為，在第二晶體管的柵極被施加的電位是，從被施加到第四晶體管的柵極的第三電位位移了第四晶體管的閾值的電位。這樣，施加位移了上述的閾值的電位是指，通過將第一電位與第二電位之間的規(guī)定的電位施加到第二晶體管的柵極，從而，第二晶體管成為弱的導(dǎo)通狀態(tài)。這樣，由于第二晶體管成為弱的導(dǎo)通狀態(tài)，因此，在第一節(jié)點(diǎn)上的信號的電平發(fā)生轉(zhuǎn)移時，第二晶體管的驅(qū)動能力則成為相當(dāng)弱的狀態(tài)，從而，第一節(jié)點(diǎn)上的信號的電平能夠容易地轉(zhuǎn)移。
[0044]因此，例如在將實施方式I的半導(dǎo)體集成電路適用于鎖存電路或觸發(fā)器的情況下，第二晶體管成為弱的導(dǎo)通狀態(tài)，因此能夠保持鎖存信號(輸出信號)以及從鎖存反饋部反饋的信號。并且，在第一節(jié)點(diǎn)上的信號電平發(fā)生轉(zhuǎn)移(從高電平轉(zhuǎn)移到低電平，或從低電平轉(zhuǎn)移到高電平)時，由于第二晶體管的驅(qū)動能力成為相當(dāng)弱的狀態(tài)，因此，在第一節(jié)點(diǎn)上的信號電平能夠容易地轉(zhuǎn)移。據(jù)此，不僅具有能夠?qū)逆i存反饋部反饋的信號進(jìn)行截斷或?qū)ǖ目刂乒δ?，而且能夠保證鎖存電路的寫入工作以及保持能力，這樣，能夠在保證向鎖存電路或觸發(fā)器的寫入工作和數(shù)據(jù)保持能力的狀態(tài)下，實現(xiàn)低耗電量。
[0045]<實施方式2>
[0046]圖2A示出了實施方式2所涉及的鎖存電路的電路圖的一個例子。在圖2A中，除鎖存反饋部140以外，構(gòu)成與圖1A相同或類似。圖2B是實施方式2所涉及的鎖存電路中對時鐘信號進(jìn)行處理的電路的概念圖，示出了與圖1B相同的電路。
[0047]如圖2A所示，鎖存反饋部140具備:柵極以及漏極與電源連接的N型晶體管T5(第四晶體管)；源極與電源連接、柵極與節(jié)點(diǎn)Ν12連接的P型晶體管Τ4(第一晶體管)；被連接在P型晶體管T4的漏極所連接的節(jié)點(diǎn)N13與節(jié)點(diǎn)Nll之間、且柵極經(jīng)由節(jié)點(diǎn)N15而與N型晶體管T5的源極連接的P型晶體管Tl(第五晶體管)；漏極與節(jié)點(diǎn)Nll連接、柵極與節(jié)點(diǎn)Ν15連接的N型晶體管Τ2(第二晶體管)；以及被連接在N型晶體管Τ2的源極所連接的節(jié)點(diǎn)Ν14與地線之間、且柵極被連接到節(jié)點(diǎn)Ν12的N型晶體管Τ3(第三晶體管)。通過這種構(gòu)成，與圖1A同樣，由鎖存反饋部140以及逆變器130實現(xiàn)了鎖存功能，鎖存電路100從輸入端子IN接受數(shù)據(jù)信號Dl，并將鎖存信號Ql輸出到輸出端子OUT。并且，在鎖存電路100沒有設(shè)置使鎖存反饋信號B截斷或疏通的控制開關(guān)。
[0048]接著，對實施方式2所涉及的鎖存電路100的工作進(jìn)行詳細(xì)說明。
[0049]首先，在時鐘信號CK為低電平時，數(shù)據(jù)信號Dl由控制開關(guān)120截斷。在這種情況下，在鎖存信號Ql為高電平、鎖存反饋信號B為低電平時，P型晶體管Τ4(第一晶體管)截止，N型晶體管Τ3(第三晶體管)導(dǎo)通。并且，由于在N型晶體管Τ5(第四晶體管)的柵極以及漏極被施加了電源電位VDD，因此，從電源電位VDD降低了(位移了)N型晶體管Τ5的閾值的電位，被施加到N型晶體管Τ2(第二晶體管)的柵極。據(jù)此，N型晶體管Τ2成為弱的導(dǎo)通狀態(tài)，從而能夠保持鎖存反饋信號B以及鎖存信號Ql。
[0050]并且，在時鐘信號CK從低電平成為高電平時，數(shù)據(jù)信號Dl由控制開關(guān)120疏通。在這種情況下，在數(shù)據(jù)信號Dl從高電平轉(zhuǎn)移到低電平時，與逆變器110相對地比較而言，由于N型晶體管Τ2的驅(qū)動能力相當(dāng)弱，因此，假使因電源電位VDD的降低等而造成逆變器110的驅(qū)動能力降低，鎖存反饋信號B也能夠容易地從低電平轉(zhuǎn)移到高電平。即，鎖存電路100能夠?qū)?shù)據(jù)信號Dl寫入到鎖存信號Ql。
[0051]并且，在時鐘信號CK為低電平的情況下，鎖存信號Ql為低電平、鎖存反饋信號B為高電平時，N型晶體管Τ3為截止、P型晶體管Τ4為導(dǎo)通。并且，由于在N型晶體管Τ5的柵極以及漏極被施加電源電位VDD，因此從電源電位VDD下降了(位移了)N型晶體管Τ5的閾值的電位被施加到P型晶體管Tl的柵極。據(jù)此，P型晶體管Tl成為弱的導(dǎo)通狀態(tài)，從而能夠保持鎖存反饋信號B以及鎖存信號Ql。
[0052]并且，在時鐘信號CK從低電平成為高電平時，數(shù)據(jù)信號Dl由控制開關(guān)120疏通。在這種情況下，在數(shù)據(jù)信號Dl從低電平轉(zhuǎn)移為高電平時，與逆變器110相對比較而言，由于P型晶體管Tl的驅(qū)動能力相當(dāng)弱，假使電源電位VDD的降低等造成逆變器110的驅(qū)動能力降低，鎖存反饋信號B也能夠容易地從高電平轉(zhuǎn)移為低電平。即，鎖存電路100能夠?qū)?shù)據(jù)信號Dl寫入到鎖存信號Ql。
[0053]如以上所述，本實施方式所涉及的鎖存電路100，即使在沒有對鎖存反饋信號B進(jìn)行截斷或疏通的控制功能的情況下，也能夠保證鎖存電路的寫入工作以及保持能力，因此，在確保了向鎖存電路的寫入工作以及數(shù)據(jù)保持能力的情況下，實現(xiàn)了鎖存電路的低耗電量。
[0054]<實施方式3>
[°°55]圖3Α示出了實施方式3所涉及的鎖存電路的電路圖的一個例子。在圖3Α中，鎖存反饋部140以外的構(gòu)成與圖1A相同或類似。并且，如圖3Α所示，鎖存反饋部140與圖2Α的構(gòu)成相比，省略了 N型晶體管Τ2(第二晶體管)的柵極與N型晶體管Τ5(第六晶體管)的源極的連接，并且還具備P型晶體管Τ6(第四晶體管)，其柵極以及漏極接地，源極與N型晶體管Τ2的柵極連接。圖3Β是實施方式3所涉及的鎖存電路中，對時鐘信號進(jìn)行處理的電路的概念圖，示出了與圖1B相同的電路。
[0056]通過此構(gòu)成，與圖1A同樣，通過鎖存反饋部140與逆變器130實現(xiàn)了鎖存功能，鎖存電路100從輸入端子IN接受數(shù)據(jù)信號Dl，并將鎖存信號Ql輸出到輸出端子OUT。并且，在鎖存電路100沒有設(shè)置對鎖存反饋信號B進(jìn)行截斷或疏通的控制開關(guān)。
[0057]接著，對實施方式3所涉及的鎖存電路100的工作進(jìn)行詳細(xì)說明。
[0058]首先，在時鐘信號CK為低電平時，數(shù)據(jù)信號Dl由控制開關(guān)120截斷。在這種情況下，在鎖存信號Ql為高電平、鎖存反饋信號B為低電平時，P型晶體管T4(第一晶體管)為截止，N型晶體管Τ3(第三晶體管)為導(dǎo)通。并且，由于在P型晶體管Τ6(第四晶體管)的柵極以及漏極被施加接地電位VSS，因此，在N型晶體管Τ2 (第二晶體管)的柵極被施加從接地電位VSS上升了(位移了)P型晶體管Τ6的閾值的電位。據(jù)此，N型晶體管Τ2為弱的導(dǎo)通狀態(tài)，從而能夠保持鎖存反饋信號B以及鎖存信號Ql。
[0059]并且，在時鐘信號CK從低電平成為高電平時，數(shù)據(jù)信號Dl由控制開關(guān)120疏通。在這種情況下，數(shù)據(jù)信號Dl從高電平轉(zhuǎn)移到低電平時，與逆變器110相對比較而言，由于N型晶體管Τ2的驅(qū)動能力相當(dāng)弱，因此，假使電源電位VDD的降低等造成逆變器110的驅(qū)動能力降低，鎖存反饋信號B也能夠容易地從低電平轉(zhuǎn)移到高電平。即，鎖存電路100能夠?qū)?shù)據(jù)信號Dl寫入到鎖存信號Ql。
[0060]并且，在時鐘信號CK為低電平的情況下，在鎖存信號Ql為低電平、鎖存反饋信號B為高電平時，N型晶體管Τ3為截止，P型晶體管Τ4為導(dǎo)通。并且，由于在N型晶體管Τ5的柵極以及漏極被施加電源電位VDD，因此，在P型晶體管Tl的柵極被施加從電源電位VDD下降了N型晶體管Τ5的閾值的電位。據(jù)此，P型晶體管Tl成為弱的導(dǎo)通狀態(tài)，從而能夠保持鎖存反饋信號B以及鎖存信號Ql。
[0061]并且，在時鐘信號CK從低電平成為高電平時，數(shù)據(jù)信號Dl由控制開關(guān)120疏通。在這種情況下，在數(shù)據(jù)信號Dl從低電平轉(zhuǎn)移為高電平時，與逆變器110相對比較而言，由于P型晶體管Tl的驅(qū)動能力相當(dāng)弱，因此，假使因電源電位VDD的降低等造成逆變器110的驅(qū)動能力降低，鎖存反饋信號B也能夠容易地從高電平轉(zhuǎn)移到低電平。即，鎖存電路100能夠?qū)?shù)據(jù)信號Dl寫入到鎖存信號Ql。
[0062]如以上所述，本實施方式所涉及的鎖存電路100即使在沒有對鎖存反饋信號B進(jìn)行截斷或疏通的控制功能的狀態(tài)下，也能夠保證鎖存電路的寫入工作與保持能力，因此，能夠在保證向鎖存電路的寫入工作以及數(shù)據(jù)保持能力的狀態(tài)下，實現(xiàn)鎖存電路的低耗電量。
[0063]<實施方式4>
[0064]圖4Α示出了實施方式4所涉及的鎖存電路的電路圖的一個例子。在圖4Α中，鎖存反饋部140以外的構(gòu)成與圖1A相同或類似。圖4Β是實施方式4所涉及的鎖存電路中，對時鐘信號進(jìn)行處理的電路的概念圖，示出了與圖1B相同的電路。
[0065]如圖4Α所示，鎖存反饋部140具備:被連接在電源(第一電位節(jié)點(diǎn))與節(jié)點(diǎn)Nll(第一節(jié)點(diǎn))之間的P型晶體管Τ12(第一晶體管)；以及被連接在節(jié)點(diǎn)Nll與地線(第二電位節(jié)點(diǎn))之間的N型晶體管Tl3(第二晶體管)。在P型晶體管T12與節(jié)點(diǎn)NI2(第二節(jié)點(diǎn))之間連接有P型晶體管Tl I (第三晶體管)，在其柵極被施加接地電位VSS(第三電位)。并且，在N型晶體管Tl3(第二晶體管)與節(jié)點(diǎn)Ν12(第二節(jié)點(diǎn))之間連接有N型晶體管Τ14(第四晶體管)，在其柵極被施加電源電位VDD(第四電位)。通過此構(gòu)成，與圖1A同樣，能夠通過鎖存反饋部140與逆變器130來實現(xiàn)鎖存功能，鎖存電路100從輸入端子IN接受數(shù)據(jù)信號Dl，將鎖存信號Ql輸出到輸出端子OUT。并且，在鎖存電路100沒有設(shè)置對鎖存反饋信號B進(jìn)行截斷或疏通的控制開關(guān)。
[0066]接著，對實施方式4所涉及的鎖存電路100的工作進(jìn)行詳細(xì)說明。
[0067]首先，在時鐘信號CK為低電平時，數(shù)據(jù)信號Dl由控制開關(guān)120截斷。在這種情況下，在鎖存信號Ql為高電平、鎖存反饋信號B為低電平時，由于P型晶體管Tll為導(dǎo)通、P型晶體管T12為截止、N型晶體管T14為導(dǎo)通，因此在N型晶體管T13的柵極被施加從電源電位VDD(第一電位)下降了(位移了)N型晶體管T14的閾值的電位。據(jù)此，N型晶體管T13成為弱的導(dǎo)通狀態(tài)，從而能夠保持鎖存反饋信號B以及鎖存信號Q1。
[0068]并且，在時鐘信號CK從低電平成為高電平時，數(shù)據(jù)信號Dl由控制開關(guān)120疏通。在這種情況下，在數(shù)據(jù)信號Dl從高電平轉(zhuǎn)移到低電平時，與逆變器110相對比較而言，由于N型晶體管T13的驅(qū)動能力相當(dāng)弱，因此，假使因電源電位VDD的降低等造成逆變器110的驅(qū)動能力降低，鎖存反饋信號B也能夠容易地從低電平轉(zhuǎn)移到高電平。即，鎖存電路100能夠?qū)?shù)據(jù)信號Dl寫入到鎖存信號Ql。
[0069]并且，在時鐘信號CK為低電平的情況下，在鎖存信號Ql為低電平、鎖存反饋信號B為高電平時，由于N型晶體管T14為導(dǎo)通、N型晶體管T13 (第二晶體管)為截止、P型晶體管T11為導(dǎo)通，因此，在P型晶體管T12的柵極被施加從接地電位VSS(第二電位)下降了(位移了)P型晶體管Tll的閾值的電位。據(jù)此，P型晶體管T12成為弱的導(dǎo)通狀態(tài)，因此能夠保持鎖存反饋信號B以及鎖存信號Ql。
[0070]并且，在時鐘信號CK從低電平成為高電平時，數(shù)據(jù)信號Dl由控制開關(guān)120疏通。在這種情況下，在數(shù)據(jù)信號Dl從低電平轉(zhuǎn)移到高電平時，與逆變器110相對比較而言，由于P型晶體管T12的驅(qū)動能力相當(dāng)弱，因此，假使因電源電位VDD的降低等造成逆變器110的驅(qū)動能力降低，鎖存反饋信號BI也能夠容易地從高電平轉(zhuǎn)移為低電平。即，鎖存電路100能夠?qū)?shù)據(jù)信號Dl寫入到鎖存信號Ql。
[0071]并且，如圖5A所示，P型晶體管Tll的柵極與節(jié)點(diǎn)N19連接，該節(jié)點(diǎn)N19是在N型晶體管T13的柵極與N型晶體管T14之間進(jìn)行連接的第四節(jié)點(diǎn)，N型晶體管T14的柵極與節(jié)點(diǎn)N18連接，該節(jié)點(diǎn)N18是在P型晶體管T12的柵極與P型晶體管Tll之間進(jìn)行連接的第五節(jié)點(diǎn)，即使在這種連接的情況下，也與圖4A進(jìn)行相同的工作并能夠得到相同的效果。
[0072]S卩，在本申請的實施方式4的半導(dǎo)體電路中，在連接于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間的半導(dǎo)體集成電路中具備:第一導(dǎo)電型的第一晶體管，被設(shè)置在所述第一節(jié)點(diǎn)與被施加第一電位的第一電位節(jié)點(diǎn)之間；第二導(dǎo)電型的第二晶體管，被設(shè)置在所述第一節(jié)點(diǎn)與被施加第二電位的第二電位節(jié)點(diǎn)之間，且其柵極與所述第二節(jié)點(diǎn)連接；以及第一導(dǎo)電型的第三晶體管，被設(shè)置在所述第一晶體管的柵極與所述第二節(jié)點(diǎn)之間。并且，在所述第二節(jié)點(diǎn)上的信號發(fā)生變化而使所述第一晶體管導(dǎo)通時，在所述第三晶體管的柵極被施加使該第三晶體管導(dǎo)通的第三電位，并且，在所述第一晶體管的柵極被施加從所述第三電位位移了所述第三晶體管的閾值的電位。
[0073]通過實施方式4，在第二節(jié)點(diǎn)上的信號發(fā)生變化(從高電平轉(zhuǎn)移為低電平或者從低電平轉(zhuǎn)移為高電平)時，通過在第三晶體管的柵極被施加第三電位(例如第三晶體管為第二導(dǎo)電型的情況下，例如為第一電位，或者，例如在第三晶體管為第一導(dǎo)電型的情況下，例如為第二電位)，從而能夠使第三晶體管導(dǎo)通。并且，在第一晶體管的柵極被施加從施加到第三晶體管的柵極的第三電位位移了第三晶體管的閾值的電位。這樣，施加位移了上述閾值的電位換而言之是指，在第一電位與第二電位之間的規(guī)定的電位被施加到第一晶體管的柵極，第一晶體管成為弱的導(dǎo)通狀態(tài)。這樣，由于第一晶體管成為弱的導(dǎo)通狀態(tài)，因此，在第一節(jié)點(diǎn)上的信號的電平發(fā)生轉(zhuǎn)移時，第一晶體管的驅(qū)動能力成為相當(dāng)弱的狀態(tài)，第一節(jié)點(diǎn)上的信號的電平能夠容易地轉(zhuǎn)移。
[0074]因此，在將實施方式4的半導(dǎo)體集成電路例如適用于鎖存電路或觸發(fā)器的情況下，由于第一晶體管成為弱的導(dǎo)通狀態(tài)，因此能夠保持從鎖存信號(輸出信號)以及鎖存反饋部反饋的信號。并且，在第一節(jié)點(diǎn)上的信號的電平轉(zhuǎn)移(從高電平轉(zhuǎn)移為低電平或從低電平轉(zhuǎn)移為高電平)時，由于第一晶體管的驅(qū)動能力成為相當(dāng)弱的狀態(tài)，因此，第一節(jié)點(diǎn)上的信號的電平容易進(jìn)行轉(zhuǎn)移。據(jù)此，即使在沒有對從鎖存反饋部反饋的信號進(jìn)行截斷或疏通的控制功能的狀態(tài)下，也能夠保證鎖存電路的寫入工作以及保持能力，因此，能夠在保證向鎖存電路或觸發(fā)器的寫入工作以及數(shù)據(jù)保持能力的狀態(tài)下，實現(xiàn)低耗電量。
[0075]<實施方式5>
[0076]圖6A示出了實施方式5所涉及的觸發(fā)器(Flip-flop)的電路圖的一個例子。圖6B是實施方式5所涉及的觸發(fā)器中，對時鐘信號進(jìn)行處理的電路的概念圖，示出了與圖1B相同的電路。
[0077]在圖6A中，觸發(fā)器(Flip-flop)400具備:在輸入端子IN與輸出端子OUT之間串聯(lián)連接的實施方式I所涉及的鎖存電路100、以及鎖存電路200。并且，如圖6B所示，與圖1B同樣，通過逆變器310和320，生成了時鐘內(nèi)部信號PCK以及時鐘內(nèi)部反轉(zhuǎn)信號NCK。
[0078]鎖存電路200具備:一端接受鎖存電路100的輸出信號的控制開關(guān)220;在控制開關(guān)220的另一端與輸出端子OUT之間串聯(lián)連接的兩個逆變器210和230;以及鎖存反饋部240(半導(dǎo)體集成電路)，接受從逆變器210輸出的信號并生成鎖存反饋信號B2，并且反饋到逆變器210的輸入。
[0079]鎖存反饋部240的構(gòu)成與圖1A的鎖存反饋部140相同或類似，具備:在電源與輸出鎖存反饋信號B2的節(jié)點(diǎn)N21之間串聯(lián)連接的P型晶體管T24 (第一晶體管)和T21 (第四晶體管)；以及在節(jié)點(diǎn)N21 (第一節(jié)點(diǎn))與地線(第二電位)之間串聯(lián)連接的N型晶體管T22(第二晶體管)和T23(第三晶體管)。
[0080]在觸發(fā)器400，逆變器130與鎖存反饋部140具有主鎖存功能，控制開關(guān)220具有對主鎖存的信號進(jìn)行截斷或疏通的功能，逆變器210與鎖存反饋部240具有從鎖存電路功能，逆變器230將從鎖存電路的輸出信號作為觸發(fā)信號Q2輸出到輸出端子OUT。并且，鎖存電路100以及鎖存電路200的工作與實施方式I所述的鎖存電路100相同或類似。
[0081]如以上所述，通過將實施方式I的鎖存電路適用于觸發(fā)器400，從而，即使沒有對鎖存電路100的鎖存反饋信號BI以及鎖存電路200的鎖存反饋信號Β2進(jìn)行截斷或疏通的控制功能，也能夠保證鎖存電路的寫入工作與保持能力，這樣，在保證了向鎖存電路的寫入工作以及數(shù)據(jù)保持能力的狀態(tài)下，實現(xiàn)了觸發(fā)器(鎖存電路)的低耗電量。
[0082]<實施方式6>
[0083]圖7是實施方式6所涉及的觸發(fā)器400的電路圖。在圖7中省略了圖6Β中的逆變器310和320。并且，控制開關(guān)120僅由P型晶體管121構(gòu)成，控制開關(guān)220僅由N型晶體管222構(gòu)成。
[0084]實施方式6所涉及的觸發(fā)器400的工作與實施方式5(圖6A以及圖6B)的觸發(fā)器400相同或類似。據(jù)此，本實施方式所涉及的觸發(fā)器既能夠維持實施方式5的效果，又能夠減少晶體管的數(shù)量，從而能夠進(jìn)一步實現(xiàn)小面積化以及低耗電量。
[0085]<實施方式7>
[0086]圖8是本發(fā)明的實施方式7所涉及的觸發(fā)器400的電路圖。在圖8所示的觸發(fā)器400中設(shè)置了，輔助逆變器130的驅(qū)動能力的輔助電路410、以及輔助逆變器210的驅(qū)動能力的輔助電路420。
[0087]輔助電路410由P型晶體管T31(第七晶體管)和T32 (第八晶體管)構(gòu)成。P型晶體管T31的源極與電源連接，柵極被施加逆變器110的輸出信號。P型晶體管T32被連接在P型晶體管T31的漏極與逆變器130的輸出之間，以柵極接受時鐘信號CK。輔助電路410被構(gòu)成為，在控制開關(guān)120使逆變器110的輸出信號疏通時，將逆變器110的輸出信號直接傳播為鎖存電路100的輸出信號。
[0088]輔助電路420由N型晶體管T33(第八晶體管)和T34(第七晶體管)構(gòu)成。N型晶體管Τ34的源極接地，在柵極被施加逆變器130的輸出信號。N型晶體管Τ33被連接在N型晶體管Τ34的漏極與逆變器210的輸出之間，在柵極接受時鐘信號CK。輔助電路420被構(gòu)成為，在控制開關(guān)120使逆變器110的輸出信號疏通時，將逆變器110的輸出信號直接傳播為鎖存電路200的輸出信號。
[0089]實施方式7所涉及的觸發(fā)器400的工作與實施方式5(圖6Α以及圖6Β)的觸發(fā)器400相同或類似。據(jù)此，本實施方式所涉及的觸發(fā)器既能夠維持實施方式5的效果，由能夠抑制驅(qū)動能力的降低，從而進(jìn)一步實現(xiàn)了低耗電量。
[0090]<實施方式8>
[0091]圖9是本發(fā)明的實施方式8所涉及的觸發(fā)器400的電路圖。該觸發(fā)器400具有與圖8所示的實施方式7的觸發(fā)器相同的功能。在本實施方式中，圖9與圖8同樣，雖然設(shè)置了鎖存反饋部240以及輔助電路420，但是取代了圖8的主鎖存電路(逆變器130以及鎖存反饋部140)，而是設(shè)置了動態(tài)電路，該動態(tài)電路由采用了時鐘信號CK的時鐘控制倒相器150和151構(gòu)成。
[0092]該實施方式中的動態(tài)電路是指，不是具有主鎖存功能的鎖存電路，因此在時鐘信號CK為高電平時，P型晶體管152和153截止，雖然產(chǎn)生節(jié)點(diǎn)Ν25和Ν26成為浮動的情況，但只要時鐘信號CK的高電平期間短，則節(jié)點(diǎn)Ν25和Ν26能夠保持時鐘信號CK將要成為低電平之前所確定的電平。
[0093]另外，動態(tài)電路不受實施方式8的限定，只要能夠?qū)崿F(xiàn)同等的功能，對其形態(tài)沒有限定。并且，本實施方式的觸發(fā)器400中的從鎖存電路(逆變器210與鎖存反饋部240)可以由實施方式I至7的任一個鎖存電路(或者從鎖存電路)來構(gòu)成。
[0094]這樣，在本實施方式的觸發(fā)器400，利用實施方式I至7的任一項所述的鎖存電路構(gòu)成了從鎖存電路，以具有浮動節(jié)點(diǎn)的動態(tài)電路構(gòu)成了主鎖存電路。據(jù)此，通過本實施方式的觸發(fā)器400，既能夠維持實施方式7的效果又能夠減少晶體管的數(shù)量，從而能夠進(jìn)一步實現(xiàn)小面積化以及低耗電量。
[0095]以上對實施方式I至8進(jìn)行了說明，也可以對這些實施方式中的構(gòu)成要素進(jìn)行組合來構(gòu)成新的實施方式。并且，在實施方式I至4雖然說明了一個鎖存電路，不過也可以像實施方式5至8那樣，對兩個以上的鎖存電路進(jìn)行組合來構(gòu)成觸發(fā)器，也能夠得到同樣的效果。
[0096]本申請所涉及的鎖存電路或觸發(fā)器即使在電源電壓降低的情況下，也能夠保證穩(wěn)定的工作，因此能夠有效地應(yīng)用于搭載在移動設(shè)備等電子設(shè)備的半導(dǎo)體集成電路等。
[0097]符號說明
[0098]100鎖存電路
[0099]HO逆變器(第一逆變器)
[0100]120控制開關(guān)
[0101]130逆變器(第二逆變器)
[0102]140鎖存反饋部(半導(dǎo)體集成電路)
[0103]400觸發(fā)器(Flip-flop)
[0104]410輔助電路
[0105]420輔助電路
[0106]TlP型晶體管(第四晶體管(實施方式1)、第五晶體管(實施方式2、3))
[0107]T2N型晶體管(第二晶體管)
[0108]T3N型晶體管(第三晶體管)
[0109]T4P型晶體管(第一晶體管)
[0110]T5N型晶體管(第四晶體管(實施方式2)、第六晶體管(實施方式3))
[0111]T6P型晶體管(第四晶體管)
[0112]TllP型晶體管(第三晶體管)
[0113]T12P型晶體管(第一晶體管)
[0114]T13N型晶體管(第二晶體管)
[0115]T14N型晶體管(第四晶體管)
[0116]T21P型晶體管(第四晶體管)
[0117]T22P型晶體管(第二晶體管)
[0118]T23N型晶體管(第三晶體管)
[0119]T24N型晶體管(第一晶體管)
[0120]T31P型晶體管(第七晶體管)
[0121]T32P型晶體管(第八晶體管)
[0122]T33N型晶體管(第八晶體管)
[0123]T34N型晶體管(第七晶體管)
[0124]Nll節(jié)點(diǎn)(第一節(jié)點(diǎn))
[0125]N12節(jié)點(diǎn)(第二節(jié)點(diǎn))
[0126]N14節(jié)點(diǎn)(第三節(jié)點(diǎn))
[0127]N18節(jié)點(diǎn)(第五節(jié)點(diǎn))
[0128]N19節(jié)點(diǎn)(第四節(jié)點(diǎn))
[0129]Dl數(shù)據(jù)信號(輸入信號)
[0130]CK時鐘信號
[0131]Ql鎖存信號
【主權(quán)項】
1.一種半導(dǎo)體集成電路，連接在第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間， 該半導(dǎo)體集成電路具備: 第一導(dǎo)電型的第一晶體管，被設(shè)置在第一電位節(jié)點(diǎn)與所述第一節(jié)點(diǎn)之間，且該第一導(dǎo)電型的第一晶體管的柵極與所述第二節(jié)點(diǎn)連接，所述第一電位節(jié)點(diǎn)被施加第一電位； 第二導(dǎo)電型的第二晶體管，其漏極與所述第一節(jié)點(diǎn)連接； 第二導(dǎo)電型的第三晶體管，被設(shè)置在第三節(jié)點(diǎn)與第二電位節(jié)點(diǎn)之間，且該第二導(dǎo)電型的第三晶體管的柵極與所述第二節(jié)點(diǎn)連接，所述第三節(jié)點(diǎn)與所述第二晶體管的源極連接，所述第二電位節(jié)點(diǎn)被施加第二電位;以及 第四晶體管，其源極或漏極與所述第二晶體管的柵極連接， 在所述第二節(jié)點(diǎn)上的信號發(fā)生變化時，在所述第四晶體管的柵極被施加使該第四晶體管導(dǎo)通的第三電位，在所述第二晶體管的柵極被施加從所述第三電位位移了所述第四晶體管的閾值的電位。2.如權(quán)利要求1所述的半導(dǎo)體集成電路， 所述第四晶體管被設(shè)置在所述第一晶體管的漏極與所述第一節(jié)點(diǎn)之間，且所述第四晶體管的柵極與所述第三節(jié)點(diǎn)連接， 在所述第二節(jié)點(diǎn)上的信號發(fā)生變化時，在所述第二晶體管的柵極被施加從所述第一節(jié)點(diǎn)的電位位移了所述第四晶體管的閾值的電位。3.如權(quán)利要求1所述的半導(dǎo)體集成電路， 所述第四晶體管為N型的晶體管，并且，在該第四晶體管的柵極以及漏極被施加所述第一電位。4.如權(quán)利要求3所述的半導(dǎo)體集成電路， 該半導(dǎo)體集成電路具備第五晶體管， 該第五晶體管被設(shè)置在所述第一晶體管的漏極與所述第一節(jié)點(diǎn)之間，且該第五晶體管的柵極與所述第四晶體管的源極連接。5.如權(quán)利要求1所述的半導(dǎo)體集成電路， 所述第四晶體管為第一導(dǎo)電型的晶體管，并且，在該第四晶體管的柵極以及漏極被施加所述第二電位， 所述半導(dǎo)體集成電路具備: 第一導(dǎo)電型的第五晶體管，被設(shè)置在所述第一晶體管的漏極與所述第一節(jié)點(diǎn)之間；以及 第二導(dǎo)電型的第六晶體管，柵極以及漏極被施加所述第一電位，且源極與所述第五晶體管的柵極連接。6.—種半導(dǎo)體集成電路，被連接在第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間， 該半導(dǎo)體集成電路具備: 第一導(dǎo)電型的第一晶體管，被設(shè)置在所述第一節(jié)點(diǎn)與被施加第一電位的第一電位節(jié)點(diǎn)之間； 第二導(dǎo)電型的第二晶體管，被設(shè)置在所述第一節(jié)點(diǎn)與被施加第二電位的第二電位節(jié)點(diǎn)之間，該第二導(dǎo)電型的第二晶體管的柵極與所述第二節(jié)點(diǎn)連接;以及 第一導(dǎo)電型的第三晶體管，被設(shè)置在所述第一晶體管的柵極與所述第二節(jié)點(diǎn)之間， 在所述第二節(jié)點(diǎn)上的信號發(fā)生變化以使所述第一晶體管導(dǎo)通時，在所述第三晶體管的柵極被施加使該第三晶體管導(dǎo)通的第三電位，并且，在所述第一晶體管的柵極被施加從所述第三電位位移了所述第三晶體管的閾值的電位。7.如權(quán)利要求6所述的半導(dǎo)體集成電路， 所述半導(dǎo)體集成電路具備第二導(dǎo)電型的第四晶體管， 該第二導(dǎo)電型的第四晶體管被設(shè)置在所述第二晶體管的柵極與所述第二節(jié)點(diǎn)之間，在所述第二節(jié)點(diǎn)上的信號發(fā)生變化以使所述第二晶體管導(dǎo)通時，在所述第四晶體管的柵極被施加使該第四晶體管導(dǎo)通的第四電位，在所述第二晶體管的柵極被施加從所述第四電位位移了所述第四晶體管的閾值的電位。8.如權(quán)利要求7所述的半導(dǎo)體集成電路， 在所述第三晶體管的柵極被施加所述第二電位， 在所述第四晶體管的柵極被施加所述第一電位。9.如權(quán)利要求7所述的半導(dǎo)體集成電路， 所述第三晶體管的柵極與第四節(jié)點(diǎn)連接，該第四節(jié)點(diǎn)位于所述第二晶體管的柵極與所述第四晶體管之間， 所述第四晶體管的柵極與第五節(jié)點(diǎn)連接，該第五節(jié)點(diǎn)位于所述第一晶體管的柵極與第三晶體管之間。10.—種鎖存電路，具備權(quán)利要求1所述的半導(dǎo)體集成電路，以用作鎖存反饋部。11.如權(quán)利要求1O所述的鎖存電路， 所述鎖存電路接受輸入信號以及時鐘信號，并輸出鎖存信號， 所述鎖存電路具備: 第一逆變器，將所述輸入信號反轉(zhuǎn)后輸出； 控制開關(guān)，根據(jù)所述時鐘信號，使所述第一逆變器的輸出信號截斷或疏通； 第二逆變器，接受所述控制開關(guān)的輸出信號，對接受的該信號進(jìn)行反轉(zhuǎn)后，作為所述鎖存信號來輸出；以及 鎖存反饋部，具有權(quán)利要求1所述的半導(dǎo)體集成電路，在所述第二節(jié)點(diǎn)接受所述鎖存信號，并經(jīng)由所述第一節(jié)點(diǎn)使所述鎖存信號反饋到所述第二逆變器的輸入， 所述控制開關(guān)由一個晶體管構(gòu)成。12.如權(quán)利要求11所述的鎖存電路， 該鎖存電路進(jìn)一步具備輔助電路，該輔助電路具有第七晶體管以及第八晶體管，所述第七晶體管以其柵極接受所述第一逆變器的輸出信號，所述第八晶體管與所述第七晶體管串聯(lián)連接，且所述第八晶體管以其柵極接受所述時鐘信號， 所述輔助電路，在所述控制開關(guān)使所述第一逆變器的輸出信號疏通時，使所述第一逆變器的輸出信號直接傳播為所述鎖存電路的輸出信號。13.—種觸發(fā)器，具備權(quán)利要求10至12的任一項所述的鎖存電路。14.一種鎖存電路，具備權(quán)利要求6所述的半導(dǎo)體集成電路，以用作鎖存反饋部。15.如權(quán)利要求14所述的鎖存電路， 所述鎖存電路接受輸入信號以及時鐘信號，并輸出鎖存信號， 所述鎖存電路具備: 第一逆變器，使所述輸入信號反轉(zhuǎn)后輸出； 控制開關(guān)，根據(jù)所述時鐘信號，使所述第一逆變器的輸出信號截斷或疏通； 第二逆變器，接受所述控制開關(guān)的輸出信號，并將接受的該信號反轉(zhuǎn)后作為所述鎖存信號來輸出；以及 鎖存反饋部，具有權(quán)利要求1所述的半導(dǎo)體集成電路，在所述第二節(jié)點(diǎn)接受所述鎖存信號，并經(jīng)由所述第一節(jié)點(diǎn)使所述鎖存信號反饋到所述第二逆變器的輸入， 所述控制開關(guān)由一個晶體管構(gòu)成。16.如權(quán)利要求15所述的鎖存電路， 所述鎖存電路進(jìn)一步具備輔助電路，該輔助電路具備第七晶體管以及第八晶體管，所述第七晶體管以其柵極接受所述第一逆變器的輸出信號，所述第八晶體管與所述第七晶體管串聯(lián)連接，且所述第八晶體管以其柵極接受所述時鐘信號， 所述輔助電路，在所述控制開關(guān)使所述第一逆變器的輸出信號疏通時，使所述第一逆變器的輸出信號直接傳播為所述鎖存電路的輸出信號。17.—種觸發(fā)器，具備權(quán)利要求14至16的任一項所述的鎖存電路。18.—種半導(dǎo)體集成電路，被連接在第一節(jié)點(diǎn)以及第二節(jié)點(diǎn)之間，該第一節(jié)點(diǎn)與第二節(jié)點(diǎn)被施加相互反轉(zhuǎn)的信號， 所述半導(dǎo)體集成電路具備: 第一導(dǎo)電型的第一晶體管，被設(shè)置在第一電位節(jié)點(diǎn)與所述第一節(jié)點(diǎn)之間，所述第一電位節(jié)點(diǎn)被施加第一電位； 第二導(dǎo)電型的第二晶體管，被設(shè)置在所述第一節(jié)點(diǎn)與被施加第二電位的第二電位節(jié)點(diǎn)之間，且該第二導(dǎo)電型的第二晶體管的漏極與所述第一節(jié)點(diǎn)連接;以及 第三晶體管，其源極與所述第二晶體管的柵極連接， 在所述第二節(jié)點(diǎn)上的信號發(fā)生變化時，在所述第三晶體管的柵極被施加使該第三晶體管導(dǎo)通的第三電位，在所述第二晶體管的柵極被施加從所述第三電位位移了所述第三晶體管的閾值的電位。19.一種觸發(fā)器，具備從鎖存電路以及主鎖存電路， 所述從鎖存電路具備權(quán)利要求10至12、14至16的任一項所述的鎖存電路， 所述主鎖存電路具備具有浮動節(jié)點(diǎn)的動態(tài)電路。
【文檔編號】H03K3/037GK105850043SQ201480070499
【公開日】2016年8月10日
【申請日】2014年12月11日
【發(fā)明人】中西和幸
【申請人】松下知識產(chǎn)權(quán)經(jīng)營株式會社