一種采用延遲樹結(jié)構(gòu)的毛刺型puf電路的制作方法
【專利摘要】本發(fā)明公開了一種采用延遲樹結(jié)構(gòu)的毛刺型PUF電路，包括時(shí)序控制電路、移位寄存器、n位結(jié)構(gòu)相同的延遲樹電路、延遲采樣電路、輸出電路和n輸入異或門，延遲采樣電路包括n位結(jié)構(gòu)相同的延遲采樣單元，延遲采樣單元包括第一反相器和D觸發(fā)器，每個(gè)Glitch產(chǎn)生電路由多級(jí)“1”冒險(xiǎn)和“0”冒險(xiǎn)電路組成，時(shí)序控制電路分別提供移位寄存器、延遲采樣電路和輸出電路的時(shí)鐘信號(hào)，時(shí)序控制電路將控制信息存儲(chǔ)到移位寄存器中，n位Glitch產(chǎn)生電路接入的輸入信號(hào)依次通過延遲采樣電路中的各個(gè)延遲采樣單元，各個(gè)延遲采樣單元裁決出PUF電路的輸出數(shù)據(jù)，移位寄存器將輸出數(shù)據(jù)輸出到輸出電路，作為毛刺型PUF電路的輸出數(shù)據(jù)；優(yōu)點(diǎn)是具有顯著的非線性特性，可有效解決模型攻擊等問題。
【專利說明】
一種采用延遲樹結(jié)構(gòu)的毛刺型PUF電路
技術(shù)領(lǐng)域
[00011本發(fā)明涉及一種PUF電路，尤其是涉及一種采用延遲樹結(jié)構(gòu)的毛刺型PUF電路。
【背景技術(shù)】
[0002] 在現(xiàn)代信息安全系統(tǒng)中，物理不可克隆函數(shù)(Physical Unclonable Functions， PUF)電路已經(jīng)被廣泛用來作為身份認(rèn)證和防偽手段，如智能卡、信用卡、電子標(biāo)簽(Radio Frequency Identification Devices，RFID)、手機(jī)、安全攝像機(jī)和游戲設(shè)備等等。PUF電路 屬于芯片特征識(shí)別電路，具有唯一性、隨機(jī)性和不可克隆性，通過提取芯片制造過程中無法 避免引入的工藝偏差，產(chǎn)生無限多個(gè)特有的數(shù)據(jù)信息。將PUF電路應(yīng)用到安全設(shè)備中，可以 有效防御傳統(tǒng)的攻擊模式，如數(shù)學(xué)攻擊、病毒攻擊、差分功耗攻擊以及碰撞攻擊等等。國際 上許多研究機(jī)構(gòu)，包括美國、奧地利、日本和法國等國家，都對(duì)PUF電路展開了深入研究，并 取得一定的研究成果。在PUF電路概念模型方面，Pappu等依據(jù)光學(xué)操作原理提出物理單向 函數(shù)(Physical One-Way Functions，P0WFs)的概念，并將其用于武器控制條約的戰(zhàn)略武器 識(shí)別中。在延遲型PUF電路的實(shí)現(xiàn)方面，Lim等采用CMOS工藝參數(shù)偏差實(shí)現(xiàn)隨機(jī)函數(shù)的功能， 結(jié)合互聯(lián)線和晶體管的延遲偏差實(shí)現(xiàn)Arb i ter-PUF電路;Cao等提出可配置邏輯結(jié)構(gòu)的R0-PUF電路;Wieczorek等提出在FPGA上實(shí)現(xiàn)PUF電路的功能。在存儲(chǔ)型PUF電路實(shí)現(xiàn)方面，Ying 等在0.13μπι工藝下實(shí)現(xiàn)有效長(zhǎng)度為128位、能量效率為1.6pJ/bit、穩(wěn)定性達(dá)到96%的SRAM-PUF電路；Hoi comb等提出采用Power-up PUF電路實(shí)現(xiàn)芯片硬件指紋的認(rèn)證；Wang等在 TSMC65nm CMOS工藝下提出可重構(gòu)多端口PUF電路設(shè)計(jì)。針對(duì)新型、功能強(qiáng)大的PUF電路的研 究也越來越多。與此同時(shí)，研究人員也發(fā)現(xiàn)PUF電路存在被攻擊的威脅，已經(jīng)成功采用多種 攻擊方法對(duì)PUF電路實(shí)施攻擊。其中，Ruhrmair等采用機(jī)器學(xué)習(xí)方法成功攻擊物理不可克隆 函數(shù)，并系統(tǒng)分析HJF電路模型攻擊，成功攻擊Arbiter-PUF和前反饋Arbiter-PUF等電路。 隨著攻擊模式的增加，嚴(yán)重影響PUF電路的實(shí)用化進(jìn)程。PUF電路被攻擊的主要原因是不具 備足夠的非線性特性，如何有效增強(qiáng)HJF電路的非線性特性，將成為下一代PUF電路的主要 研究方向。信號(hào)在器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí);信號(hào)的高低電平轉(zhuǎn)換 也需要一定的過渡時(shí)間；由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變 化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化，往往會(huì)出現(xiàn)一些不正確的尖峰信 號(hào)，這些尖峰信號(hào)稱為"Glitch"（8卩"毛刺"信號(hào)），該"毛刺"信號(hào)具有顯著的非線性特性。
[0003] 鑒此，利用Glitch的非線性特性，設(shè)計(jì)一種可有效解決模型攻擊問題的采用延遲 樹結(jié)構(gòu)的毛刺型PUF電路具有重要意義。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明所要解決的技術(shù)問題是提供一種可有效解決模型攻擊問題的采用延遲樹 結(jié)構(gòu)的毛刺型PUF電路。
[0005] 本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種采用延遲樹結(jié)構(gòu)的毛刺型 PUF電路，包括時(shí)序控制電路、移位寄存器、η位結(jié)構(gòu)相同的G1 i tch產(chǎn)生電路、延遲采樣電路、 輸出電路和η輸入異或門，η為整數(shù)且1 128;所述的延遲采樣電路包括η位結(jié)構(gòu)相同的 延遲采樣單元，所述的延遲采樣單元包括第一反相器和D觸發(fā)器，所述的D觸發(fā)器具有時(shí)鐘 端、輸入端和輸出端，所述的第一反相器的輸入端為所述的延遲采樣單元的輸入端，所述的 第一反相器的輸出端和所述的D觸發(fā)器的輸入端連接，所述的D觸發(fā)器的輸出端為所述的延 遲采樣單元的輸出端，所述的D觸發(fā)器的時(shí)鐘端為所述的延遲采樣單元的時(shí)鐘端，η位所述 的延遲采樣單元的時(shí)鐘端連接且其連接端為所述的延遲采樣電路的時(shí)鐘端，第j + Ι位所述 的延遲采樣單元的輸入端和第j位所述的延遲采樣單元中第一反相器的輸出端連接，j = 1， 2，3，…，n-l;第1位所述的延遲采樣單元的輸入端為所述的延遲采樣電路的輸入端，η位所 述的延遲采樣單元的輸出端為所述的延遲采樣電路的η個(gè)輸出端;所述的時(shí)序控制電路分 別與所述的延遲采樣電路的時(shí)鐘端、所述的移位寄存器和所述的輸出電路連接，η位所述的 G1 i t ch產(chǎn)生電路的輸入端連接且其連接端為所述的毛刺型TOF電路的輸入端，η位所述的 Glitch產(chǎn)生電路的輸出端和所述的η輸入異或門的η個(gè)輸入端一一對(duì)應(yīng)連接，所述的η輸入 異或門的輸出端和所述的延遲采樣電路的輸入端連接，所述的延遲采樣電路的η個(gè)輸出端 分別與所述的移位寄存器連接，所述的移位寄存器和所述的輸出電路連接。
[0006] 所述的Glitch產(chǎn)生電路包括四個(gè)二輸入或門，兩個(gè)二輸入與門、二輸入異或門、第 二反相器、第三反相器、第四反相器、第五反相器、第一緩沖器和第二緩沖器;所述的二輸入 或門具有第一輸入端、第二輸入端和輸出端，所述的二輸入與門具有第一輸入端、第二輸入 端和輸出端，所述的二輸入異或門具有第一輸入端、第二輸入端和輸出端，四個(gè)所述的二輸 入或門分別為第一二輸入或門、第二二輸入或門、第三二輸入或門和第四二輸入或門，兩個(gè) 所述的二輸入與門分別為第一二輸入與門和第二二輸入與門；所述的第一二輸入或門的第 一輸入端、所述的第一二輸入或門的第二輸入端、所述的第二二輸入或門的第一輸入端、所 述的第二二輸入或門的第二輸入端、所述的第三二輸入或門的第一輸入端、所述的第三二 輸入或門的第二輸入端、所述的第四二輸入或門的第一輸入端和所述的第四二輸入或門的 第二輸入端連接且其連接端為所述的Glitch產(chǎn)生電路的輸入端;所述的第一二輸入或門的 輸出端和所述的第二反相器的輸入端連接，所述的第二反相器的輸出端和所述的第一二輸 入與門的第一輸入端連接，所述的第二二輸入或門的輸出端和所述的第一緩沖器的輸入端 連接，所述的第一緩沖器的輸出端和所述的第一二輸入與門的第二輸入端連接，所述的第 三二輸入或門的輸出端和所述的第三反相器的輸入端連接，所述的第三反相器的輸出端和 所述的第二二輸入與門的第一輸入端連接，所述的第四二輸入或門的輸出端和所述的第二 緩沖器的輸入端連接，所述的第二緩沖器的輸出端和所述的第二二輸入與門的第二輸入端 連接，所述的第一二輸入與門的輸出端和所述的第四反相器的輸入端連接，所述的第四反 相器的輸出端和所述的二輸入異或門的第一輸入端連接，所述的第二二輸入與門的輸出端 和所述的第五反相器的輸入端連接，所述的第五反相器的輸出端和所述的二輸入異或門的 第二輸入端連接，所述的二輸入異或門的輸出端為所述的Glitch產(chǎn)生電路的輸出端。
[0007] 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于通過時(shí)序控制電路、移位寄存器、η位結(jié)構(gòu)相 同的Glitch產(chǎn)生電路、延遲采樣電路、輸出電路和η輸入異或門來構(gòu)建毛刺型PUF電路，η為 整數(shù)且128;延遲采樣電路包括η位結(jié)構(gòu)相同的延遲采樣單元，延遲采樣單元包括第 一反相器和D觸發(fā)器，D觸發(fā)器具有時(shí)鐘端、輸入端和輸出端，第一反相器的輸入端為延遲采 樣單元的輸入端，第一反相器的輸出端和D觸發(fā)器的輸入端連接，D觸發(fā)器的輸出端為延遲 采樣單元的輸出端，D觸發(fā)器的時(shí)鐘端為延遲采樣單元的時(shí)鐘端，η位延遲采樣單元的時(shí)鐘 端連接且其連接端為延遲采樣電路的時(shí)鐘端，第j + Ι位延遲采樣單元的輸入端和第j位延 遲采樣單元中第一反相器的輸出端連接，j = 1，2，3，…，n-1;第1位延遲采樣單元的輸入端 為延遲采樣電路的輸入端，η位延遲采樣單元的輸出端為延遲采樣電路的η個(gè)輸出端;時(shí)序 控制電路分別與延遲采樣電路的時(shí)鐘端、移位寄存器和輸出電路連接，η位Glitch產(chǎn)生電路 的輸入端連接且其連接端為毛刺型PUF電路的輸入端，η位Glitch產(chǎn)生電路的輸出端和η輸 入異或門的η個(gè)輸入端一一對(duì)應(yīng)連接，η輸入異或門的輸出端和延遲采樣電路的輸入端連 接，延遲采樣電路的η個(gè)輸出端分別與移位寄存器連接，移位寄存器和輸出電路連接;每個(gè) Glitch產(chǎn)生電路為一個(gè)延遲樹結(jié)構(gòu)，每個(gè)Glitch產(chǎn)生電路由多級(jí)"Γ冒險(xiǎn)和"0"冒險(xiǎn)電路組 成，時(shí)序控制電路分別提供移位寄存器、延遲采樣電路和輸出電路的時(shí)鐘信號(hào)，在時(shí)鐘信號(hào) 控制下，時(shí)序控制電路將控制信息存儲(chǔ)到移位寄存器中，η位Glitch產(chǎn)生電路接入的輸入信 號(hào)在時(shí)鐘信號(hào)控制下依次通過延遲采樣電路中的各個(gè)延遲采樣單元，各個(gè)延遲采樣單元裁 決出PUF電路的輸出數(shù)據(jù);最后，通過移位寄存器將數(shù)據(jù)輸出到輸出電路，作為毛刺型PUF電 路的輸出數(shù)據(jù)；本發(fā)明利用信號(hào)傳輸理論和競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象，實(shí)現(xiàn)物理不可克隆函數(shù) (Physical Unclonable Functions，PUF)電路，結(jié)合"1"冒險(xiǎn)和"0"冒險(xiǎn)獲得具有"毛刺"的 輸出波形，采用延遲采樣電路實(shí)現(xiàn)Glitch-PUF的輸出響應(yīng)；由于"毛刺"信號(hào)具有顯著的非 線性特性，將其應(yīng)用于PUF電路可有效解決模型攻擊等問題;在TSMC 65nm CMOS工藝下，設(shè) 計(jì)128位數(shù)據(jù)輸出的Glitch-PUF，M〇nte Carlo仿真結(jié)果表明該毛刺型PUF電路具有良好的 隨機(jī)性；
[0008]當(dāng)Glitch產(chǎn)生電路包括四個(gè)二輸入或門，兩個(gè)二輸入與門、二輸入異或門、第二反 相器、第三反相器、第四反相器、第五反相器、第一緩沖器和第二緩沖器;二輸入或門具有第 一輸入端、第二輸入端和輸出端，二輸入與門具有第一輸入端、第二輸入端和輸出端，二輸 入異或門具有第一輸入端、第二輸入端和輸出端，四個(gè)二輸入或門分別為第一二輸入或門、 第二二輸入或門、第三二輸入或門和第四二輸入或門，兩個(gè)二輸入與門分別為第一二輸入 與門和第二二輸入與門；第一二輸入或門的第一輸入端、第一二輸入或門的第二輸入端、第 二二輸入或門的第一輸入端、第二二輸入或門的第二輸入端、第三二輸入或門的第一輸入 端、第三二輸入或門的第二輸入端、第四二輸入或門的第一輸入端和第四二輸入或門的第 二輸入端連接且其連接端為Glitch產(chǎn)生電路的輸入端;第一二輸入或門的輸出端和第二反 相器的輸入端連接，第二反相器的輸出端和第一二輸入與門的第一輸入端連接，第二二輸 入或門的輸出端和第一緩沖器的輸入端連接，第一緩沖器的輸出端和第一二輸入與門的第 二輸入端連接，第三二輸入或門的輸出端和第三反相器的輸入端連接，第三反相器的輸出 端和第二二輸入與門的第一輸入端連接，第四二輸入或門的輸出端和第二緩沖器的輸入端 連接，第二緩沖器的輸出端和第二二輸入與門的第二輸入端連接，第一二輸入與門的輸出 端和第四反相器的輸入端連接，第四反相器的輸出端和二輸入異或門的第一輸入端連接， 第二二輸入與門的輸出端和第五反相器的輸入端連接，第五反相器的輸出端和二輸入異或 門的第二輸入端連接，二輸入異或門的輸出端為Glitch產(chǎn)生電路的輸出端時(shí)，該電路產(chǎn)生 的Glitch信號(hào)隨機(jī)性好、非線性明顯并且不會(huì)被吸收，進(jìn)一步提高毛刺型PUF電路的非線性 特性。
【附圖說明】
[0009] 圖1為本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型PUF電路的結(jié)構(gòu)圖；
[0010] 圖2為本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型PUF電路中延遲采樣電路的結(jié)構(gòu)圖；
[0011] 圖3為本發(fā)明的延遲采樣電路中的延遲采樣單元的結(jié)構(gòu)圖；
[0012] 圖4為本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型PUF電路中延遲樹電路的結(jié)構(gòu)圖；
[0013]圖5為本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型PUF電路中延遲采樣電路的工作情況分 析圖；
[0014] 圖6為本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型PUF電路工作在"Γ冒險(xiǎn)下的仿真圖；
[0015] 圖7為本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型PUF電路工作在"0"冒險(xiǎn)下的仿真圖。
【具體實(shí)施方式】
[0016] 以下結(jié)合附圖實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。
[0017]實(shí)施例一:如圖1-圖3所示，一種采用延遲樹結(jié)構(gòu)的毛刺型PUF電路，包括時(shí)序控制 電路、移位寄存器、η位結(jié)構(gòu)相同的Glitch產(chǎn)生電路、延遲采樣電路、輸出電路和η輸入異或 門X0Rl，n為整數(shù)且1彡η彡128;延遲采樣電路包括η位結(jié)構(gòu)相同的延遲采樣單元，延遲采樣 單元包括第一反相器F1和D觸發(fā)器D1，D觸發(fā)器D1具有時(shí)鐘端、輸入端和輸出端，第一反相器 F1的輸入端為延遲采樣單元的輸入端，第一反相器F1的輸出端和D觸發(fā)器D1的輸入端連接， D觸發(fā)器D1的輸出端為延遲采樣單元的輸出端，D觸發(fā)器D1的時(shí)鐘端為延遲采樣單元的時(shí)鐘 端，η位延遲采樣單元的時(shí)鐘端連接且其連接端為延遲采樣電路的時(shí)鐘端，第j+Ι位延遲采 樣單元的輸入端和第j位延遲采樣單元中第一反相器F1的輸出端連接，j = 1，2，3，…，η-1; 第1位延遲采樣單元的輸入端為延遲采樣電路的輸入端，η位延遲采樣單元的輸出端為延遲 采樣電路的η個(gè)輸出端;時(shí)序控制電路分別與延遲采樣電路的時(shí)鐘端、移位寄存器和輸出電 路連接，η位Glitch產(chǎn)生電路的輸入端連接且其連接端為毛刺型HJF電路的輸入端，η位 Glitch產(chǎn)生電路的輸出端和η輸入異或門X0R1的η個(gè)輸入端 對(duì)應(yīng)連接，η輸入異或門 X0R1的輸出端和延遲采樣電路的輸入端連接，延遲采樣電路的η個(gè)輸出端分別與移位寄存 器連接，移位寄存器和輸出電路連接。
[0018] 本實(shí)施例中，時(shí)序控制電路、移位寄存器、Glitch產(chǎn)生電路、輸出電路、η輸入異或 門、D觸發(fā)器和第一反相器均采用其技術(shù)領(lǐng)域的成熟產(chǎn)品。
[0019] 本實(shí)施例中，延遲采樣電路的工作情況分析圖如圖5所示。延遲采樣電路在獲得有 效的Glitch信號(hào)后，將不同的Glitch信號(hào)轉(zhuǎn)換為毛刺型PUF電路的二進(jìn)制輸出數(shù)據(jù)，工作過 程可分為延遲和采樣兩個(gè)階段。首先，在延遲階段，帶Glitch的輸入信號(hào)依次通過η個(gè)延遲 采樣單元，延遲采樣單元的延遲時(shí)間與D觸發(fā)器的建立時(shí)間保持一致，每級(jí)延遲采樣單元都 引出一個(gè)輸出端。然后，采樣階段，在時(shí)鐘信號(hào)的控制下，每個(gè)D觸發(fā)器對(duì)延遲采樣電路的多 個(gè)輸出端進(jìn)行采樣，實(shí)現(xiàn)串聯(lián)信號(hào)的并行化處理，采樣結(jié)果暫存在D觸發(fā)器內(nèi)部寄存器中。 如輸入不包含有效Glitch信號(hào)，則延遲采樣電路采樣輸出為0111100，0和1相對(duì)集中分部， 如圖5(a)所示;如輸入包含有效Glitch信號(hào)，則延遲采樣電路采樣輸出為0111101，0和1分 部比較離散，如圖5(b)所示。其中，圖5(b)中最后一位出現(xiàn)1的即為有效Glitch信號(hào)。對(duì)采樣 結(jié)果進(jìn)行Glitch信號(hào)統(tǒng)計(jì)，就可以獲得毛刺型PUF電路的輸出數(shù)據(jù)。
[0020] 實(shí)施例二:如圖1-圖3所示，一種采用延遲樹結(jié)構(gòu)的毛刺型PUF電路，包括時(shí)序控制 電路、移位寄存器、η位結(jié)構(gòu)相同的Glitch產(chǎn)生電路、延遲采樣電路、輸出電路和η輸入異或 門X0Rl，n為整數(shù)且1彡η彡128;延遲采樣電路包括η位結(jié)構(gòu)相同的延遲采樣單元，延遲采樣 單元包括第一反相器F1和D觸發(fā)器D1，D觸發(fā)器D1具有時(shí)鐘端、輸入端和輸出端，第一反相器 F1的輸入端為延遲采樣單元的輸入端，第一反相器F1的輸出端和D觸發(fā)器D1的輸入端連接， D觸發(fā)器D1的輸出端為延遲采樣單元的輸出端，D觸發(fā)器D1的時(shí)鐘端為延遲采樣單元的時(shí)鐘 端，η位延遲采樣單元的時(shí)鐘端連接且其連接端為延遲采樣電路的時(shí)鐘端，第j+Ι位延遲采 樣單元的輸入端和第j位延遲采樣單元中第一反相器F1的輸出端連接，j = l，2,3,…，n-1; 第1位延遲采樣單元的輸入端為延遲采樣電路的輸入端，η位延遲采樣單元的輸出端為延遲 采樣電路的η個(gè)輸出端;時(shí)序控制電路分別與延遲采樣電路的時(shí)鐘端、移位寄存器和輸出電 路連接，η位Glitch產(chǎn)生電路的輸入端連接且其連接端為毛刺型HJF電路的輸入端，η位 Glitch產(chǎn)生電路的輸出端和η輸入異或門X0R1的η個(gè)輸入端 對(duì)應(yīng)連接，η輸入異或門 X0R1的輸出端和延遲采樣電路的輸入端連接，延遲采樣電路的η個(gè)輸出端分別與移位寄存 器連接，移位寄存器和輸出電路連接。
[0021] 如圖4所示，本實(shí)施例中，延遲采樣電路包括四個(gè)二輸入或門，兩個(gè)二輸入與門、二 輸入異或門X0R2、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第一緩沖器 Τ1和第二緩沖器Τ2;二輸入或門具有第一輸入端、第二輸入端和輸出端，二輸入與門具有第 一輸入端、第二輸入端和輸出端，二輸入異或門X0R2具有第一輸入端、第二輸入端和輸出 端，四個(gè)二輸入或門分別為第一二輸入或門0R1、第二二輸入或門0R2、第三二輸入或門0R3 和第四二輸入或門0R4，兩個(gè)二輸入與門分別為第一二輸入與門AND 1和第二二輸入與門 AND2;第一二輸入或門0R1的第一輸入端、第一二輸入或門0R1的第二輸入端、第二二輸入或 門0R2的第一輸入端、第二二輸入或門0R2的第二輸入端、第三二輸入或門0R3的第一輸入 端、第三二輸入或門0R3的第二輸入端、第四二輸入或門0R4的第一輸入端和第四二輸入或 門0R4的第二輸入端連接且其連接端為G1 i tch產(chǎn)生電路的輸入端;第一二輸入或門0R1的輸 出端和第二反相器F2的輸入端連接，第二反相器F2的輸出端和第一二輸入與門AND1的第一 輸入端連接，第二二輸入或門0R2的輸出端和第一緩沖器T1的輸入端連接，第一緩沖器T1的 輸出端和第一二輸入與門AND1的第二輸入端連接，第三二輸入或門0R3的輸出端和第三反 相器F3的輸入端連接，第三反相器F3的輸出端和第二二輸入與門AND2的第一輸入端連接， 第四二輸入或門0R4的輸出端和第二緩沖器T2的輸入端連接，第二緩沖器T2的輸出端和第 二二輸入與門AND2的第二輸入端連接，第一二輸入與門AND1的輸出端和第四反相器F4的輸 入端連接，第四反相器F4的輸出端和二輸入異或門X0R2的第一輸入端連接，第二二輸入與 門AND2的輸出端和第五反相器F5的輸入端連接，第五反相器F5的輸出端和二輸入異或門 X0R2的第二輸入端連接，二輸入異或門X0R2的輸出端為延遲采樣電路的輸出端。
[0022] 本實(shí)施例中，時(shí)序控制電路、移位寄存器、輸出電路、η輸入異或門、D觸發(fā)器和第 一反相器、二輸入或門，二輸入與門、二輸入異或門X0R2、第二反相器F2、第三反相器F3、第 四反相器F4、第五反相器F5、第一緩沖器Τ1和第二緩沖器Τ2均采用其技術(shù)領(lǐng)域的成熟產(chǎn)品。 [0023]本實(shí)施例中，延遲采樣電路的工作情況分析圖如圖5所示。延遲采樣電路在獲得有 效的Glitch信號(hào)后，將不同的Glitch信號(hào)轉(zhuǎn)換為毛刺型PUF電路的二進(jìn)制輸出數(shù)據(jù)，工作過 程可分為延遲和采樣兩個(gè)階段。首先，在延遲階段，帶Glitch的輸入信號(hào)依次通過η個(gè)延遲 采樣單元，延遲采樣單元的延遲時(shí)間與D觸發(fā)器的建立時(shí)間保持一致，每級(jí)延遲采樣單元都 引出一個(gè)輸出端。然后，采樣階段，在時(shí)鐘信號(hào)的控制下，每個(gè)D觸發(fā)器對(duì)延遲采樣電路的多 個(gè)輸出端進(jìn)行采樣，實(shí)現(xiàn)串聯(lián)信號(hào)的并行化處理，采樣結(jié)果暫存在D觸發(fā)器內(nèi)部寄存器中。 如輸入不包含有效Glitch信號(hào)，則延遲采樣電路采樣輸出為0111100，0和1相對(duì)集中分部， 如圖5(a)所示;如輸入包含有效Glitch信號(hào)，則延遲采樣電路采樣輸出為0111101，0和1分 部比較離散，如圖5(b)所示。其中，圖5(b)中最后一位出現(xiàn)1的即為有效Glitch信號(hào)。對(duì)采樣 結(jié)果進(jìn)行Glitch信號(hào)統(tǒng)計(jì)，就可以獲得毛刺型PUF電路的輸出數(shù)據(jù)。
[0024] 采用TSMC 65nm CMOS工藝，設(shè)計(jì)本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型PUF電路。與 門、或門和反相器分別為標(biāo)準(zhǔn)單元AN2D0、0R2D0、INVD0，涉及的晶體管尺寸分別為匪0S管 60nm/260nm、PM0S管60nm/195nm。為驗(yàn)證本發(fā)明的毛刺型PUF電路的隨機(jī)性，對(duì)本發(fā)明的采 用延遲樹結(jié)構(gòu)的毛刺型PUF電路進(jìn)行Monte Carlo仿真，本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型 PUF電路工作在"Γ冒險(xiǎn)下的仿真圖如圖6所示，本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型PUF電路 工作在"〇"冒險(xiǎn)下的仿真圖如圖7所示。分析圖6和圖7可知，本發(fā)明的采用延遲樹結(jié)構(gòu)的毛 刺型PUF電路的輸出響應(yīng)具有良好的隨機(jī)性。
[0025]本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型PUF電路與相關(guān)文獻(xiàn)中的PUF電路進(jìn)行比較，比 較結(jié)果如表1所不。
[0026] 表1與相關(guān)文獻(xiàn)的比較結(jié)果
[0027]
[0028]
[0029]表 1 中文獻(xiàn)VLSI[1]為L(zhǎng)IM D，LEE JW，GASSEND B，et al. .Extracting secret keys from integrated circuits[J]. IEEE Transactions on Very Large Scale Integration(VLSI)Systems ,2005,13(10): 1200-1205.文獻(xiàn)JSSC[2]為HOLCOMB DE， BURLESON WP,and FU K.Power-up SRAM state as an identifying fingerprint and source of true random numbers[J]·IEEE Transactions on Computers ,2009,58(9): 1198-1210.文獻(xiàn)IEICE[3]為WANG Pengjun,ZHANG Yuejun,HAN Jun，et al. .Architecture and physical implementation of reconfigurable multi-port physical unclonable functions in 65nm CM0S[J].IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences，2013，E96_A(5):963-970 ·文獻(xiàn)TIFS[4]為ZHANG Le,F0NG Xuanyao,CHANG Chiphong,et al..Highly reliable spin-transfer torque magnetic RAM-based physical unclonable function with multi-response-bits per cell[J]. IEEE Transactions on Information Forensics and Security,2015,10(8): 1630-1642.文獻(xiàn) DATA[5]為 BHARGAVE M, and MAI K.An efficient reliable PUF-based cryptographic key generator in 65nm CM0S[C]·Design,Automation and Test in Europe Conference and Exhibition(DATE),Dresden,Germany,2014:1-6.^ll^TCASI[6] 為WAN Meilin，HE Zhangqing，HAN Shuang，et al..An invasive-attack-resistant PUF based on switched-capacitor circuit.IEEE Transactions on Circuits and Systems I:Regular Papers，2015,62(8):2024-2034.
[0030]分析表1可知，本發(fā)明的采用延遲樹結(jié)構(gòu)的毛刺型TOF電路的非線性特性大大提 高，可以有效地實(shí)現(xiàn)PUF電路防御模型攻擊，隨機(jī)性達(dá)到98%以上^由于使用采樣電路復(fù)用 技術(shù)，降低整體PUF電路的硬件成本。
【主權(quán)項(xiàng)】
1. 一種采用延遲樹結(jié)構(gòu)的毛刺型PUF電路，其特征在于包括時(shí)序控制電路、移位寄存 器、η位結(jié)構(gòu)相同的延遲樹電路、延遲采樣電路、輸出電路和η輸入異或門，η為整數(shù)且KnS 128;所述的延遲采樣電路包括η位結(jié)構(gòu)相同的延遲采樣單元，所述的延遲采樣單元包括第 一反相器和D觸發(fā)器，所述的D觸發(fā)器具有時(shí)鐘端、輸入端和輸出端，所述的第一反相器的輸 入端為所述的延遲采樣單元的輸入端，所述的第一反相器的輸出端和所述的D觸發(fā)器的輸 入端連接，所述的D觸發(fā)器的輸出端為所述的延遲采樣單元的輸出端，所述的D觸發(fā)器的時(shí) 鐘端為所述的延遲采樣單元的時(shí)鐘端，η位所述的延遲采樣單元的時(shí)鐘端連接且其連接端 為所述的延遲采樣電路的時(shí)鐘端，第j+Ι位所述的延遲采樣單元的輸入端和第j位所述的延 遲采樣單元中第一反相器的輸出端連接，j = 1，2，3，…，n-l;第1位所述的延遲采樣單元的 輸入端為所述的延遲采樣電路的輸入端，η位所述的延遲采樣單元的輸出端為所述的延遲 采樣電路的η個(gè)輸出端;所述的時(shí)序控制電路分別與所述的延遲采樣電路的時(shí)鐘端、所述的 移位寄存器和所述的輸出電路連接，η位所述的Glitch產(chǎn)生電路的輸入端連接且其連接端 為所述的毛刺型PUF電路的輸入端，η位所述的Glitch產(chǎn)生電路的輸出端和所述的η輸入異 或門的η個(gè)輸入端一一對(duì)應(yīng)連接，所述的η輸入異或門的輸出端和所述的延遲采樣電路的輸 入端連接，所述的延遲采樣電路的η個(gè)輸出端分別與所述的移位寄存器連接，所述的移位寄 存器和所述的輸出電路連接。2. 根據(jù)權(quán)利要求1所述的一種采用延遲樹結(jié)構(gòu)的毛刺型PUF電路，其特征在于所述的 Glitch產(chǎn)生電路包括四個(gè)二輸入或門，兩個(gè)二輸入與門、二輸入異或門、第二反相器、第三 反相器、第四反相器、第五反相器、第一緩沖器和第二緩沖器;所述的二輸入或門具有第一 輸入端、第二輸入端和輸出端，所述的二輸入與門具有第一輸入端、第二輸入端和輸出端， 所述的二輸入異或門具有第一輸入端、第二輸入端和輸出端，四個(gè)所述的二輸入或門分別 為第一二輸入或門、第二二輸入或門、第三二輸入或門和第四二輸入或門，兩個(gè)所述的二輸 入與門分別為第一二輸入與門和第二二輸入與門； 所述的第一二輸入或門的第一輸入端、所述的第一二輸入或門的第二輸入端、所述的 第二二輸入或門的第一輸入端、所述的第二二輸入或門的第二輸入端、所述的第三二輸入 或門的第一輸入端、所述的第三二輸入或門的第二輸入端、所述的第四二輸入或門的第一 輸入端和所述的第四二輸入或門的第二輸入端連接且其連接端為所述的Glitch產(chǎn)生電路 的輸入端;所述的第一二輸入或門的輸出端和所述的第二反相器的輸入端連接，所述的第 二反相器的輸出端和所述的第一二輸入與門的第一輸入端連接，所述的第二二輸入或門的 輸出端和所述的第一緩沖器的輸入端連接，所述的第一緩沖器的輸出端和所述的第一二輸 入與門的第二輸入端連接，所述的第三二輸入或門的輸出端和所述的第三反相器的輸入端 連接，所述的第三反相器的輸出端和所述的第二二輸入與門的第一輸入端連接，所述的第 四二輸入或門的輸出端和所述的第二緩沖器的輸入端連接，所述的第二緩沖器的輸出端和 所述的第二二輸入與門的第二輸入端連接，所述的第一二輸入與門的輸出端和所述的第四 反相器的輸入端連接，所述的第四反相器的輸出端和所述的二輸入異或門的第一輸入端連 接，所述的第二二輸入與門的輸出端和所述的第五反相器的輸入端連接，所述的第五反相 器的輸出端和所述的二輸入異或門的第二輸入端連接，所述的二輸入異或門的輸出端為所 述的Glitch產(chǎn)生電路的輸出端。
【文檔編號(hào)】H03K5/00GK105932998SQ201610236549
【公開日】2016年9月7日
【申請(qǐng)日】2016年4月18日
【發(fā)明人】張躍軍, 汪鵬君, 李剛, 錢浩宇
【申請(qǐng)人】寧波大學(xué)