一種數(shù)字集群通信設(shè)備時鐘數(shù)據(jù)恢復(fù)電路的制作方法
【專利摘要】本實用新型公開了一種數(shù)字集群通信設(shè)備時鐘數(shù)據(jù)恢復(fù)電路，包括鎖相環(huán)電路、數(shù)據(jù)空間過采樣電路、邊沿檢測電路、判決電路、時鐘恢復(fù)電路、時鐘分頻電路和SerDes電路，鎖相環(huán)電路的輸入端連接外部時鐘，輸出端連接至數(shù)據(jù)空間過采樣電路的第二輸入端和時鐘恢復(fù)電路的輸入端；數(shù)據(jù)空間過采樣電路的第一輸入端與輸入數(shù)據(jù)連接，第一輸出端連接至邊沿檢測電路的輸入端，第二輸出端連接至判決電路第一輸入端；邊沿檢測電路輸出端連接至判決電路第二輸入端；判決電路的輸出端連接至SerDes電路的第一輸入端；時鐘恢復(fù)電路的輸出端連接至?xí)r鐘分頻電路的輸入端；時鐘分頻電路的輸出端連接至SerDes電路的第二輸入端。
【專利說明】
一種數(shù)字集群通信設(shè)備時鐘數(shù)據(jù)恢復(fù)電路
技術(shù)領(lǐng)域
[0001] 本實用新型涉及時鐘數(shù)據(jù)恢復(fù)電路，特別涉及一種數(shù)字集群通信設(shè)備時鐘數(shù)據(jù)恢 復(fù)電路。
【背景技術(shù)】
[0002] 由于數(shù)字集群系統(tǒng)通信對帶寬的需求迅猛增長，促使一系列基于差分、源同步、 CDR(時鐘數(shù)據(jù)恢復(fù))等先進技術(shù)的互聯(lián)方式應(yīng)運而生。在高速率的接口設(shè)計中，由于采用含 有源同步的差分串行傳輸方式(如LVDS、LVPECL等），傳輸過程中時鐘和數(shù)據(jù)分別發(fā)送，各信 號瞬時抖動不一致，從而破壞了接收數(shù)據(jù)與時鐘之間的定時關(guān)系。 【實用新型內(nèi)容】
[0003] 本實用新型的目的在于克服現(xiàn)有技術(shù)之不足，提供一種數(shù)字集群通信設(shè)備時鐘數(shù) 據(jù)恢復(fù)電路。
[0004] 本實用新型解決其技術(shù)問題所采用的技術(shù)方案是：
[0005] -種數(shù)字集群通信設(shè)備時鐘數(shù)據(jù)恢復(fù)電路，包括：
[0006] 用于產(chǎn)生等間隔的同頻時鐘信號的鎖相環(huán)電路;用于對輸入數(shù)據(jù)信號進行過采樣 的數(shù)據(jù)空間過采樣電路；用于監(jiān)測數(shù)據(jù)跳變沿的邊沿檢測電路；用于判定最佳采樣點的判 決電路；用于選擇出最佳采樣時鐘作為恢復(fù)時鐘的時鐘恢復(fù)電路；用于對恢復(fù)時鐘進行分 頻的時鐘分頻電路和用于串并轉(zhuǎn)換的SerDes電路；
[0007] 所述鎖相環(huán)電路的輸入端連接外部參考時鐘，輸出端連接至數(shù)據(jù)空間過采樣電路 的第二輸入端和時鐘恢復(fù)電路的輸入端;數(shù)據(jù)空間過采樣電路的第一輸入端與輸入數(shù)據(jù)連 接，第一輸出端連接至邊沿檢測電路的輸入端，第二輸出端連接至判決電路第一輸入端;所 述邊沿檢測電路輸出端連接至判決電路第二輸入端;所述判決電路的輸出端連接至SerDes 電路的第一輸入端;所述時鐘恢復(fù)電路的輸出端連接至?xí)r鐘分頻電路的輸入端;所述時鐘 分頻電路的輸出端連接至SerDes電路的第二輸入端。
[0008] -實施例之中，所述鎖相環(huán)電路輸出8個相位等間隔的同頻時鐘信號到數(shù)據(jù)空間 過采樣電路和時鐘恢復(fù)電路。
[0009] -實施例之中，所述邊沿檢測電路中包括3個8位移位寄存器分別用來存儲8路采 樣數(shù)據(jù)的連續(xù)3比特。
[0010] -實施例之中，所述判決電路包括8路加法器、8路比較器和8路選擇器;所述8路加 法器的輸入端連接邊沿檢測的輸出端，輸出端連接至8路比較器的輸入端;所述8路比較器 的輸出端連接至8路選擇器的輸入端。
[0011] 本實用新型提供的技術(shù)方案帶來的有益效果是：
[0012] 鎖相環(huán)電路生成8個等相位差的同頻時鐘對數(shù)據(jù)進行空間過采樣，邊沿檢測電路 對數(shù)據(jù)跳變沿次數(shù)以3個字節(jié)為一個統(tǒng)計窗口進行計數(shù)，判決電路選擇離最大計數(shù)值最遠(yuǎn) 的那個時鐘作為恢復(fù)出來的時鐘，串并轉(zhuǎn)換SerDes電路用恢復(fù)出來的時鐘去采樣數(shù)據(jù)得到 恢復(fù)出來的數(shù)據(jù)，能夠快速準(zhǔn)確的恢復(fù)出時鐘和數(shù)據(jù)。
[0013] 以下結(jié)合附圖及實施例對本實用新型作進一步詳細(xì)說明，但本實用新型的一種數(shù) 字集群通信設(shè)備時鐘數(shù)據(jù)恢復(fù)電路不局限于實施例。
【附圖說明】
[0014] 圖1為本實用新型的電路框圖；
[0015] 圖2為本實用新型的邊沿檢測電路和判決電路的電路框圖。
【具體實施方式】
[0016] 參見圖1，一種數(shù)字集群通信設(shè)備時鐘數(shù)據(jù)恢復(fù)電路，包括：
[0017] 鎖相環(huán)電路101，其輸入端電路連接外部參考時鐘，提供η個相位等間隔的同頻時 鐘信號；
[0018] 數(shù)據(jù)空間過采樣電路102,其第二輸入端連接所述鎖相環(huán)電路101，接收并使用鎖 相環(huán)電路101提供的時鐘信號對第一輸入端的輸入數(shù)據(jù)信號進行過采樣；
[0019] 邊沿檢測電路103,其輸入端連接所述數(shù)據(jù)空間過采樣電路102,對數(shù)據(jù)空間過采 樣電路102輸出數(shù)據(jù)的相應(yīng)位依次兩兩異或以完成邊沿檢測，其中第一組數(shù)據(jù)要與上一次 采樣數(shù)據(jù)的最后一組的相應(yīng)位進行異或運算，連續(xù)一個統(tǒng)計窗口；
[0020] 判決電路104,其第一輸入端連接所述數(shù)據(jù)空間過采樣電路102,第二輸入端連接 所述邊沿檢測電路103,將邊沿檢測電路103送入的異或結(jié)果使用計數(shù)器分組累加，對加法 運算結(jié)果進行比較，選出數(shù)值最大的計數(shù)器所對應(yīng)的時刻送入時鐘恢復(fù)電路106;所述判決 電路104還用于從接收到的數(shù)據(jù)空間過采樣電路102輸出數(shù)據(jù)中選出恢復(fù)數(shù)據(jù)送入串并轉(zhuǎn) 換 SerDes 電路 107;
[0021] 時鐘恢復(fù)電路105,其輸入端連接所述鎖相環(huán)電路101，接收并使用鎖相環(huán)電路101 提供的時鐘信號并選擇出最佳采樣時鐘作為恢復(fù)時鐘；
[0022] 時鐘分頻電路106,其輸入端電路連接所述時鐘恢復(fù)電路105,將恢復(fù)時鐘進行分 頻，分頻后時鐘在串并轉(zhuǎn)換SerDes電路107中對恢復(fù)數(shù)據(jù)進行同步；
[0023] SerDes電路107，其第一輸入端連接判決電路104輸出端，第二輸入端連接時鐘分 頻電路106，輸出并行恢復(fù)數(shù)據(jù)。
[0024] 本實施例中，接收端接收的串行碼流被送入數(shù)據(jù)空間過采樣電路102,由FPGA內(nèi)部 自帶鎖相環(huán)提供的8個同頻率等相差的時鐘clk0，clk45，clk90，clkl35，clkl80，clk225， clk270，clk315,采樣獲取連續(xù)8個時刻的采樣數(shù)據(jù)，得到的采樣數(shù)據(jù)依次存放在dataO， datal，data2，data3，data4，data5，data6，data7中，即相當(dāng)于在一個米樣周期里獲得8倍于 輸入速率的數(shù)據(jù)。
[0025] 將米樣數(shù)據(jù)dataO，datal，data2，data3，data4，data5，data6，data7送入邊沿檢測 電路103,依次兩兩異或比較，其中data7與下一比特的dataO相比較，連續(xù)一個窗口（3個字 節(jié)）。每一位采樣數(shù)據(jù)對應(yīng)一個計數(shù)器，記錄數(shù)據(jù)跳變次數(shù)。當(dāng)一個窗口比較結(jié)束后，選出8 個計數(shù)器中數(shù)值最大的，所對應(yīng)的采樣時鐘即是數(shù)據(jù)變化時刻的位置。
[0026] 具體的，統(tǒng)計窗口的上限W_max可以表示為：
[0027]
[0028] 其中fd表示輸入碼流的頻率，N表示采樣倍頻次數(shù)，△〖!^表示參考時鐘的最大頻 差?？梢?，誤碼率還受到采樣倍頻次數(shù)N的影響。N取值越大，靜態(tài)相位誤差越小，系統(tǒng)的誤碼 性能更好。所以，通過對時鐘數(shù)據(jù)恢復(fù)電路性能的總體考慮，本實施例中，采取統(tǒng)計窗口為3 個字節(jié)。
[0029] 參見圖2,本實施例中，由于串行數(shù)據(jù)是連續(xù)輸入的，因此需要更多的寄存器來緩 沖，我們定義3個8位的移位寄存器卩_1311打61·、c_bufTei^Pn_bufTe;r分別來存儲8路采樣數(shù)據(jù) 的連續(xù)3比特(上個比特，當(dāng)前比特和下個比特）。
[0030] 本實施例中，當(dāng)邊沿檢測電路檢測到數(shù)據(jù)跳變沿時，選擇離該時刻最遠(yuǎn)的那個時 刻作為采樣數(shù)據(jù)的最佳時刻。在邊沿檢測電路中，數(shù)值最大的那個計數(shù)器所對應(yīng)的時刻即 是數(shù)據(jù)跳變沿時刻，通過加4模8的算法能選擇出離該時刻最遠(yuǎn)的那個時刻，也就是最佳采 樣時刻。時鐘的上升沿在最接近數(shù)據(jù)眼圖的中央采樣，降低誤碼率。
[0031] 本實用新型提供的技術(shù)方案帶來的有益效果是：由鎖相環(huán)電路生成8個等相位差 的同頻時鐘對數(shù)據(jù)進行空間過采樣，邊沿檢測電路對數(shù)據(jù)跳變沿次數(shù)以3個字節(jié)為一個統(tǒng) 計窗口進行計數(shù)，判決電路選擇離最大計數(shù)值最遠(yuǎn)的那個時鐘作為恢復(fù)出來的時鐘，串并 轉(zhuǎn)換SerDes電路用恢復(fù)出來的時鐘去采樣數(shù)據(jù)得到恢復(fù)出來的數(shù)據(jù)，能夠快速準(zhǔn)確的恢復(fù) 出時鐘和數(shù)據(jù)。
[0032] 以上所述僅為本實用新型的較佳實施例，并不用以限制本實用新型，凡在本實用 新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本實用新型的保 護范圍之內(nèi)。
【主權(quán)項】
1. 一種數(shù)字集群通信設(shè)備時鐘數(shù)據(jù)恢復(fù)電路，其特征在于，包括： 用于產(chǎn)生等間隔的同頻時鐘信號的鎖相環(huán)電路;用于對輸入數(shù)據(jù)信號進行過采樣的數(shù) 據(jù)空間過采樣電路；用于監(jiān)測數(shù)據(jù)跳變沿的邊沿檢測電路；用于判定最佳采樣點的判決電 路；用于選擇出最佳采樣時鐘作為恢復(fù)時鐘的時鐘恢復(fù)電路；用于對恢復(fù)時鐘進行分頻的 時鐘分頻電路和用于串并轉(zhuǎn)換的SerDes電路； 所述鎖相環(huán)電路的輸入端連接外部參考時鐘，輸出端連接至數(shù)據(jù)空間過采樣電路的第 二輸入端和時鐘恢復(fù)電路的輸入端;數(shù)據(jù)空間過采樣電路的第一輸入端與輸入數(shù)據(jù)連接， 第一輸出端連接至邊沿檢測電路的輸入端，第二輸出端連接至判決電路第一輸入端;所述 邊沿檢測電路輸出端連接至判決電路第二輸入端;所述判決電路的輸出端連接至SerDes電 路的第一輸入端;所述時鐘恢復(fù)電路的輸出端連接至?xí)r鐘分頻電路的輸入端;所述時鐘分 頻電路的輸出端連接至SerDes電路的第二輸入端。2. 根據(jù)權(quán)利要求1所述的時鐘數(shù)據(jù)恢復(fù)電路，其特征在于： 所述鎖相環(huán)電路輸出8個相位等間隔的同頻時鐘信號到數(shù)據(jù)空間過采樣電路和時鐘恢 復(fù)電路。3. 根據(jù)權(quán)利要求2所述的時鐘數(shù)據(jù)恢復(fù)電路，其特征在于： 所述邊沿檢測電路中包括3個8位移位寄存器分別用來存儲數(shù)據(jù)空間過采樣的輸出。4. 根據(jù)權(quán)利要求3所述的時鐘數(shù)據(jù)恢復(fù)電路，其特征在于： 所述判決電路包括8路加法器、8路比較器和8路選擇器;所述8路加法器的輸入端連接 邊沿檢測的輸出端，輸出端連接至8路比較器的輸入端;所述8路比較器的輸出端連接至8路 選擇器的輸入端。
【文檔編號】H03L7/085GK205545202SQ201620384495
【公開日】2016年8月31日
【申請日】2016年4月29日
【發(fā)明人】楊偉民
【申請人】福建先創(chuàng)通信有限公司