基于fpga的曼徹斯特碼的編解碼器的制造方法
【專利摘要】本實(shí)用新型提供一種基于FPGA的曼徹斯特碼的編解碼器，所述編碼器包括：第一數(shù)據(jù)接收單元、移位寄存單元、編碼時(shí)鐘、編碼處理單元、同步字頭信息添加單元及校驗(yàn)位添加單元。本實(shí)用新型充分利用FPGA的并行處理能力，能夠同時(shí)對(duì)多路儀表的數(shù)據(jù)進(jìn)行編解碼，從而能夠有效地保障數(shù)據(jù)的傳輸速率；通過(guò)在編解碼過(guò)程中使用CRC校驗(yàn)及奇偶校驗(yàn)，可以保證傳輸數(shù)據(jù)的準(zhǔn)確性。
【專利說(shuō)明】
基于FPGA的曼徹斯特碼的編解碼器
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及工業(yè)智能制造領(lǐng)域，特別是涉及一種基于FPGA的曼徹斯特碼的編解碼器。
【背景技術(shù)】
[0002]現(xiàn)場(chǎng)總線技術(shù)以其高度的開(kāi)放性、更高額傳輸精度和可互操作性在工業(yè)自動(dòng)化領(lǐng)域獲得了越來(lái)越多的應(yīng)用。在傳統(tǒng)工業(yè)領(lǐng)域，下層儀表通過(guò)現(xiàn)場(chǎng)總線的方式與控制系統(tǒng)進(jìn)行通訊，總線常采用菊花鏈?zhǔn)降耐負(fù)浣Y(jié)構(gòu)，控制系統(tǒng)通過(guò)總線上的曼徹斯特碼獲取儀表上傳的各種信息。由于這種兩線制通訊方式所有儀表共享總線，一旦總線出現(xiàn)問(wèn)題可能造成整個(gè)通訊網(wǎng)絡(luò)的崩潰。同時(shí)其傳輸速率低(僅為31.25kps)，隨著總線負(fù)載儀表的增多其傳輸距離逐漸下降。
[0003]針對(duì)現(xiàn)行的兩線制通訊的缺陷，一種改進(jìn)思路為將下層多個(gè)儀表的數(shù)據(jù)通過(guò)一個(gè)網(wǎng)關(guān)進(jìn)行匯聚，網(wǎng)關(guān)和儀表之間采用點(diǎn)對(duì)點(diǎn)的通訊方式。由于網(wǎng)關(guān)匯聚了多路儀表上傳的信息，如何保證數(shù)據(jù)能夠快速無(wú)誤的傳送到控制系統(tǒng)，是一個(gè)亟待解決的問(wèn)題。
【實(shí)用新型內(nèi)容】
[0004]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本實(shí)用新型的目的在于提供一種基于FPGA的曼徹斯特碼的編碼方法，充分利用FPGA的并行處理能力，能夠同時(shí)對(duì)多路儀表的數(shù)據(jù)進(jìn)行編解碼，從而保障數(shù)據(jù)能夠快速無(wú)誤的通過(guò)現(xiàn)場(chǎng)總線傳輸。
[0005]為實(shí)現(xiàn)上述目的的他相關(guān)目的，本實(shí)用新型提供一種基于FPGA的曼徹斯特碼的編碼器，所述編碼器包括:第一數(shù)據(jù)接收單元、移位寄存單元、編碼時(shí)鐘、編碼處理單元、同步字頭信息添加單元及校驗(yàn)位添加單元；
[0006]所述第一數(shù)據(jù)接收單元與數(shù)據(jù)發(fā)送端及所述移位寄存單元電連接，適于接收原始二進(jìn)制數(shù)據(jù)，并將接收的所述原始二進(jìn)制數(shù)據(jù)傳輸至所述移位寄存單元存儲(chǔ)；
[0007]所述編碼時(shí)鐘適于獲取位率時(shí)鐘信號(hào)；
[0008]所述編碼處理單元與所述移位寄存單元、所述編碼時(shí)鐘及所述同步字頭信息添加單元電連接，適于將所述位率時(shí)鐘信號(hào)及所述原始二進(jìn)制數(shù)據(jù)異或得到曼徹斯特碼的數(shù)據(jù)位，并將得到的所述曼徹斯特碼的數(shù)據(jù)位發(fā)送至所述同步字頭信息添加單元；
[0009]所述同步字頭信息添加單元適于在所述曼徹斯特碼的數(shù)據(jù)位的前面添加同步字頭信息；
[0010]所述校驗(yàn)位添加單元適于在添加了所述同步字頭信息的曼徹斯特碼的數(shù)據(jù)位的后面添加CRC校驗(yàn)位及奇偶校驗(yàn)位。
[0011]作為本實(shí)用新型的基于FPGA的曼徹斯特碼的編碼器的一種優(yōu)選方案，所述編碼器還包括第一數(shù)據(jù)輸出單元，適于將得到的曼徹斯特碼輸出。
[0012]本實(shí)用新型還提供一種基于FPGA的曼徹斯特碼的解碼器，所述解碼器包括:第二數(shù)據(jù)接收單元、高頻時(shí)鐘、解碼處理單元、CRC校驗(yàn)單元及奇偶校驗(yàn)單元；
[0013]所述第二數(shù)據(jù)接收單元適于接收如上述任一方案中所述的編碼器生成的的曼徹斯特碼，所述曼徹斯特碼包括同步字頭信息、數(shù)據(jù)位、CRC校驗(yàn)位及奇偶校驗(yàn)位；
[0014]所述高頻時(shí)鐘適于檢測(cè)所述曼徹斯特碼中的所述同步字頭信息；
[0015]所述解碼處理單元適于對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，并得到二進(jìn)制碼；
[0016]所述CRC校驗(yàn)單元適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行CRC校驗(yàn)；
[0017]所述奇偶校驗(yàn)單元適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行奇偶校驗(yàn)。
[0018]作為本實(shí)用新型的基于FPGA的曼徹斯特碼的解碼器的一種優(yōu)選方案，所述解碼器還包括第二數(shù)據(jù)輸出單元，適于將校驗(yàn)后的二進(jìn)制碼輸出。
[0019]本實(shí)用新型還提供一種基于FPGA的曼徹斯特碼的編解碼器，所述編解碼器包括:編碼器及解碼器；
[0020]所述編碼器包括:第一數(shù)據(jù)接收單元、移位寄存單元、編碼時(shí)鐘、編碼處理單元、同步字頭信息添加單元及校驗(yàn)位添加單元；
[0021]所述第一數(shù)據(jù)接收單元與數(shù)據(jù)發(fā)送端及所述移位寄存單元電連接，適于接收原始二進(jìn)制數(shù)據(jù)，并將接收的所述原始二進(jìn)制數(shù)據(jù)傳輸至所述移位寄存單元存儲(chǔ)；
[0022]所述編碼時(shí)鐘適于獲取位率時(shí)鐘信號(hào)；
[0023]所述編碼處理單元與所述移位寄存單元、所述編碼時(shí)鐘及所述同步字頭信息添加單元電連接，適于將所述位率時(shí)鐘信號(hào)及所述原始二進(jìn)制數(shù)據(jù)異或得到曼徹斯特碼的數(shù)據(jù)位，并將得到的所述曼徹斯特碼的數(shù)據(jù)位發(fā)送至所述同步字頭信息添加單元；
[0024]所述同步字頭信息添加單元適于在所述曼徹斯特碼的數(shù)據(jù)位的前面添加同步字頭信息；
[0025]所述校驗(yàn)位添加單元適于在添加了所述同步字頭信息的曼徹斯特碼的數(shù)據(jù)位的后面添加CRC校驗(yàn)位及奇偶校驗(yàn)位；
[0026]所述解碼器包括:第二數(shù)據(jù)接收單元、高頻時(shí)鐘、解碼處理單元、CRC校驗(yàn)單元及奇偶校驗(yàn)單元；
[0027]所述第二數(shù)據(jù)接收單元適于接收所述編碼器生成的曼徹斯特碼，所述曼徹斯特碼包括同步字頭信息、數(shù)據(jù)位、CRC校驗(yàn)位及奇偶校驗(yàn)位；
[0028]所述高頻時(shí)鐘適于檢測(cè)所述曼徹斯特碼中的所述同步字頭信息；
[0029]所述解碼處理單元適于對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，并得到二進(jìn)制碼；
[0030]所述CRC校驗(yàn)單元適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行CRC校驗(yàn)；
[0031 ]所述奇偶校驗(yàn)單元適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行奇偶校驗(yàn)。
[0032]作為本實(shí)用新型的基于FPGA的曼徹斯特碼的編解碼器的一種優(yōu)選方案，所述編碼器還包括第一數(shù)據(jù)輸出單元，適于將得到的曼徹斯特碼傳輸給所述解碼器;所述解碼器還包括第二數(shù)據(jù)輸出單元，適于將校驗(yàn)后的二進(jìn)制碼輸出。
[0033]如上所述，本實(shí)用新型的基于FPGA的曼徹斯特碼的編解碼器，具有以下有益效果:本實(shí)用新型充分利用FPGA的并行處理能力，能夠同時(shí)對(duì)多路儀表的數(shù)據(jù)進(jìn)行編解碼，從而能夠有效地保障數(shù)據(jù)的傳輸速率;通過(guò)在編解碼過(guò)程中使用CRC校驗(yàn)及奇偶校驗(yàn)，可以保證傳輸數(shù)據(jù)的準(zhǔn)確性；同時(shí)，本實(shí)用新型的基于FPGA的曼徹斯特碼的編解碼器可應(yīng)用于現(xiàn)場(chǎng)總線，不僅可以顯著提高現(xiàn)場(chǎng)總線的傳輸速率(可達(dá)到10kbps以上)，還可以使得現(xiàn)場(chǎng)總線的傳輸速率具有可變性，可以滿足下層不同儀表的要求，大大提高了其普遍適用性。
【附圖說(shuō)明】
[0034]圖1顯示為本實(shí)用新型實(shí)施例一中提供的基于FPGA的曼徹斯特碼的編碼器的結(jié)構(gòu)示意圖。
[0035]圖2顯示為本實(shí)用新型實(shí)施例二中提供的基于FPGA的曼徹斯特碼的編碼方法的流程圖。
[0036]圖3顯示為本實(shí)用新型實(shí)施例三中提供的基于FPGA的曼徹斯特碼的解碼器的結(jié)構(gòu)示意圖。
[0037]圖4顯示為本實(shí)用新型實(shí)施例四中提供的基于FPGA的曼徹斯特碼的解碼方法的流程圖。
[0038]圖5顯示為本實(shí)用新型實(shí)施例五中提供的基于FPGA的曼徹斯特碼的編解碼器的結(jié)構(gòu)示意圖。
[0039]元件標(biāo)號(hào)說(shuō)明
[0040]I 編碼器
[0041]11第一數(shù)據(jù)接收單元
[0042]12移位寄存單元
[0043]13編碼時(shí)鐘
[0044]14編碼處理單元
[0045]15同步字頭信息添加單元
[0046]16校驗(yàn)位添加單元
[0047]17第一數(shù)據(jù)輸出單元
[0048]2 解碼器
[0049]21第二數(shù)據(jù)接收單元
[0050]22高頻時(shí)鐘[0051 ]23解碼處理單元
[0052]24 CRC校驗(yàn)單元
[0053]25奇偶校驗(yàn)單元
[0054]26第二數(shù)據(jù)輸出單元
【具體實(shí)施方式】
[0055]以下通過(guò)特定的具體實(shí)例說(shuō)明本實(shí)用新型的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書(shū)所揭露的內(nèi)容輕易地了解本實(shí)用新型的其他優(yōu)點(diǎn)與功效。本實(shí)用新型還可以通過(guò)另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說(shuō)明書(shū)中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒(méi)有背離本實(shí)用新型的精神下進(jìn)行各種修飾或改變。
[0056]請(qǐng)參閱圖1至圖5需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本實(shí)用新型的基本構(gòu)想，雖圖示中僅顯示與本實(shí)用新型中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0057]實(shí)施例一
[0058]請(qǐng)參閱圖1，本實(shí)用新型提供一種基于FPGA(Field-Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)的曼徹斯特碼的編碼器，所述編碼器I包括:第一數(shù)據(jù)接收單元11、移位寄存單元12、編碼時(shí)鐘13、編碼處理單元14、同步字頭信息添加單元15及校驗(yàn)位添加單元16;所述第一數(shù)據(jù)接收單元11與數(shù)據(jù)發(fā)送端(未示出)及所述移位寄存單元12電連接，適于接收原始二進(jìn)制數(shù)據(jù)，并將接收的所述原始二進(jìn)制數(shù)據(jù)傳輸至所述移位寄存單元12存儲(chǔ);所述編碼時(shí)鐘13適于獲取位率時(shí)鐘信號(hào);所述編碼處理單元14與所述移位寄存單元12、所述編碼時(shí)鐘13及所述同步字頭信息添加單元15電連接，適于將所述編碼時(shí)鐘13得到的所述位率時(shí)鐘信號(hào)及保存于所述移位寄存單元12內(nèi)的所述原始二進(jìn)制數(shù)據(jù)異或得到曼徹斯特碼的數(shù)據(jù)位，并將得到的所述曼徹斯特碼的數(shù)據(jù)位發(fā)送至所述同步字頭信息添加單元15;所述同步字頭信息添加單元15還與所述校驗(yàn)位添加單元16電連接，適于在所述編碼處理單元14得到的所述曼徹斯特碼的數(shù)據(jù)位的前面添加同步字頭信息，并將添加同步字頭信息的所述曼徹斯特碼的數(shù)據(jù)位傳送至所述校驗(yàn)位添加單元16;所述校驗(yàn)位添加單元16適于在添加了所述同步字頭信息的曼徹斯特碼的數(shù)據(jù)位的后面添加CRC校驗(yàn)位及奇偶校驗(yàn)位。
[0059]作為示例，所述編碼器I還包括第一數(shù)據(jù)輸出單元17，所述第一數(shù)據(jù)輸出單元17適于將得到的曼徹斯特碼輸出。
[0060]作為示例，所述第一數(shù)據(jù)接收單元11接收的數(shù)據(jù)可以為并行的多組原始二進(jìn)制數(shù)據(jù)，所述編碼處理單元14適于同時(shí)對(duì)所述多組原始二進(jìn)制數(shù)據(jù)進(jìn)行編碼處理。
[0061 ] 實(shí)施例二
[0062]請(qǐng)參閱圖2，本實(shí)用新型還提供一種基于FPGA的曼徹斯特碼的編碼方法，所述編碼方法包括以下步驟:
[0063]11)接收原始二進(jìn)制數(shù)據(jù)并存儲(chǔ)；
[0064]12)獲取位率時(shí)鐘信號(hào)，將所述位率時(shí)鐘信號(hào)與步驟I)接收的所述二進(jìn)制數(shù)據(jù)進(jìn)行異或得到曼徹斯特碼的數(shù)據(jù)位；
[0065]13)在所述曼徹斯特碼的數(shù)據(jù)位的前面添加同步字頭信息，并在所述曼徹斯特碼的數(shù)據(jù)位的后面添加CRC校驗(yàn)位及奇偶校驗(yàn)位以得到所需的曼徹斯特碼。
[0066]曼徹斯特編碼，也叫作相位編碼(PE)，是一種同步時(shí)鐘編碼技術(shù)，被物理層使用來(lái)編碼一個(gè)同步位流的時(shí)鐘和數(shù)據(jù)。在曼徹斯特編碼中，用電壓的跳變來(lái)區(qū)分O和I，由于跳變都發(fā)生在每一個(gè)碼元的中間，接收端可以方便的利用它作為同步時(shí)鐘。
[0067]曼徹斯特編碼電平跳變的規(guī)則是:低電平的中間時(shí)刻跳變表示‘0’，用高電平中間時(shí)刻的跳變表示‘I’。由于每一個(gè)碼元都被調(diào)成兩個(gè)電平，所以數(shù)據(jù)傳輸速率只有調(diào)制速率的 1/2。
[0068]作為示例，步驟11)中接收原始二進(jìn)制數(shù)據(jù)可以為多組并行的原始二進(jìn)制數(shù)據(jù)。
[0069]作為示例，步驟12)中，使用編碼時(shí)鐘的反操作獲得所述位率時(shí)鐘信號(hào)。
[0070]作為示例，步驟13)之后，還包括將步驟13)得到的曼徹斯特碼串行輸出的步驟。[0071 ]本實(shí)施例所述的基于FPGA的曼徹斯特碼的編碼方法可以基于實(shí)施例一中所述的基于FPGA的曼徹斯特碼的編碼器得以實(shí)現(xiàn)。
[0072]實(shí)施例三
[0073]請(qǐng)參閱圖3，本實(shí)用新型還提供一種基于FPGA的曼徹斯特碼的解碼器，所述解碼器2包括:第二數(shù)據(jù)接收單元21、高頻時(shí)鐘22、解碼處理單元23、CRC校驗(yàn)單元24及奇偶校驗(yàn)單元25;所述第二數(shù)據(jù)接收單元21適于接收實(shí)施例一中所述的編碼器生成的曼徹斯特碼，所述曼徹斯特碼包括同步字頭信息、數(shù)據(jù)位、CRC校驗(yàn)位及奇偶校驗(yàn)位;所述高頻時(shí)鐘22與所述第二數(shù)據(jù)接收單元21電連接，適于檢測(cè)所述曼徹斯特碼中的所述同步字頭信息;所述解碼處理單元23與所述高頻時(shí)鐘22電連接，適于對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，并得到二進(jìn)制碼;所述CRC校驗(yàn)單元24與所述解碼處理單元23電連接，適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行CRC校驗(yàn);所述奇偶校驗(yàn)單元25與所述CRC校驗(yàn)單元24電連接，適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行奇偶fe驗(yàn)。
[0074]作為示例，所述第二數(shù)據(jù)接收單元21適于接收實(shí)施例一中所述的基于FPGA的曼徹斯特碼的編碼器生成的曼徹斯特碼。
[0075]作為示例，所述高頻時(shí)鐘22的高頻是相較于實(shí)施例一中所述編碼時(shí)鐘13而言，所述高頻時(shí)鐘22的頻率為實(shí)施例一中所述的編碼時(shí)鐘13的頻率的8?16倍。
[0076]作為示例，所述解碼處理單元23通過(guò)所述高頻時(shí)鐘22掃描高低電平持續(xù)周期的長(zhǎng)短判定二進(jìn)制碼為“I”或“O”，并最終得到二進(jìn)制碼。
[0077]作為示例，所述解碼器2還包括第二數(shù)據(jù)輸出單元26，所述第二數(shù)據(jù)輸出單元26適于將校驗(yàn)后的二進(jìn)制碼輸出。
[0078]實(shí)施例四
[0079]請(qǐng)參閱圖4，本實(shí)用新型還提供一種基于FPGA的曼徹斯特碼的解碼方法，所述解碼方法包括以下步驟:
[0080]21)接收實(shí)施例二中所述的編碼方法得到的曼徹斯特碼；
[0081]22)檢測(cè)所述曼徹斯特碼中的同步字頭信息；
[0082]23)檢測(cè)到所述同步字頭信息之后對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，以得到二進(jìn)制碼；
[0083]24)對(duì)所述二進(jìn)制碼依次進(jìn)行CRC校驗(yàn)及奇偶校驗(yàn)。
[0084]作為示例，步驟22)中，使用高頻時(shí)鐘掃描以檢測(cè)所述曼徹斯特碼中的所述同步字頭信息。所述高頻時(shí)鐘的高頻是相較于實(shí)施例二中所述編碼時(shí)鐘而言，所述高頻時(shí)鐘的頻率為實(shí)施例二中所述的編碼時(shí)鐘的頻率的8?16倍。解碼的關(guān)鍵在于同步字頭信息的識(shí)別，只有正確檢測(cè)到同步字頭信息，解碼程序才能進(jìn)行正確的解碼周期。使用頻率遠(yuǎn)高于所述編碼時(shí)鐘的所述高頻時(shí)鐘掃描的方式檢測(cè)所述曼徹斯特碼中的所述同步字頭信息，可以避免因?yàn)闀r(shí)鐘錯(cuò)位而引起的解碼錯(cuò)誤。
[0085]作為示例，步驟23)中，檢測(cè)到所述同步字頭信息之后對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，以得到二進(jìn)制碼的具體方法為:通過(guò)高頻時(shí)鐘掃描高低電平持續(xù)周期的長(zhǎng)短判定二進(jìn)制碼為“I”或“O”。此處使用高頻時(shí)鐘掃描曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，同樣是為了避免因?yàn)闀r(shí)鐘錯(cuò)位而引起的解碼錯(cuò)誤。
[0086]作為示例，步驟24)之后，還包括將步驟24)校驗(yàn)后的二進(jìn)制碼輸出的步驟。
[0087]本實(shí)施例所述的基于FPGA的曼徹斯特碼的解碼方法可以基于實(shí)施例三中所述的基于FPGA的曼徹斯特碼的解碼器得以實(shí)現(xiàn)。
[0088]實(shí)施例五
[0089]請(qǐng)參閱圖5，本實(shí)用新型還提供一種基于FPGA的曼徹斯特碼的編解碼器，所述編解碼器包括:編碼器及解碼器2;所述編碼器I包括:第一數(shù)據(jù)接收單元11、移位寄存單元12、編碼時(shí)鐘13、編碼處理單元14、同步字頭信息添加單元15及校驗(yàn)位添加單元16;所述第一數(shù)據(jù)接收單元11與數(shù)據(jù)發(fā)送端(未示出)及所述移位寄存單元12電連接，適于接收原始二進(jìn)制數(shù)據(jù)，并將接收的所述原始二進(jìn)制數(shù)據(jù)傳輸至所述移位寄存單元12存儲(chǔ);所述編碼時(shí)鐘13適于獲取位率時(shí)鐘信號(hào);所述編碼處理單元14與所述移位寄存單元12、所述編碼時(shí)鐘13及所述同步字頭信息添加單元15電連接，適于將所述編碼時(shí)鐘13得到的所述位率時(shí)鐘信號(hào)及保存于所述移位寄存單元12內(nèi)的所述原始二進(jìn)制數(shù)據(jù)異或得到曼徹斯特碼的數(shù)據(jù)位，并將得到的所述曼徹斯特碼的數(shù)據(jù)位發(fā)送至所述同步字頭信息添加單元15;所述同步字頭信息添加單元15還與所述校驗(yàn)位添加單元16電連接，適于在所述編碼處理單元14得到的所述曼徹斯特碼的數(shù)據(jù)位的前面添加同步字頭信息，并將添加同步字頭信息的所述曼徹斯特碼的數(shù)據(jù)位傳送至所述校驗(yàn)位添加單元16;所述校驗(yàn)位添加單元16適于在添加了所述同步字頭信息的曼徹斯特碼的數(shù)據(jù)位的后面添加CRC校驗(yàn)位及奇偶校驗(yàn)位。
[0090]所述解碼器2包括:第二數(shù)據(jù)接收單元21、高頻時(shí)鐘22、解碼處理單元23、CRC校驗(yàn)單元24及奇偶校驗(yàn)單元25;所述第二數(shù)據(jù)接收單元21適于接收所述編碼器生成的曼徹斯特碼，所述曼徹斯特碼包括同步字頭信息、數(shù)據(jù)位、CRC校驗(yàn)位及奇偶校驗(yàn)位;所述高頻時(shí)鐘22與所述第二數(shù)據(jù)接收單元21電連接，適于檢測(cè)所述曼徹斯特碼中的所述同步字頭信息;所述解碼處理單元23與所述高頻時(shí)鐘22電連接，適于對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，并得到二進(jìn)制碼;所述CRC校驗(yàn)單元24與所述解碼處理單元23電連接，適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行CRC校驗(yàn);所述奇偶校驗(yàn)單元25與所述CRC校驗(yàn)單元24電連接，適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行奇偶校驗(yàn)。
[0091]作為示例，所述編碼器I還包括第一數(shù)據(jù)輸出單元17，所述第一數(shù)據(jù)輸出單元17適于將得到的曼徹斯特碼輸出。
[0092]作為示例，所述第一數(shù)據(jù)接收單元11接收的數(shù)據(jù)可以為并行的多組原始二進(jìn)制數(shù)據(jù)，所述編碼處理單元14適于同時(shí)對(duì)所述多組原始二進(jìn)制數(shù)據(jù)進(jìn)行編碼處理。
[0093]作為示例，所述第二數(shù)據(jù)接收單元21適于接收實(shí)施例一中所述的基于FPGA的曼徹斯特碼的編碼器生成的曼徹斯特碼。
[0094]作為示例，所述高頻時(shí)鐘22的高頻是相較于所述編碼時(shí)鐘13而言，所述高頻時(shí)鐘22的頻率為所述的編碼時(shí)鐘13的頻率的8?16倍。
[0095]作為示例，所述解碼處理單元23通過(guò)所述高頻時(shí)鐘22掃描高低電平持續(xù)周期的長(zhǎng)短判定二進(jìn)制碼為“I”或“O”，并最終得到二進(jìn)制碼。
[0096]作為示例，所述解碼器2還包括第二數(shù)據(jù)輸出單元26，所述第二數(shù)據(jù)輸出單元26適于將校驗(yàn)后的二進(jìn)制碼輸出。
[0097]實(shí)施例六
[0098]本實(shí)用新型還提供一種基于FPGA的曼徹斯特碼的編解碼方法，所述編解碼方法包括編碼方法及解碼方法:
[0099]所述編碼方法包括以下步驟:
[0100]11)接收原始二進(jìn)制數(shù)據(jù)并存儲(chǔ)；
[0101]12)獲取位率時(shí)鐘信號(hào)，將所述位率時(shí)鐘信號(hào)與步驟I)接收的所述二進(jìn)制數(shù)據(jù)進(jìn)行異或得到曼徹斯特碼的數(shù)據(jù)位；
[0102]13)在所述曼徹斯特碼的數(shù)據(jù)位的前面添加同步字頭信息，并在所述曼徹斯特碼的數(shù)據(jù)位的后面添加CRC校驗(yàn)位及奇偶校驗(yàn)位以得到所需的曼徹斯特碼；
[0103]所述解碼方法包括以下步驟:
[0104]21)接收步驟13)得到的所述曼徹斯特碼；
[0105]22)檢測(cè)所述曼徹斯特碼中的同步字頭信息；
[0106]23)檢測(cè)到所述同步字頭信息之后對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，以得到二進(jìn)制碼；
[0107]24)對(duì)所述二進(jìn)制碼依次進(jìn)行CRC校驗(yàn)及奇偶校驗(yàn)。
[0108]作為示例，步驟11)中接收原始二進(jìn)制數(shù)據(jù)可以為多組并行的原始二進(jìn)制數(shù)據(jù)。
[0109]作為示例，步驟12)中，使用編碼時(shí)鐘的反操作獲得所述位率時(shí)鐘信號(hào)。
[0110]作為示例，步驟13)之后，還包括將步驟13)得到的曼徹斯特碼串行輸出的步驟。
[0111]作為示例，步驟22)中，使用高頻時(shí)鐘掃描以檢測(cè)所述曼徹斯特碼中的所述同步字頭信息。所述高頻時(shí)鐘的高頻是相較于所述編碼時(shí)鐘而言，所述高頻時(shí)鐘的頻率為所述的編碼時(shí)鐘的頻率的8?16倍。解碼的關(guān)鍵在于同步字頭信息的識(shí)別，只有正確檢測(cè)到同步字頭信息，解碼程序才能進(jìn)行正確的解碼周期。使用頻率遠(yuǎn)高于所述編碼時(shí)鐘的所述高頻時(shí)鐘掃描的方式檢測(cè)所述曼徹斯特碼中的所述同步字頭信息，可以避免因?yàn)闀r(shí)鐘錯(cuò)位而引起的解碼錯(cuò)誤。
[0112]作為示例，步驟23)中，檢測(cè)到所述同步字頭信息之后對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，以得到二進(jìn)制碼的具體方法為:通過(guò)高頻時(shí)鐘掃描高低電平持續(xù)周期的長(zhǎng)短判定二進(jìn)制碼為“I”或“O”。此處使用高頻時(shí)鐘掃描曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，同樣是為了避免因?yàn)闀r(shí)鐘錯(cuò)位而引起的解碼錯(cuò)誤。
[0113]作為示例，步驟24)之后，還包括將步驟24)校驗(yàn)后的二進(jìn)制碼輸出的步驟。
[0114]綜上所述，本實(shí)用新型提供一種基于FPGA的曼徹斯特碼的編解碼器，所述編碼器包括:第一數(shù)據(jù)接收單元、移位寄存單元、編碼時(shí)鐘、編碼處理單元、同步字頭信息添加單元及校驗(yàn)位添加單元;所述第一數(shù)據(jù)接收單元與數(shù)據(jù)發(fā)送端及所述移位寄存單元電連接，適于接收原始二進(jìn)制數(shù)據(jù)，并將接收的所述原始二進(jìn)制數(shù)據(jù)傳輸至所述移位寄存單元存儲(chǔ)；所述編碼時(shí)鐘適于獲取位率時(shí)鐘信號(hào);所述編碼處理單元與所述移位寄存單元、所述編碼時(shí)鐘及所述同步字頭信息添加單元電連接，適于將所述位率時(shí)鐘信號(hào)及所述原始二進(jìn)制數(shù)據(jù)異或得到曼徹斯特碼的數(shù)據(jù)位，并將得到的所述曼徹斯特碼的數(shù)據(jù)位發(fā)送至所述同步字頭信息添加單元;所述同步字頭信息添加單元適于在所述曼徹斯特碼的數(shù)據(jù)位的前面添加同步字頭信息;所述校驗(yàn)位添加單元適于在添加了所述同步字頭信息的曼徹斯特碼的數(shù)據(jù)位的后面添加CRC校驗(yàn)位及奇偶校驗(yàn)位。本實(shí)用新型充分利用FPGA的并行處理能力，能夠同時(shí)對(duì)多路儀表的數(shù)據(jù)進(jìn)行編解碼，從而能夠有效地保障數(shù)據(jù)的傳輸速率;通過(guò)在編解碼過(guò)程中使用CRC校驗(yàn)及奇偶校驗(yàn)，可以保證傳輸數(shù)據(jù)的準(zhǔn)確性；同時(shí)，本實(shí)用新型的基于FPGA的曼徹斯特碼的編解碼器可應(yīng)用于現(xiàn)場(chǎng)總線，不僅可以顯著提高現(xiàn)場(chǎng)總線的傳輸速率(可達(dá)到10kbps以上)，還可以使得現(xiàn)場(chǎng)總線的傳輸速率具有可變性，可以滿足下層不同儀表的要求，大大提高了其普遍適用性。
[0115]上述實(shí)施例僅例示性說(shuō)明本實(shí)用新型的原理的功效，而非用于限制本實(shí)用新型。任何熟悉此技術(shù)的人士皆可在不違背本實(shí)用新型的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本實(shí)用新型所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本實(shí)用新型的權(quán)利要求所涵蓋。
【主權(quán)項(xiàng)】
1.一種基于FPGA的曼徹斯特碼的編碼器，其特征在于，所述編碼器包括:第一數(shù)據(jù)接收單元、移位寄存單元、編碼時(shí)鐘、編碼處理單元、同步字頭信息添加單元及校驗(yàn)位添加單元；所述第一數(shù)據(jù)接收單元與數(shù)據(jù)發(fā)送端及所述移位寄存單元電連接，適于接收原始二進(jìn)制數(shù)據(jù)，并將接收的所述原始二進(jìn)制數(shù)據(jù)傳輸至所述移位寄存單元存儲(chǔ)； 所述編碼時(shí)鐘適于獲取位率時(shí)鐘信號(hào)； 所述編碼處理單元與所述移位寄存單元、所述編碼時(shí)鐘及所述同步字頭信息添加單元電連接，適于將所述位率時(shí)鐘信號(hào)及所述原始二進(jìn)制數(shù)據(jù)異或得到曼徹斯特碼的數(shù)據(jù)位，并將得到的所述曼徹斯特碼的數(shù)據(jù)位發(fā)送至所述同步字頭信息添加單元； 所述同步字頭信息添加單元適于在所述曼徹斯特碼的數(shù)據(jù)位的前面添加同步字頭信息; 所述校驗(yàn)位添加單元適于在添加了所述同步字頭信息的曼徹斯特碼的數(shù)據(jù)位的后面添加CRC校驗(yàn)位及奇偶校驗(yàn)位。2.根據(jù)權(quán)利要求1所述的基于FPGA的曼徹斯特碼的編碼器，其特征在于:所述編碼器還包括第一數(shù)據(jù)輸出單元，適于將得到的曼徹斯特碼輸出。3.一種基于FPGA的曼徹斯特碼的解碼器，其特征在于，所述解碼器包括:第二數(shù)據(jù)接收單元、高頻時(shí)鐘、解碼處理單元、CRC校驗(yàn)單元及奇偶校驗(yàn)單元； 所述第二數(shù)據(jù)接收單元適于接收如權(quán)利要求1或2所述的編碼器生成的曼徹斯特碼，所述曼徹斯特碼包括同步字頭信息、數(shù)據(jù)位、CRC校驗(yàn)位及奇偶校驗(yàn)位； 所述高頻時(shí)鐘適于檢測(cè)所述曼徹斯特碼中的所述同步字頭信息； 所述解碼處理單元適于對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，并得到二進(jìn)制碼； 所述CRC校驗(yàn)單元適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行CRC校驗(yàn)； 所述奇偶校驗(yàn)單元適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行奇偶校驗(yàn)。4.根據(jù)權(quán)利要求3所述的基于FPGA的曼徹斯特碼的解碼器，其特征在于:所述解碼器還包括第二數(shù)據(jù)輸出單元，適于將校驗(yàn)后的二進(jìn)制碼輸出。5.一種基于FPGA的曼徹斯特碼的編解碼器，其特征在于，所述編解碼器包括:編碼器及解碼器； 所述編碼器包括:第一數(shù)據(jù)接收單元、移位寄存單元、編碼時(shí)鐘、編碼處理單元、同步字頭信息添加單元及校驗(yàn)位添加單元； 所述第一數(shù)據(jù)接收單元與數(shù)據(jù)發(fā)送端及所述移位寄存單元電連接，適于接收原始二進(jìn)制數(shù)據(jù)，并將接收的所述原始二進(jìn)制數(shù)據(jù)傳輸至所述移位寄存單元存儲(chǔ)； 所述編碼時(shí)鐘適于獲取位率時(shí)鐘信號(hào)； 所述編碼處理單元與所述移位寄存單元、所述編碼時(shí)鐘及所述同步字頭信息添加單元電連接，適于將所述位率時(shí)鐘信號(hào)及所述原始二進(jìn)制數(shù)據(jù)異或得到曼徹斯特碼的數(shù)據(jù)位，并將得到的所述曼徹斯特碼的數(shù)據(jù)位發(fā)送至所述同步字頭信息添加單元； 所述同步字頭信息添加單元適于在所述曼徹斯特碼的數(shù)據(jù)位的前面添加同步字頭信息; 所述校驗(yàn)位添加單元適于在添加了所述同步字頭信息的曼徹斯特碼的數(shù)據(jù)位的后面添加CRC校驗(yàn)位及奇偶校驗(yàn)位； 所述解碼器包括:第二數(shù)據(jù)接收單元、高頻時(shí)鐘、解碼處理單元、CRC校驗(yàn)單元及奇偶校驗(yàn)單元； 所述第二數(shù)據(jù)接收單元適于接收所述編碼器生成的曼徹斯特碼，所述曼徹斯特碼包括同步字頭信息、數(shù)據(jù)位、CRC校驗(yàn)位及奇偶校驗(yàn)位； 所述高頻時(shí)鐘適于檢測(cè)所述曼徹斯特碼中的所述同步字頭信息； 所述解碼處理單元適于對(duì)曼徹斯特碼的數(shù)據(jù)位進(jìn)行解碼，并得到二進(jìn)制碼； 所述CRC校驗(yàn)單元適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行CRC校驗(yàn)； 所述奇偶校驗(yàn)單元適于對(duì)解碼得到的所述二進(jìn)制碼進(jìn)行奇偶校驗(yàn)。6.根據(jù)權(quán)利要求5所述的基于FPGA的曼徹斯特碼的編解碼器，其特征在于:所述編碼器還包括第一數(shù)據(jù)輸出單元，適于將得到的曼徹斯特碼傳輸給所述解碼器;所述解碼器還包括第二數(shù)據(jù)輸出單元，適于將校驗(yàn)后的二進(jìn)制碼輸出。
【文檔編號(hào)】H03M5/12GK205545212SQ201521032908
【公開(kāi)日】2016年8月31日
【申請(qǐng)日】2015年12月10日
【發(fā)明人】張椅
【申請(qǐng)人】重慶川儀自動(dòng)化股份有限公司